KR0168155B1 - 플래쉬 이이피롬 셀 및 그 제조방법 - Google Patents
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Abstract
본 발명은 플래쉬 이이피롬(FLASH EEPROM) 셀 및 그제조 방법에 관한 것으로, 스프리트-게이트(Split-gate) 구조를 갖는 플래쉬 이이피롬 셀의 제조에 있어, 고전압에 의해 게이트 산화막의 특성이 저하되는 것을 방지하기 위하여 셀(Cell)의 소거(Erase) 동작시 터널링 영역(Tunneling region)을 적층 채널(Stack channel)과 분리되도록 하여 소자의 신뢰성을 향상시킬 수 있도록 한 플래쉬 이이피롬 셀 및 그제조 방법에 관한 것이다.
Description
제1a도는 종래 적층게이트 구조의 플래쉬 이이피롬 셀의 단면도.
제1b도는 종래 스프리트게이트 구조의 플래쉬 이이피롬 셀의 단면도.
제2a내지 제2h도는 본 발명에 따른 플래쉬 이이피롬 셀 제조 방법을 설명하기 위한 소자의 단면도.
제3a 및 제3b도는 본 발명에 의해 제조된 플래쉬 이이피롬 셀의 동작을 설명하기 위한 동작 상태도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 필드 산화막
3 : 버리드N+영역 4 : 게이트 산화막
5 및 5A : 터널 산화막 6 및 12 : 플로팅 게이트
7 및 7A : 소오스 영역 8 및 8A : 드레인 영역
9 : 셀렉트게이트 채널 영역 10 : 제1폴리실리콘층
10A : 콘트롤 게이트 11 및 11A : 인터폴리 산화막
13및15 : 제1 및 제2감광막 14 : 플로팅 게이트 산화막
A : 터널링 영역
본 발명은 플래쉬 이이피롬(FLASH EEPROM) 셀 및 그제조 방법에 관한 것으로, 특히 스프리트-게이트(Split-gate)구조를 갖는 플래쉬 이이피롬 셀의 제조에 있어서, 셀(cell)의 소거(Erase)동작시 터널링 영역(Tunneling region)을 적층채널(Stack channel)과 분리되도록 하여 소자의 신뢰성을 향상시킬수 있도록 한 플래쉬 이이피롬 셀 및 그제조 방법에 관한 것이다.
일반적으로 반도체 소자의 제조공정에서 전기적인 프로그램(Program) 및 소거(Erase) 기능을 함께 갖는 플래쉬 이이피롬(Electrically Erasable Programmable Read Only Memory; EEPROM)셀은 크게 적층-게이트(Stack-gate) 구조와 스프리트-게이트 구조로 나누어 진다.
종래의 적층-게이트 구조를 갖는 플래쉬 이이피롬 셀은 제1a 도에 도시된 바와 같이 소오스, 드레인 및 버리드 드레인 영역(7, 8 및 8')이 형성된 실리콘 기판(1) 상에 터널 산화막(5), 플로팅 게이트(6), 인터폴리 산화막(11) 및 콘트롤 게이트(12)가 순차적으로 적층되어 형성되는데, 이러한 구조는 스프리트-게이트 구조에 비하여 단위 셀의 면적(Area)은 작지만 소거시 과도소거(Over-erase)되는 문제점을 갖고 있다. 또한 스프리트-게이트 구조를 갖는 플래쉬 이이피롬 셀은 제1b도에 도시된 바와 같이 소오스 및 드레인 영역(7 및 8)이 형성된 실리콘 기판(1)상의 상기 소오스 영역(7)을 일부 포함하는 부분에 터널 산화막(5), 플로팅 게이트(6), 인터폴리산화막(11) 및 콘트롤 게이트(12)가 순차적으로 적층되어 형성되며 상기 콘트롤 게이트(12)는 상기 드레인 영역(8)의 상부까지 연장되고 상기 연장된 콘트롤 게이트(12)와 상기 드레인 영역(8) 사이에는 셀렉트 게이트 채널 영역(9)이 형성된다. 그러나 이러한 구조를 이용하면 적층-게이트 구조와 비교하여 셀의 과도소거 문제는 해결될 수 있지만 상대적으로 단위 셀의 면적이 증가되어 셀렉트 채널 길이의 변화로 셀의 특성이 저하되는 단점이 있다.
또한 종래의 플래쉬 이이피롬 셀은 터널 산화막이 약 100Å 정도로 얇게 형성되기 때문에 고전압(High Voltage)을 이용한 프로그램 및 소거시 접합 영역과 게이트 전극 간의 중첩 영역(Overlap region)에서 강한 전기장(Electric Field)이 형성되고, 이는 밴드-투-밴드 터널링(Band-to-band tunneling)과 2차 핫 케리어(Second hot carrier)를 발생시켜 게이트 산화막의 특성을 저하시킨다. 그러므로 상기와 같은 문제점들에 의해 소자의 신뢰성이 저하된다.
따라서, 본 발명은 스프리트-게이트 구조를 갖는 플래쉬 이이피롬 셀의 제조에 있어서, 셀의 소거 동작시 터널링 영역을 적층채널과 분리되도록 하여 상기한 단점을 해소할 수 있는 플래쉬 이이피롬 셀 및 그 제조 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 플래쉬 이이피롬 셀의 제조 방법은 실리콘 기판의 드레인 영역 및 소자 분리 영역을 확정한 후, 드레인 영역에 고농도 불순물 이온을 주입하여 버리드 드레인 영역을 형성한 후 필드 산화막을 형성하는 단계와, 전체 구조 상부에 게이트 산화막, 제1폴리실리콘층 및 인터폴리 산화막을 순차적으로 형성하는 단계와, 제1감광막을 도포하고 마스크를 이용한 사진 및 식각 공정을 통해 상기 제1감광막을 패터닝한 후 패터닝된 상기 제1감광막을 마스크로 이용한 식각 공정으로 상기 인터폴리 산화막, 제1폴리실리콘 및 게이트 산화막을 순차적으로 패터닝하여 콘트롤 게이트를 형성하는 단계와, 상기 패터닝된 제1감광막을 제거한 후 소정의 마스크를 이용하여 드레인 지역의 실리콘 기판을 노출시키고 고농도 불순물 이온을 주입하여 드레인 영역을 형성하는 단계와, 산화공정을 실시하여 전체 구조 상부에 플로팅 게이트 산화막을 형성하고 전체 면에 제2감광막을 도포한 후 상기 드레인 지역 및 필드 지역이 노출되도록 상기 제2감광막을 패터닝한 다음 식각 공정을 실시하여 상기 드레인 영역과 상기 필드 산화막이 접하는 부분의 실리콘 기판이 노출되도록 상기 플로팅 게이트 산화막 및 필드 산화막을 식각하는 단계와, 상기 패터닝된 제2감광막을 제거하고 전체 상부면에 터널 산화막을 형성한 다음 제2폴리실리콘층을 증착하고 패터닝하여 플로팅 게이트를 형성하는 단계와, 상기 실리콘 기판의 소오스 지역에 고농도 불순물 이온을 주입하여 소오스 영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
또한 본 발명에 따른 플래쉬 이이피롬 셀은 필드 산화막이 형성된 실리콘 기판 상에 적층 구조로 형성된 게이트 산화막, 콘트롤 게이트 및 인터폴리 산화막과, 상기 게이트 산화막 일측부의 하부로부터 상기 필드 산화막까지 연장되도록 두껍게 형성된 플로팅 게이트 산화막과, 상기 필드 산화막의 하부에 형성된 버리드 드레인 영역과, 상기 플로팅 게이트 산화막 하부에 형성된 드레인 영역과, 상기 게이트 산화막의 다른 일측부로부터 소정거리 이격되어 상기 실리콘 기판에 형성된 소오스 영역과, 상기 소오스 영역의 일측부로부터 상기 필드 산화막의 일부가 포함 되도록 전체 상부면에 형성되며 노출된 실리콘 기판, 인터폴리 산화막, 플로팅 게이트 산화막 및 필드 산화막과는 터널 산화막에 의해 전기적으로 분리되도록 형성된 플로팅 게이트를 포함하여 구성되는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제2a 내지 제2h도는 본 발명에 따른 플래쉬 이이피롬 셀의 제조 방법을 설명하기 위한 소자의 단면도이다.
제2a도는 실리콘 기판(1)의 드레인 지역을 확정하고 N형의 고농도 불순물 이온을 주입하여 버리드 N+드레인 영역(3)을 형성한 후 필드 산화막(2)을 형성한 상태의 단면도로서, 이때 필드 산화막(2)은 LOCOS(LOCal Oxidation of Silicon)공정을 이용하여 2000 내지 5000Å 정도의 두께로 형성한다.
여기에서 버리드 N+드레인 영역(3)을 필드 산화막(2) 하부에 형성하는 이유는 터널링 영역인 버리드 산화막을 적층 채널로부터 분리하여 형성하기 위함이다.
제2b도는 전체 상부면에 게이트 산화막(4)을 300 내지 500Å의 두께로 형성하고 제1폴리실리콘층(10)을 형성한 후 산화막 및 질화막을 순차적으로 형성하여 인터폴리 산화막(11A)을 형성한 상태의 단면도이다.
제2c도는 제1감광막(13)을 도포하고 마스크를 이용한 사진 및 식각 공정을 통해 제1감광막(13)을 패터닝한 후 패터닝된 제1감광막(13)을 마스크로 이용한 식각 공정으로 인터폴리 산화막(11A), 제1폴리실리콘층(10) 및 게이트 산화막(4)을 순차적으로 패터닝하여 콘트롤 게이트(10A)를 형성시킨 상태의 단면도이다.
제2d도는 상기 패터닝된 제1감광막(13)을 제거한 후 소정의 마스크를 이용하여 드레인 지역의 실리콘 기판(1)을 노출시키고 비소(As)와 같은 N 형의 고농도 불순물 이온을 주입하여 드레인 영역(8A)을 형성한 상태의 단면도이다.
제2e도는 습식 산화 공정을 실시하여 전체 상부면에 플로팅 게이트 산화막(14)을 형성한 상태의 단면도인데, 이때 드레인 영역(8A)의 실리콘 기판(1)에서는 제2d도에서와 같이 주입된 N 형의 불순물 이온으로 인해 산화속도가 빨라져 플로팅 게이트 산화막(14)이 두껍게 형성된다.
제2f도는 전체면에 제2감광막(15)을 도포한 후 상기 드레인 지역 및 필드 지역이 노출되도록 상기 제2감광막(15)을 패터닝한 다음 습식 식각 공정을 실시하여 드레인 영역(8A)과 필드 산화막(2)이 접하는 부분의 실리콘 기판(1)이 노출되도록 두껍게 형성된 플로팅 게이트 산화막(14) 및 필드 산화막(2)을 식각한 상태의 단면도이다. 여기에서, 드레인 영역(8A)과 필드 산화막(2)이 접하는 부분의 실리콘 기판(1)은 공정 완료 후 셀의 동작시 터널링 영역(A)이 된다. 또한, 플로팅 게이트 산화막(14)을 두껍게 형성하므로써 게이트와 드레인 영역(8A)간에 형성되는 고전기장에 의한 영향을 억제할 수 있다.
제2g도는 상기 패터닝된 제2감광막(15)을 제거하고 전체 구조 상부에 터널 산화막(5A)을 80 내지 120Å의 두께로 형성한 다음 제2폴리실리콘층을 형성하고 패터닝하여 플로팅 게이트(12)를 형성시킨 상태의 단면도이다.
이때, 버리드 N+드레인 영역(3)이 필드 산화막(2) 하부에 형성되어 있으므로 버리드 N+드레인 영역(3) 상부의 터널 산화막(5A) 즉, 터널링 영역(A)이 콘트롤 게이트(10A)와 분리되어 형성되게 된다.
제2h도는 상기 실리콘 기판(1)의 소오스 지역에 비소(As)와 같은 N 형의 고농도 불순물 이온을 주입하여 소오스 영역(7A)을 형성하므로써 플래쉬 이이피롬 셀의 제조가 완료된 상태의 단면도인데, 그러면 이와 같은 방법에 의해 제조된 플래쉬 이이피롬 셀의 동작을 제3a도 및 제3b도를 통해 설명하기로 한다.
제3a 및 제3b도는 본 발명에 의해 제조된 플래쉬 이이피롬 셀의 동작을 설명하기 위한 동작 상태도로서, 제3a도는 상기와 같이 형성된 플래쉬 이이피롬 셀의 프로그램시의 동작상태도이다. 프로그램시 소오스단자(7A) 및 드레인 단자(8A)에는 접지전위를 인가하고 콘트롤 게이트(10A)에 약 12V 정도의 고전압을 인가하면 터널링 영역(A)에서 드레인(8A)과 플로팅 게이트(12)간의 고전기장에 의한 터널링으로 플로팅 게이트(12)에 전자가 저장된다.
제3b도는 상기와 같이 형성된 플래쉬 이이피롬 셀의 소거시의 동작상태도이다. 소거시 실리콘 기판, 소오스 및 콘트롤 게이트 단자(1, 7A 및 10A)에 접지전위를 인가하고 드레인 단자(8A)에 약 12V 정도의 고전압을 인가하면, 터널링 영역(16)에서 드레인(8A)과 플로팅 게이트(12)간의 고전기장에 의한 터널링으로 플로팅 게이트(12)에 저장되어 있던 전자가 방전된다.
본 발명에 따를 플래쉬 이이피롬 셀에서 플로팅 게이트 산화막(14)을 두껍게 형성하였지만, 프로그램 및 소거시의 터널링 영역(A)은 드레인 영역(8A)과 필드 산화막(2)이 접하는 부분의 실리콘 기판(1) 상부의 터널 산화막(5A) 부분이 되므로, 프로그램 또는 소거 동작에 따른 적당한 전압을 인가하게 되면 플로팅 게이트(12)와 드레인 영역(8A) 간에 이 터널링 영역(A)을 통하여 전자가 이동할 수 있게 된다.
또한, 종래에는 터널링 영역이 게이트와 접합 영역 사이에 형성되어 있어 프로그램 및 소거시 강한 고전기장에 의해 밴드-투-밴드 터널링 현상이나 2차 핫케리어가 발생하는 등의 문제점이 있었으나, 본 발명에서는 버리드 N+드레인 영역(3)이 콘트롤 게이트(10A)와 분리되도록 필드 산화막(2) 하부에 형성한 후 터널 산화막(5A)을 형성하고, 버리드 N+드레인 영역(3) 상부의 터널 산화막(5A)을 통해 터널링이 일어나므로 프로그램 및 소거시 고전압을 인가하더라도 밴드-투-밴드 터널링 현상이나 2차 핫 케리어 발생 문제 등은 일어나지 않게 된다.
상술한 바와 같이 본 발명에 의하면 셀의 소거 동작시 과도소거를 방지하며 터널링 영역을 적층 채널과 분리되도록 하여 게이트 산화막의 특성 저하를 방지하므로써 소자의 신뢰성이 향상될 수 있는 탁월한 효과가 있다.
Claims (5)
- 실리콘 기판의 드레인 영역 및 소자 분리 영역을 확정한 후, 드레인 영역에 고농도 불순물 이온을 주입하여 버리드 드레인 영역을 형성한 후 필드 산화막을 형성하는 단계와, 전체 구조 상부에 게이트 산화막, 제1폴리실리콘층 및 인터폴리 산화막을 순차적으로 형성하는 단계와, 제1감광막을 도포하고 마스크를 이용한 사진 및 식각 공정을 통해 상기 제1감광막을 패터닝한 후 패터닝된 상기 제1감광막을 마스크로 이용한 식각 공정으로 상기 인터폴리 산화막, 제1폴리실리콘 및 게이트 산화막을 순차적으로 패터닝하여 콘트롤 게이트를 형성하는 단계와, 상기 패터닝된 제1감광막을 제거한 후 소정의 마스크를 이용하여 드레인 지역의 실리콘 기판을 노출시키고 고농도 불순물 이온을 주입하여 드레인 영역을 형성하는 단계와, 산화 공정을 실시하여 전체 구조 상부에 플로팅 게이트 산화막을 형성하고 전체 면에 제2감광막을 도포한 후 상기 드레인 지역 및 필드 지역이 노출되도록 상기 제2감광막을 패터닝한 다음 식각 공정을 실시하여 상기 드레인 영역과 상기 필드 산화막이 접하는 부분의 실리콘 기판이 노출되도록 상기 플로팅 게이트 산화막 및 필드 산화막을 식각하는 단계와, 상기 패터닝된 제2감광막을 제거하고 전체 상부면에 터널 산화막을 형성한 다음 제2폴리실리콘층을 증착하고 패터닝하여 플로팅 게이트를 형성하는 단계와, 상기 실리콘 기판의 소오스 지역에 고농도 불순물 이온을 주입하여 소오스 영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 플래쉬 이이피롬 셀 제조 방법.
- 제1항에 있어서, 상기 게이트 산화막은 300 내지 500Å의 두께로, 상기 터널 산화막은 80 내지 120Å의 두께로 형성하는 것을 특징으로 하는 플래쉬 이이피롬 셀 제조 방법.
- 제1항에 있어서, 상기 플로팅 게이트 산화막은 습식 산화 공정을 통하여 형성하는 것을 특징으로 하는 플래쉬 이이피롬 셀 제조 방법.
- 제1항에 있어서, 상기 드레인 영역과 상기 필드 산화막이 접하는 부분의 실리콘 기판을 노출시키기 위해 상기 플로팅 게이트 산화막 및 필드 산화막을 식각하는 공정은 습식 식각 공정인 것을 특징으로 하는 플래쉬 이이피롬 셀 제조 방법.
- 플래쉬 이이피롬 셀에 있어서, 필드 산화막이 형성된 실리콘 기판 상에 적층 구조로 형성된 게이트 산화막, 콘트롤 게이트 및 인터폴리 산화막과, 상기 게이트 산화막 일측부의 하부로부터 상기 필드 산화막까지 연장되도록 두껍게 형성된 플로팅 게이트 산화막과, 상기 필드 산화막의 하부에 형성된 버리드 드레인 영역과, 상기 플로팅 게이트 산화막 하부에 형성된 드레인 영역과, 상기 게이트 산화막의 다른 일측부로부터 소정거리 이격되어 상기 실리콘 기판에 형성된 소오스 영역과, 상기 소오스 영역의 일측부로부터 상기 필드 산화막의 일부가 포함되도록 전체 상부면에 형성되며 노출된 실리콘 기판, 인터폴리 산화막, 플로팅 게이트 산화막 및 필드 산화막과는 터널 산화막에 의해 전기적으로 분리되도록 형성된 플로팅 게이트를 포함하여 구성되는 것을 특징으로 하는 플래쉬 이이피롬 셀.
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