KR0151186B1 - 불휘발성 반도체 메모리장치의 제조방법 - Google Patents
불휘발성 반도체 메모리장치의 제조방법Info
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Abstract
본 발명은 불휘발성 반도체 메모리장치의 제조방법에 관한 것으로, 레이아웃상의 면적을 감소시키면서 플로팅게이트와 매몰 n+영역이 접촉하는 표면적을 증가시켜 프로그래밍 효율을 증대시킬 수 있도록 한 것이다.
본 발명은 반도체기판 표면부위의 소정영역에 매몰 n+층을 형성하는 공정과, 상기 매몰 n+층 상부에 산화막을 형성하는 공정, 상기 산화막의 터널영역에 해당하는 부분을 선택적으로 제거하고 이에 따라 노출되는 상기 매몰 n+층을 식각하는 공정, 상기 식각된 부분에 n형 불순물의 이온주입을 실시하는 공정, 상기 식각에 의해 노출된 매몰 n+영역상에 터널 산화막을 형성하는 공정, 상기 터널 산화막을 포함한 기판의 소정영역상에 플로팅게이트를 형성하는 공정, 상기 플로팅게이트 전표면에 층간절연막을 형성하는 공정, 및 상기 층간절연막 전면에 컨트롤게이트를 형성하는 공정을 포함하여 이루어지는 불휘발성 반도체 메모리장치의 제조방법을 제공함으로써 EEPROM의 프로그래밍 효율을 향상시키며, 단위셀 면적을 감소시킬 수 있도록 한다.
Description
제1도는 종래의 FLOTOX형 EEPROM셀 단면구조도.
제2도는 종래의 FLOTOX형 EEPROM셀 제조방법을 도시한 공정순서도.
제3도는 본 발명에 의한 FLOTOX형 EEPROM셀 제조방법을 도시한 공정순서도.
* 도면의 주요부분에 대한 부호의 설명
1 : 기판 2 : p웰
3 : 매몰 n+영역 4 : 터널산화막
5 : 플로팅게이트 6 : 층간절연막
7 : 컨트롤게이트 8 : 선택게이트
9 : 산화막 10 : 터널윈도우
11 : 포토레지스트
본 발명은 불휘발성 반도체 메모리장치의 제조방법에 관한 것으로, 특히 FOLTOX(Fl-oating gate tunnel oxide)형 EEPROM(Electrically Erasable Programmable Read Only Memory)의 제조방법에 관한 것이다.
제1도는 종래의 FLOTOX형 EEPROM셀의 개략도로서, 기판(1)에 형성된 p웰(2) 상부에 플로팅게이트(5)와 층간절연막(7) 및 컨트롤게이트(6)가 적층되어 형성되고, 이 적층된 플로팅게이트(5)와 컨트롤게이트(6)와 소정간격이 이격되어 선택트랜지스터의 선택게이트(8)가 형성되고, 상기 플로팅게이트(5) 일측의 상기 p웰 표면부위에 소오스가 되는 매몰 n+영역(3)이 형성되고, 상기 선택트랜지스터의 선택게이트(8) 일측의 상기 p웰(2) 표면부위에 드레인이 되는 매몰 n+영역(3)이 형성되며, 상기 플로팅게이트(5) 하부의 p웰(2) 표면부위에 역시 매몰 n+영역(3)이 형성되는바, 이 매몰 n+영역(3)과 상기 플로팅게이트(5) 사이에는 얇은 터널산화막(4)이 형성되어 있다.
상기와 같은 FLOTOX형 EEPROM셀을 제조하기 위한 종래의 방법을 제2도를 참조하여 설명하면 다음과 같다.
먼저, 제2도 (a)와 같이 기판(1)에 p웰(2)을 형성하고, 상기 p웰(2) 소정부분에 매몰 n+영역(3)을 형성한 후, 산화공정을 실시하여 상기 매몰 n+영역(3) 상부에 산화막(9)을 형성한다.
이어서 제2도 (b)와 같이 기판상에 포토레지스트(11)를 도포한 후, 터널영역에 해당하는 부분을 선택적으로 제거한 다음 이에 따라 노출되는 상기 산화막(9)을 제거해냄으로써 터널윈도우(10) 식각을 행한다.
다음에 제2도 (c)와 같이 상기 포토레지스트(11)를 제거한 후, 상기 터널 윈도우(10) 식각에 의해 노출된 매몰 n+영역(3)상에 얇은 터널산화막(4)을 형성한 다음, 도전물질을 기판(1)상에 증착하고 패터닝하여 플로팅게이트(5)를 형성하고, 상기 플로팅게이트(5) 전표면에 ONO(Oxide-Nitride-Oxide) 등과 같은 절연막(6)을 형성한 후, 그 전면에 도전물질을 증착하고 패터닝하여 컨트롤게이트(7)를 형성한다.
이와 같이 형성되는 FLOTOX형 EEPROM은 컨트롤게이트(7)에 고전압을 가함으로써 터널 윈도우 아래에 있는 매물 n+영역(3)으로부터 터널산화막(4)을 통하여 전자가 플로팅게이트(5)로 이동하여 플로팅게이트(5)를 충전시키고(라이트(write)된 상태(erase)), 드레인 전극에 고전압을 가하고 컨트롤게이트(7)를 접지시키면 플로팅게이트(5)로부터 전자들이 터널산화막(4)을 통하여 방전되며(소거(erase)상태), 이와 같은 플로팅게이트(5)의 충,방전상태에 따라 컨트롤게이트(7)의 문턱전압이 달라지며, 이 변화를 이용하여 데이터의 두가지 상태인 0과 1을 판별할 수 있게 된다.
본 발명은 터널영역이 차지하는 레이아웃상의 면적을 상기한 종래의 경우보다 감소시키면서 플로팅게이트와 매몰 n+영역이 접촉하는 표면적을 증가시켜 프로그래밍 효율을 증대시킬 수 있도록 한 EEPROM셀의 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 불휘발성 반도체 메모리장치의 제조방법은 반도체기판 표면부위의 소정영역에 매몰 n+층을 형성하는 공정과, 상기 매몰 n+층 상부에 산화막을 형성하는 공정, 상기 산화막의 터널영역에 해당하는 부분을 선택적으로 제거하고 이에 따라 노출되는 상기 매몰n+층을 식각하는 공정, 상기 식각된 부분에 n형 불순물의 이온주입을 실시하는 공정, 상기 식각에 의해 노출된 매몰 n+영역상에 터널 산화막을 형성하는 공정, 상기 터널 산화막을 포함한 기판의 소정영역상에 플로팅게이트를 형성하는 공정, 상기 플로팅게이트 전표면에 층간절연막을 형성하는 공정, 및 상기 층간절연막 전면에 컨트롤게이트를 형성하는 공정을 포함하여 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
제3도에 본 발명에 의한 FLOTOX형 EEPROM셀의 제조방법을 공정순서에 따라 도시하였다.
먼저, 제3도 (a)와 같이 기판(1)에 p웰(2)을 형성하고, 상기 p웰(2) 소정부분에 매몰 n+영역(3)을 형성한 후, 산화공정을 실시하여 상기 매몰 n+영역(3)상부에 산화막(9)을 형성한다.
이어서 기판상에 포토레지스트(11)를 도포한 후, 터널영역에 해당하는 부분을 선택적으로 제거한 다음 이에 따라 노출되는 상기 산화막(9)을 제거하고 계속해서 노출된 매몰 n+영역(3)을 식각하여 터널윈도우(10) 식각을 행한다. 이때, 매몰 n+영역(3)의 식각깊이는 전체 매몰 n+영역(3)의 두께를 초과하지 않는 범위 내로 한다.
다음에 상기 식각공정에 의해 악화된 터널윈도우(10) 밑부분의 매몰n+영역(3)을 보강해주기 위해 n형 불순물의 이온주입을 실시한다.
이어서 제3도 (b)와 같이 상기 포토레지스트(11)을 제거한 후, 상기 터널윈도우(10) 식각에 의해 노출된 매몰 n+영역(3)표면상에 얇은 터널산화막(4)을 형성한 다음, 도전물질을 상기 터널윈도우(10) 영역을 포함한 기판(1)상에 증착하고 패터닝하여 플로팅게이트(5)를 형성하고, 이 플로팅게이트(5) 전표면에 ONO(Oxide-Nitride-Oxide) 등과 같은 층간절연막(6)을 형성한 후, 그 전면에 도전물질을 증착하고 패터닝하여 컨트롤게이트(7)를 형성한다.
상기 본 발명에서와 같이 터널윈도우(10)의 레이아웃 면적을 변화시키지 않고 기판(1) 안쪽까지 식각하는 경우, 플로팅게이트(5)와 매몰 n+영역(3)이 접촉하는 표면적이 증가하므로 프로그래밍시간이 감소하게 된다. 이때, 커플링비(coupling ratio)값이 약간 감소하게 되어 터널산화막(4)에 인가되는 전압이 감소되나, 이는 컨트롤게이트(7)에 인가하는 전압을 약간 증가시키면 된다.
또한, 종래와 동일한 프로그래밍 전압을 사용하는 경우에는 터널윈도우(10)를 종래보다 작게 형성하여도 동일한 프로그램효과를 얻을 수 있으므로 단위셀의 면적을 감소시킬 수 있어 소자의 고집적화에 유리하게 된다.
즉, 터널윈도우(10)의 식각깊이가 증가함에 따라 터널산화막(4)의 면적이 증가하므로 터널깊이를 터널윈도우(10)크기의 1/4로 하면 레이아웃상에서 터널윈도우(10)의 크기를 종래 크기의 1/2로 하더라도 동일한 커플링비값을 얻을 수 있다.
상기와 같은 본 발명의 효과를 보다 상세히 설명하면, 전류밀도를 Jtun,전류를 I, 접촉면적은 A, 프로그래밍 시간을 t, 프로그래밍에 필요한 전하량을 Q, 터널산화막(4)에 걸리는 전계를 Etun이라고 하면
의 관계를 가진다.
이때 접촉면적(A)이 증가(커플링비 감소)함으로써 생기는 전계(Etun)의 감소치를 컨트롤게이트(7)에 인가하는 전압의 증가로 보상해주면 종래와 같은 값의 전류밀도(Jtun)를 유지할 수 있다.
전류밀도(Jtun)가 일정할 경우, 접촉면적(A)이 증가하면 단위시간당 터널산화막(4)을 통과하는 전류량(I)이 증가되므로 프로그래밍에 필요한 전하량(Q)을 플로팅게이트(5)에 충전시키는 시간(t)을 줄일 수 있다.
이상 상술한 바와 같이 본 발명에 의하면, EEPROM의 프로그래밍 효율을 향상시킬 수 있으며, 단위셀 면적을 감소시킬 수 있게 된다.
Claims (2)
- 반도체기판 표면부위의 소정영역에 매몰 n+층을 형성하는 공정과, 상기 매몰n+층 상부에 산화막을 형성하는 공정, 상기 산화막의 터널영역에 해당하는 부분을 선택적으로 제거하고 이에따라 노출되는 상기 매몰 n+층을 식각하는 공정, 상기 식각된 부분에 n형 불수물의 이온주입을 실시하는 공정, 상기 식각에 의해 노출된 매몰 n+영역상에 터널 산화막을 형성하는 공정, 상기 터널 산화막을 포함한 기판의 소정영역상에 플로팅게이트를 형성하는 공정, 상기 플로팅게이트 전표면에 층간절연막을 형성하는 공정, 및 상기 층간절연막 전면에 컨트롤게이트를 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 불휘발성 반도체 메모리장치의 제조방법.
- 제1항에 있어서, 상기 매몰 n+층의 식각깊이는 매몰 n+층의 전체두께를 초과하지 않는 범위내로 제한하여 식각을 행하는 것을 특징으로 하는 불휘발성 반도체 메모리장치의 제조방법.
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