KR0172274B1 - 비휘발성 메모리 셀 및 그 제조방법 - Google Patents

비휘발성 메모리 셀 및 그 제조방법 Download PDF

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Abstract

본 발명은 비휘발성 메모리 셀 및 그 제조방법에 관한 것으로, 플로팅 게이트와 콘트롤 게이트간의 용량성 커플링비(Capacitive Coupling Ratio)를 증가시키기 위하여 소오스 영역의 일부 및 채널(Channel) 영역의 실리콘 기판을 리세스(Recess) 구조로 형성하고, 채널 영역의 리세스 구조에 콘트롤 게이트와 플로팅 게이트가 중첩(Over lap)되는 면적을 증가시켜 형성하므로써 프로그램 및 소거시의 효율을 증가시키며 칩의 크기를 감소시킬 수 있도록 한 비휘발성 메모리 셀 및 그 제조방법에 관한 것이다.

Description

비휘발성 메모리 셀 및 그 제조방법
제1도는 종래의 비휘발성 메모리 셀을 설명하기 위한 소자의 단면도.
제2a도 내지 제2g도는 본 발명에 따른 비휘발성 메모리 셀의 제조방법을 설명하기 위한 소자의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 및 11 : 실리콘 기판 2 및 12 : 소오스 영역
3 및 13 : 드레인 영역 4 및 14 : 터널 산화막
5 및 15a : 플로팅 게이트 6 및 16 : 유전체막
15 및 17 : 제1 및 제2 폴리실리콘층
20, 20a 및 20b : 제1 내지 제3감광막
본 발명은 비휘발성 메모리 셀 및 그 제조방법에 관한 것으로, 특히 실리콘 기판의 소오스 영역의 일부 및 채널(Channel) 영역을 리세스(Recess) 구조로 형성한 후 리세스 구조의 채널 영역에 게이트 구조를 형성하므로써 콘트롤 게이트와 플로팅 게이트가 중첩(Over lap)되는 면적을 증가시켜 플로팅 게이트와 콘트롤 게이트간의 용량성 커플링비(Capacitive Coupling Ratio)를 증가시킬 수 있도록 한 비휘발성 메모리 셀 및 그 제조방법에 관한 것이다.
일반적으로 반도체 소자의 제조 공정에서 전기적인 프로그램(Pragram) 및 소거(Erase) 기능을 함께 가지는 플래쉬(Flash) 이이피롬(Electrically Erasable Programable Read Only Memory; EEPROM), 이이피롬(EEPROM), 이피롬(EPROM) 등과 같은 비휘발성 메모리 셀은 크게 적층-게이트(Stact-gate)구조와 스플리트-게이트(Split-gate) 구조로 나뉘어진다.
종래의 적층-게이트 구조를 갖는 비휘발성 메모리 셀은 제1도에 도시된 바와 같이 소오스 및 드레인 영역(2 및 3)이 형성된 실리콘 기판(1)의 채널 지역 상부에 터널 산화막(4), 플로팅 게이트(5), 유전체막(6) 및 콘트롤 게이트(7)가 순차적으로 적층된 구조로 형성된다. 이와 같은 메모리 셀은 플로팅 게이트(5)에 전자를 주입 또는 방전시키므로써 테이터가 저장(Pragram) 또는 소거(Erase) 되는데, 이러한 작용은 콘트롤 게이트(7), 소오스 영역(2) 및 드레인 영역(3)에 각각 필요한 바이어스 전압(Bias Voltage)을 인가하므로써 이루어진다. 각각의 바이어스 전압은 플러팅 게이트(5)와의 용량성 커플링에 의해 플로팅 게이트(5)로 전달된다. 이상적인 경우, 플로팅 게이트(5)와 소오스 및 드레인 영역(2 및 3)간의 커플링비는 0에 가까울수록 좋고, 플로팅 게이트(5)와 콘트롤 게이트(7)간의 커플링비는 1에 가까울수록 좋다. 그러나 종래에 제조되는 메모리 셀은 플로팅 게이트(5)와 콘트롤 게이트(7)간의 커플링비가 1이 되지 않기 때문에 1에 가까운 커플링 비를 얻기 위해서는 셀의 구조 변경 또는 제조 방법의 개선 등이 요구된다. 그러므로 종래에는 플로팅 게이트(5)에 필요한 바이어스 전압이 인가되도록 하기 위해 콘트롤 게이트(7)에 높은 바이어스 전압을 인가하는데, 이로 인해 바이어스 전압을 공급하는 챠지 펌핑 회로의 면적이 증가되어 칩의 크기(Chip Size)가 커지는 문제점이 발생된다.
따라서, 본 발명은 실리콘 기판의 채널 지역을 리세스 구조로 형성하여 콘트롤 게이트와 플로팅 게이트가 중첩되는 면적을 증가시키므로써 상기한 단점을 해소할 수 있는 비휘발성 메모리 셀 및 그 제조방법을 제공하는데 그 목적이 있다.
상술할 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리 셀은 소오스 영역의 일부 및 채널 영역의 양측부가 소정의 경사면을 갖는 리세스 구조로 형셩된 실리콘 기판과, 상기 채널 영역의 실리콘 기판과 전기적으로 분리되며, 상기 소오스 영역이 형성될 쪽의 리세스 구조에 형성된 부분이 다른 부분에 비해 높게 형성되고, 상기 리세스 구조의 경사면을 따라 굴곡지게 형성된 플로팅 게이트와, 상기 플로팅 게이트 상부에 상기 플로팅 게이트의 굴곡진 면을 따라 형성된 유전체막과, 상기 유전체막 상부에 형성되어 상기 플로팅 게이트와 전기적으로 분리되며, 상기 플로팅 게이트의 굴곡진 면을 따라 접합 면적이 증가되도록 형성된 콘트롤 게이트와, 상기 플로팅 게이트 양측부의 상기 실리콘 기판에 불순물 이온이 주입되어 형성된 소오스 및 드레인 영역으로 이루어지는 것을 특징으로 한다.
상술한 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리 셀의 제조 방법은 소오스 영역의 일부 및 채널 영역이 형성될 부분의 실리콘 기판에 산화막을 형성하는 단계와, 상기 채널 영역이 형성될 부분의 상기 산화막을 식각하는 단계와, 전체 구조 상부에 터널 산화막 및 제1폴리실리콘층을 순차적으로 형성하는 단계와, 게이트 전극용 마스크를 이용한 식각 공정으로 상기 제1폴리실리콘층 및 터널 산화막을 순차적으로 패터닝하여 상기 소오스 영역의상기 잔류하는 산화막 측벽에서부터 상기 리세스 구조의 경사면을 따라 플로팅 게이트를 형성하는 단계와, 전체 구조 상부에 유전체막, 제2폴리실리콘층을 순차적으로 형성하는 단계와, 상기 게이트 전극용 마스크를 이용한 식각 공정으로 상기 제2폴리실리콘층 및 유전체막을 순차적으로 패터닝하여 상기 채널 지역의실리콘 기판상에 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층된 구조를 형성하는 단계와, 상기 소오스 영역이 형성될 지역의 잔류 산화막을 제거하는 단계와, 상기 노출된 실리콘 기판에 불순물 이온을 주입하여 소오스 드레인 및 영역을 형성하는 단계로 이루어진 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제2a도 내지 제2g도는 본 발명에 따른 비휘발성 메모리 셀의 제조방법을 설명하기 위한 소자의 단면도이다.
제2a도는 일반적인 LOCOS(Local Oxidation of Silicon) 공정을 실시하여 실리콘 기판(11)의 소오스 영역 및 채널이 형성될 영역(b 및 a)에 두꺼운 산화막(10)을 성장시킨 상태의 단면도인데, 산화막(10)의 양측부는 경사면을 갖는다.
제2b도를 참조하면, 전체 구조 상부에 제1감광막(20)을 도포하고 채널이 형성될 영역(a)의 산화막(10)이 노출되도록 제1감광막(20)을 패터닝한다. 패터닝된 제1감광막(20)을 마스크로 이용하여 노출된 부분의 산화막(10)을 식각하므로써 채널이 형성될 영역(a)의 실리콘 기판(11)이 리세스 구조로 형성된다. 이때 리세스 구조의 일측부는 경사면을 갖는다.
제2c도는 제1감광막(20)을 제거하고 전체 구조 상부에 터널 산화막(14) 및 제1폴리실리콘층(15)을 순차적으로 형성한 상태의 단면도이다.
제2d도를 참조하면, 게이트 전극용 마스크를 이용한 사진 및 식각 공정으로 제1폴리실리콘층(15) 및 터널 산화막(14)을 순차적으로 패터닝하여 플로팅 게이트(15a)를 형성한다. 전체 구조 상부에 유전체막(16), 제2폴리실리콘층(17) 및 제2감광막(20a)을 순차적으로 형성한 후 게이트 전극용 마스크를 이용하여 제2감광막(20a)를 패터닝한다. 여기서, 유전체막(16)은 하부 산화막, 질화막 및 상부 산화막이 적층된 ONO막을 사용한다.
제2e도를 참조하면, 패터닝된 제2감광막(20a)을 마스크로 이용한 자기 정렬 식각(Self-Align Etch) 방법으로 노출된 부분의 제2폴리실리콘층(17) 및 유전체막(16)을 순차적으로 식각한 후 제2감광막(20a)을 제거한다. 이로 인해, 리세스 구조로 식각된 실리콘 기판(11)상에 터널 산화막(14), 플로팅 게이트(15a), 유전체막(16) 및 콘트롤 게이트(17a)가 적층된 상태로 된다.
제2f도는 소오스 영역이 형성될 지역(b) 의 잔류된 산화막(10)을 제거한 상태의 단면도이다. 이때 소오스 소거(Source Erase) 방식을 사용하는 소자인 경우 소오스 영역이 형성될 지역(b)의 노출된 실리콘 기판(11)에 P31과 같은 불순물 이온을 주입한다.
제2g도는 노출된 실리콘 기판(11)에 불순물 이온을 주입하여 소오스 및 드레인 영역(12 및 13)을 형성시키므로써 메모리 셀의 형성이 완료된 상태의 단면도이다.
상기와 같이 형성된 게이트 구조는 소오스 영역쪽이 드레인 영역쪽보다 높게 플로팅 게이트가 형성되고, 리세스 구조의 경사면을 따라 형성되기 때문에 굴곡이 많이 발생된다. 그 상부에 콘트롤 게이트가 형성되므로 콘트롤 게이트와 플로팅 게이트가 중첩되는 면적을 종래보다 증가시켜 플로팅 게이트와 콘트롤 게이트간의 용량성 커플링비를 증기시키므로써 프로그램 및 소거시의 효율이 향상된다. 또한, 콘트롤 게이트에 종래와 동일한 크기의 바이어스 전압을 인가해도 종래의 셀에 비해 플로팅 게이트로 전달되는 전압이 크기 때문에 종래보다 더 낮은 바이어스 전압을 콘트롤 게이트에 공급해도 된다. 따라서 바이어스 전압을 공급하기 위한 챠지 펌핑 회로의 면적이 감소되어 칩의 크기가 효과적으로 감소된다.
상술한 바와 같이 본 발명에 의하면 콘트롤 게이트와 플로팅 게이트가 중첩되는 면적을 증가시켜 플로팅 게이트와 콘트롤 게이트간의 용량성 커플링비를 증가시키므로써 프로그램 및 소거시의 효율을 향상시키며, 바이어스 전압을 감소시켜 칩의 크기를 감소시킬 수 있는 탁월한 효과가 있다.

Claims (7)

  1. 소오스 영역의 일부 및 채널 영역의 양측부가 소정의 경사면을 갖는 리세스 구조로 형성된 실리콘 기판과, 상기 채널 영역의 실리콘 기판 상부에 형성된 터널 산화막과, 상기 터널 산화막 상부에 형성되어 상기 실리콘 기판과 전기적으로 분리되며, 상기 소오스 영역이 형성될 쪽의 리세스 구조에 형성된 부분이 다른 부분에 비해 높게 형성되고, 상기 리세스 구조의 경사면을 따라 굴곡지게 형성된 플로팅 계이트와, 상기 플로팅 게이트 상부에 상기 플로팅 게이트의 굴곡직 면을 따라 형성된 유전체막과, 상기 유전체막 상부에 형성되어 상기 플로팅 게이트와 전기적으로 분리되며, 상기 플로팅 게이트의 굴곡진 면을 따라 접합 면적이 증가되도록 형성된 콘트롤 게이트와, 상기 플로팅 게이트 양측부의 상기 실리콘 기판에 불순물 이온이 주입되어 형성된 소오스 및 드레인 영역으로 이루어지는 것을 특징으로 하는 비휘발성 메모리 셀.
  2. 제1항에 있어서, 상기 유전체막은 하부 산화막, 질화막 및 상부 산화막이 순차적으로 적층되어 형성된 것을 특징으로 하는 비휘발성 메모리 셀.
  3. 소오스 영역의 일부 및 채널 영역이 형성될 부분의 실리콘 기판에 산화막을 형성하는 단계와, 상기 채널 영역이 형성될 부분의 상기 산화막을 식각하는 단계와, 전체 구조 상부에 터널 산화낙 및 제1폴리실리콘층을 순차적으로 형성하는 단계와, 게이트 전극용 마스크를 이용한 식각 공정으로 상기 제1폴리실리콘층 및 터널 산화막을 순차적으로 패터닝하여 상기 소오스 영역의 상기 잔류하는 산화막 측벽에서부터 상기 리세스 구조의 경사면을 따라 플로팅 게이트를 형성하는 단계와, 전체 구조 상부에 유전체막, 제2폴리실리콘층을 순차적으로 형성하는 단계와, 상기 게이트 전극용 마스크를 이용한 식각 공정으로 상기 제2폴리실리콘층 및 유전체막을 순차적으로 패터닝하여 상기 채널 지역의 실리콘 기판상에 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층된 구조를 형성하는 단계와, 상기 소오스 영역이 형성될 지역의 잔류 산화막을 제거하는 단계와, 상기 노출된 실리콘 기판에 불순물 이온을 주입하여 소오스 드레인 영역을 형성하는 단계로 이루어진 것을 특징으로 하는 비휘발성 메모리 셀의 제조방법.
  4. 제3항에 있어서, 상기 불순물 이온은 P31인 것을 특징으로 하는 비휘발성 메모리 셀의 제조방법.
  5. 제3항에 있어서, 상기 산화막은 LOCOS 공정에 의해 형성되는 것을 특징으로 하는 비휘발성 메모리 셀의 제조방법.
  6. 제3항에 있어서, 상기 유전체막은 하부 산화막, 질화막 및 상부 산화막이 순차적으로 적층되어 형성되는 것을 특징으로 하는 비휘발성 메모리 셀의 제조방법.
  7. 제3항에 있어서, 상기 제2폴리실리콘막 및 상기 유전체막은 상기 게이트 전극용 마스크에 의해 패터닝된 감광막을 마스크로 이용한 자기 정렬 식각 방법에 의해 식각되는 것을 특징으로 하는 비휘발성 메모리 셀의 제조방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7683422B2 (en) 2005-10-24 2010-03-23 Samsung Electronics Co., Ltd. Non-volatile memory devices with wraparound-shaped floating gate electrodes and methods of forming same

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