KR0142603B1 - 플래쉬 이이피롬 셀 및 그 제조방법 - Google Patents

플래쉬 이이피롬 셀 및 그 제조방법

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Abstract

본 발명은 플래쉬 이이피롬(FLASH EEPROM) 셀 및 그 제조방법에 관한 것으로, 스프리트-게이트(Split-gate) 구조를 갖는 플래쉬 이이피롬 셀의 제조에 있어, 고전압에 의한 게이트산화막의 특성저하를 방지하기 위하여 셀(Cell)의 서거(Erase)동작시 터널링영역(Tunneling region)을 적층채널 (Stack channel)과 분리되도록하여 소자의 신뢰성을 향상시킬 수 있도록 한 플래쉬 이이피롬 셀 및 그 제조방법에 관한 것이다.

Description

플래쉬 이이피롬(FLASH EEPROM) 셀 및 그 제조방법
제1a도는 종래 적층게이트 구조의 플래쉬 이이피롬 셀의 단면도.
제1b도는 종래 스프리트게이트 구조의 플래쉬 이이피롬 셀의 단면도.
제2a 내지 제2H도는 본 발명에 따른 플래쉬 이이피롬 셀의 제조방법을 설명하기 위한 소자의 단면도.
제3a 및 제3b도는 본 발명에 의해 제조된 플래쉬 이이피롬 셀의 동작을 설명하기 위한 동작상태도.
*도면의 주요부분에 대한 부호의 설명
1:실리콘기판2:제1산화막
3:질화막4:제2산화막
5 및 5A:터널산화막6 및 16A:플로팅게이트
7 및 7A:소오스영역8 및 8A:드레인영역
9 및 9A:셀렉트게이트 채널영역10:감광막
11 및 11A:인터폴리산화막12:콘트롤게이트
13:셀렉트게이트산화막16:제1폴리실리콘층
본 발명은 플래쉬 이이피롬(FLASH EEPROM) 셀 및 그 제조방법에 관한 것으로, 특히 스프리트-게이트(Split-gate)구조를 갖는 플래쉬 이이피롬 셀의 제조에 있어, 셀(Cell)의 소거(Erase)동작시 터널링영역(Tunneling region)을 적층채널(Stack channel)과 분리되도록하여 소자의 신뢰성을 향상시킬 수 있도록 한 플래쉬 이이피롬 셀 및 그 제조방법에 관한 것이다.
일반적으로 반도체 소자의 제조공정에서 전기적인 프로그램(Program) 및 소거(Erase) 기능을 함께 가지는 플래쉬 이이피롬(Electrically Erasable Read Only Memory;EEPROM) 셀은 크게 적층-게이츠(Stact-gate)구조와 스프리트-게이트 구조로 나누어진다.
종래의 적층-게이트 구조를 갖는 플래쉬 이이피롬 셀은 제1A도에 도시된 바와같이 소오스 및 드레인영역(7 및 8)이 형성된 실리콘기판(1)상에 터널산화막(5), 플로팅게이트(6), 인터폴리산화막(11) 및 콘트롤게이트(12)가 순차적으로 적층되어 형성되는데, 이러한 구조는 스프리트-게이트 구조에 비하여 단위셀의 면적(Area)은 작지만 소거시 과도소거(Over-erase)되는 문제점을 가지고 있다.
또한 스프리트-게이트 구조를 갖는 플래쉬 이이피롬 셀은 제1B도에 도시된 바와같이 소오스 및 드레인영역(7 및 8)이 형성된 실리콘기판(1)상의 상기 소오스영역(7)을 일부 포함하는 부분에 터널산화막(5), 플로팅게이트(6), 인터폴리산화막(11) 및 콘트롤게이트(12)가 순차적으로 적층되어 형성되며 상기 콘트롤게이트(12)는 상기 드레인영역(8)의 상부까지 연장되고 상기 연장되는 큰트롤게이트(12)와 상기 드레인영역(8) 사이에는 셀렉트게이트 채널영역(9)이 형성된다.
그러나 이러한 구조를 이용하면 상기 적층-게이트 구조와 비교하여 셀의 과도소거문제는 해결될 수 있지만 상대적으로 단위셀의 면적이 증가되어 셀렉트채널 길이의 변화로 셀의 특성이 저하되는 단점이 있다.
또한 종래의 플래쉬 이이피롬 셀은 터널산화막이 약 100Å 종도로 얇게 형성되기 때문에 고전압(High Voltage)을 이용한 프로그램 및 소거시 접합영역과 게이트전극간의 중첩영역(Overlap region)에서 강한 전기장(Electric field)이 형성되고, 이는 밴드-투-밴드 터널링(Band-to-Band tunneling)과 2차핫케리어(Secondary hot carrier)를 발생시켜 게이트산화막의 특성을 저하시킨다.
그러므로 상기와 같은 문제점들에 의해 소자의 신뢰성이 저하된다.
따라서 본 발명은 스프리트-게이트 구조를 갖는 플래쉬 이이피롬 셀의 제조에 있어서, 셀의 소거동작시 터널링영역을 적층채널과 분리되도록하여 상기한 단점을 해소할 수 있는 플래쉬 이이피롬 셀 및 그 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 플래쉬 이이피롬 셀의 제조방법은 실리콘기판상에 제1산화막, 질화막 및 감광막을 순차적으로 형성한 후 소정의 마스크를 이용하영 상기 감광막을 패터닝하고, 패터닝된 상기 감광막을 마스크로 이용하여 노출된 부분의 질화막 및 제1산화막을 순차적으로 식각하는 단계와, 상기 단계로부터 상기 패터닝된 감광막을 제거하고 산화공정을 실시하여 노출된 실리콘기판에 제2산화막을 성장시키는 단계와, 상기 단계로부터 상기 질화막 하부의 제2산화막은 잔류되도록 건식식각방법을 이용하여 노출된 부분의 제2산화막을 제거하는 단계와, 상기 단계로부터 소정의 마스크를 이용한 이온주입공정으로 고농도불순물이온을 주입하여 노출된 실리콘기판에 드레인영역을 형성하는 단계와, 상기 단계로부터 노출된 실리콘기판상에 터널산화막을 형성한 후 전체 상부면에 제1폴리실리콘층을 형성하는 단계와, 상기 단계로부터 플로팅게이트전극용 마스크를 이용한 사진 및 식각공정을 통해 상기 제1폴리실리콘층, 질화막, 터널산화막 및 제1산화막을 순차적으로 패터닝하여 두 개의 플로팅게이트를 각각 형성시키는 단계와, 상기 단계로부터 셀렉트게이트 채널지역의 노출된 실리콘기판에 문턱전압조절용 불순물이온을 주입하여 셀렉트게이트 채널영역을 각각 형성시키는 단계와, 상기 단계로부터 전체상부면에 셀렉트게이트산화막 및 인터폴리산화막을 동시에 성장시키고 제2폴리실리콘층을 형성한 후 콘트롤게이트전극용 마스크를 이용한 사진 및 식각공정을 통해 상기 제2폴리실리콘층, 셀렉트게이트산화막 및 인터폴리산화막을 순차적으로 패터닝하여 콘트롤게이트를 각각 형성하는 단계와, 상기 단계로부터 상기 실리콘기판의 소오스지역에 고농도불순물이온을 주입하여 소오스영역을 각각 형성하는 단계로 이루어지는 것을 특징으로 하며, 본 발명에 따른 플래쉬 이이피롬 셀은 소오스영역 및 드레인영역이 각각 형성되며, 상기 드레인영역이 리세스구조로 식각된 실리콘기판과, 상기 실리콘기판 및 상기 드레인영역의 일부에 걸쳐 형성되며, 상기 실리콘기판 및 드레인영역과는 절연막에 의해 전기적으로 분리되는 플로팅게이트와, 상기 플로팅게이트상에 스프리트 게이트구조로 형성되며, 상기 실리콘기판 및 상기 플로팅게이트와는 산화막에 의해 전기적으로 분리되는 콘트롤게이트로 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제2a 내지 제2h도는 본 발명에 따른 플래쉬 이이피롬 셀의 제조방법을 설명하기 위한 소자의 단면도로서,
제2a도는 실리콘기판(1)상에 제1산화막(2), 질화막(3) 및 감광막(10)을 순차적으로 형성한 후 소정의 마스크를 이용하여 상기 감광막(10)을 패터닝하고, 패터닝된 상기 감광막(10)을 마스코로 이용하여 노출된 부분의 질화막(3) 및 제1산화막(2)을 순차적으로 식각한 상태의 단면도인데, 상기 제1산화막(2)은 150 내지 250Å 정도의 두께로, 상기 질화막(3)은 400 내지 600Å 정도의 두께로 형성한다.
제2b도는 상기 패터닝된 감광막(10)을 제거하고 산화공정을 실시하여 노출된 실리콘기판(1)에 1500 내지 2500Å 두께의 제2산화막(4)을 성장시킨 상태의 단면도이다.
제2c도는 상기 질화막(3)을 식각방지층으로 이용하여 노출된 부분의 제2산화막(4)을 제거하므로써 터널영역의 실리콘기판(1)이 리세스(Recess)구조로 식각된 상태의 단면도로서, 이때 산화막에 대해 식각비가 높은 건식식각방법을 이용하여 상기 질화막(3)하부의 제2산화막(4)은 잔류되도록 식각한다.
제2d도는 소정의 마스크를 이용한 이온주입공정으로 N형의 고농도불순물이온을 주입하여 노출된 실리콘기판(1)에 드레인영역(8A)을 형성한 상태의 단면도인데, 상기 드레인영역(8A)은 상기 잔류된 제2산화막(4)의 하부까지 형성된다.
제2e도는 상기 제2D도의 상태에서 노출된 실리콘기판(1)상에 터널산화막(5A)을 80 내지 120Å 두께로 형성한 후 전체상부면에 제1폴리실리콘층(16)을 형성한 상태의 단면도이다.
제2f도는 플로팅게이트전극용 마스크를 이용한 사진 및 식각공정을 통해 상기 제1폴리실리콘층(16), 질화막(3), 터널산화막(5A) 및 제1산화막(2)을 순차적으로 패터닝하여 플로팅게이트(16A)를 형성시킨 상태의 단면도인데, 상기 식각공정은 건식식각방법을 이용하며, 이때 상기 드레인영역(8A)의 중앙부를 기준으로 소정거리 이격된 양측부에 두 개의 플로팅게이트(16A)가 형성되어 상기 드레인영역(8A)은 공통의 드레인영역이 된다.
제2g도는 셀렉트게이트 채널지역의 노출된 실리콘기판(1)에 문턱전압(Threshold Voltage)조절용 불순물이온을 주입하여 셀렉트게이트 채널영역(9A)을 각각 형성한 상태의 단면도이다.
제2h도는 전체상부면에 셀렉트게이트산화막(13) 및 인터폴리산화막(11A)을 동시에 성장시키고 제2폴리실리콘층을 형성한 후 콘트롤게이트전극용 마스크를 이용한 사진 및 식각공정을 통해 상기 제2폴리실리콘층, 셀렉트게이트산화막(13) 및 인터폴리산화막(11A)을 순차적으로 패터닝하여 콘트롤게이트(12)를 각각 형성한 다음 상기 실리콘기판(1)의 소오스지역에 N형의 고농도불순물이온을 주입하여 소오스영역(7A)을 각각 형성하므로써 공통의 드레인영역(8A)을 갖는 두 개의 플래쉬 이이피롬 셀의 제조가 완성된 상태의 단면도이다.
그러면 이와 같은 방법에 의해 제조된 플래쉬 이이피롬 셀의 동작을 제3A도 및 제3B도를 통해 설명하기로 한다.
제3a 및 제3b도는 본 발명에 의해 제조된 플래쉬 이이피롬 셀의 동작을 설명하기 위한 동작상태도로서, 여기서는 공통의 드레인영역을 갖는 두 개의 플래쉬 이이피롬 셀중 한쪽부분의 동작을 설명한다.
제3a도는 상기와 같이 형성된 플래쉬 이이피롬 셀의 프로그램시의 동작상태도이다.
프로그램시 실리콘기판(1) 및 드레인단자(8A)에는 접지전위를 인가하고 콘트롤게이트(12)에 약 12V 정도의 고전압을 인가하면 터널영역에서 드레인(8A)과 플로팅게이트(16A)간의 고전기장에 의한 터널링으로 플로팅게이트(16A)에 전자(electron)가 저장(Charge)된다.
제3b도는 상기와 같이 형성된 플래쉬 이이피롬 셀의 소거시의 동작상태도이다.
소거시 실리콘기판, 소오스 및 콘트롤게이트단자(1,7A 및 12)에 접지전위를 인가하고 드레인단자(8A)에 약 12V 정도의 고전압을 인가하면 터널영역에서 드레인(8A)과 프로팅게이트(16A)간의 고전기장에 의한 터널링으로 플로팅게이트(16A)에 저장되었던 전자가 방전(Discharge)된다.
상술한 바와같이 본 발명에 의하면 셀의 소거동작시 과도소거를 방지하며 터널링영역을 적층채널과 분리되도록하여 게이트산화막의 특성저하를 방지하므로써 소자의 신뢰성이 향상될 수 있는 탁월한 효과가 있다.

Claims (6)

  1. 플래쉬 이이피롬 셀의 제조방법에 있어서, 실리콘기판상에 제1산화막, 질화막 및 감광막을 순차적으로 형성한 후 소정의 마스크를 이용하여 상기 감광막을 패터닝하고, 패터닝된 상기 감광막을 마스크로 이용하여 노출된 부분의 질화막 및 제1산화막을 순차적으로 식각하는 단계와,상기 단계로부터 상기 패터닝된 감광막을 제거하고 산화공정을 실시하여 노출된 실리콘기판에 제2산화막을 성장시키는 단계와,상기 단계로부터 상기 질화막 하부의 제2산화막은 잔류되도록 건식식각방법을 이용하여 노출된 부분의 제2산화막을 제거하는 단계와,상기 단계로부터 소정의 마스크를 이용한 이온주입공정으로 공도불순물이온을 주입하여 노출된 실리콘기판에 드레인영역을 형성하는 단계와,상기 단계로부터 노출된 실리콘기판상에 터널산화막을 형성한 후 전체상부면에 제1폴리실리콘을 형성하는 단계와,상기 단계로부터 플로팅게이트전극용 마스크를 이용한 사진 및 식각공정을 통해 상기 제1폴리실리콘층, 질화막, 터널산화막 및 제1산화막을 순차적으로 패터닝하여 두 개의 프로팅게이트를 각각 형성시키는 단계와,상기 단계로부터 셀렉트게이트 채널지역의 노출된 실리콘기판에 문턱전압조절용 불순물이온을 주입하여 셀렉트게이트 채널영역을 각각 형성시키는 단계와,상기 단계로부터 전체상부면에 셀렉트게이트산화막 및 인터폴리산화막을 동시에 성장시키고 제2폴리실리콘층을 형성한 후 콘트롤게이트전극용 마스크를 이용한 사진 및 식각공정을 통해 상기 제2폴리실리콘층, 셀렉트게이트산화막 및 인터폴리산화막을 순차적으로 패터닝하여 콘트롤게이트를 각각 형성하는 단계와,상기 단계로부터 상기 실리콘기판의 소오스지역에 고농도불순물이온을 주입하여 소오스영역을 각각 형성하는 단계로 이루어지는 것을 특징으로 하는 플래쉬 이이피롬 셀의 제조방법.
  2. 제1항에 있어서,상기 제1산화막은 150 내지 250Å, 상기 제2산화막은 1500 내지 2500Å, 상기 질화막은 400 내지 600Å, 그리고 상기 터널산화막은 80 내지 120Å의 두께로 형성되는 것을 특징으로 하는 플래쉬 이이피롬 셀의 제조방법.
  3. 제1항에 있어서,상기 드레인영역은 상기 잔류된 제2산화막의 하부까지 형성되는 것을 특징으로 하는 플래쉬 이이피롬 셀의 제조방법.
  4. 제1항에 있어서,상기 두 개의 플로팅게이트는 상기 드레인영역의 중앙부를 기준으로 소정거리 이격된 양측부에 각각 형성되는 것을 특징으로 하는 플래쉬 이이피롬 셀의 제조방법.
  5. 플래쉬 이이피롬 셀에 있어서,소오스영역 및 드레인영역이 각각 형성되며, 상기 드레인영역이 리세스구조로 식각된 실리콘기판과,상기 실리콘기판 및 상기 드레인영역의 일부에 걸쳐 형성되며, 상기 실리콘기판 및 드레인영역과는 절연막에 의해 전기적으로 분리되는 플로팅게이트와,상기 플로팅게이트상에 스프리트 게이트구조로 형성되며, 상기 실리콘기판 및 상기 플로팅게이트와는 산화막에 의해 전기적으로 분리되는 콘트롤게이트로 이루어지는 것을 특징으로 하는 플래쉬 이이피롬 셀.
  6. 제5항에 있어서,상기 플로팅게이트와 상기 실리콘기판 사이에 형성된 절연막은 상기 플로팅게이트와 상기 드레인영역의 사이에 형성된 절연막의 두께보다 두껍게 형성되는 것을 특징으로 하는 플래쉬 이이피롬 셀.
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