CN101393918B - 双比特的sonos eeprom存储结构单元及其制备方法 - Google Patents

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Abstract

本发明公开了一种双比特的SONOS EEPROM存储结构单元，其包括在衬底上的栅氧化层和栅氧化层上的选择栅极，位于选择栅极两边的源区和漏区，在所述源区和漏区之间的沟道区，在源区和选择栅极之间的衬底上的存储节点和其上的控制栅极，及在漏区和选择栅极之间的衬底上对称的分布有另一个存储节点和其上的控制栅极；其中所述两个存储节点和控制栅极分别覆盖选择栅极的台阶，且所述两个存储节点和控制栅极相互分离开。本发明还公开了上述结构的制备方法。本发明的双比特的SONOS EEPROM存储结构单元，其尺寸相对于现有技术中常见的两个单比特的SONOS EEPROM存储结构单元明显缩小，更适合于提高器件的集成度，可广泛用于制备EEPROM存储器。

Description

双比特的SONOS EEPROM存储结构单元及其制备方法 
技术领域
本发明涉及一种SONOS EEPROM存储结构，特别涉及一种双比特的SONOS EEPROM存储结构单元。 
背景技术
对于缩小EEPROM存储器件来说，电荷囚禁(charge trapping)器件是个非常吸引人的结构，而且这种器件具有非常简单的制作工艺，这种器件就是通常所说的SONOS(硅-氧化物-氮化物-氧化物-硅)结构，它通过电子在沟道与氮化物存储层之间的来回隧穿来实现编程与擦除。图1为常规的EEPROM存储单元的结构示意图，一个存储单元只能存储一个比特，且上述的单比特的SONOS EEPROM结构的存储单元的面积相对来说比较大，难以进一步缩小尺寸。 
发明内容
本发明要解决的技术问题是提供一种双比特的SONOS EEPROM存储结构单元，其能有效缩小的EEPROM存储器的面积。 
为解决上述技术问题，本发明的双比特的SONOS EEPROM存储结构单元，包括在衬底上的栅氧化层和栅氧化层上的选择栅极，位于选择栅极两边的源区和漏区，在所述源区和漏区之间的沟道区，在源区和选择栅极之间的衬底上的存储节点和其上的控制栅极，及在漏区和选择栅极之间的衬底上对称的分布有另一个存储节点和其上的控制栅极；其中所述两个存储 节点和控制栅极分别覆盖选择栅极的台阶，且所述两个存储节点和控制栅极相互分离开。 
本发明的双比特的SONOS结构的制备方法包括以下步骤： 
(1)在衬底上定义有源区，并作沟道注入； 
(2)在沟道上方淀积栅氧化层，而后在所述栅氧化层上淀积第一层多晶硅，刻蚀所述第一层多晶硅和所述栅氧化层在预定位置处形成选择栅极； 
(3)接着在衬底和选择栅极上依次淀积隧道氧化物层、俘获层、阻挡氧化物层和第二层多晶硅。 
(4)刻蚀步骤(3)中淀积的四个膜层，在沟道区上相应位置和选择栅极上方一侧形成一存储节点和控制栅极，另一侧形成另一存储节点和控制栅极； 
(5)进行存储节点两侧的源区和漏区的掺杂注入。 
本发明的双比特的SONOS EEPROM存储结构单元，利用增加一层多晶硅门(poly gate)来实现双比特的SONOS单元，另外两个存储节点在选择管(select gate)的上方物理地分开。且本发明的双比特的SONOS结构的尺寸相对于现有技术中常见的两个单比特的SONOS EEPROM存储结构单元明显缩小，更适合于提高器件的集成度。 
附图说明
下面结合附图与具体实施方式对本发明作进一步详细的说明： 
图1是现有常见的双比特的SONOS结构示意图； 
图2是本发明SONOS结构制备流程图； 
图3至图5是本发明的SONOS结构制备结构示意图； 
图6为本发明的SONOS结构示意图。 
具体实施方式
本发明的双比特的SONOS结构，包括在衬底上的栅氧化层和栅氧化层上的选择栅极，位于选择栅极两边的源区和漏区，在源区和漏区之间的沟道区，在源区和选择栅极之间的衬底上的存储节点1和其上的控制栅极1，及在漏区和选择栅极之间的衬底上对称的分布有存储节点2和其上的控制栅极2；其中所述两个存储节点和控制栅极分别覆盖选择栅极的台阶，且所述两个存储节点和控制栅极相互分离开。其中存储节点1和存储节点2的结构为ONO介质层，其为在沟道区上方依次层叠隧道氧化物层、俘获层和阻挡氧化物层，其中俘获层通常为氮化物层。上述俘获层即为此类存储器件中存储电荷的位置。 
本发明的双比特的SONOS结构中，将用来作为存储电荷的存储节点在选择栅两侧分开放置，再通过调整加电压方式，实现两位(即两比特)的编程和擦除。 
图2为本发明结构的制备流程，下面结合图3至图5所示的本发明制备过程中的结构示意图详细解释本发明结构的制备过程： 
(1)首先，在衬底上定义有源区，并作沟道注入。 
(2)制备出SONOS EEPROM存储结构单元中选择栅极。这一步和常规的CMOS制作过程一样，先是在衬底上淀积栅氧化层，后淀积第一层多晶硅，最后进行第一层多晶硅和栅氧化层的刻蚀，在预定位置处形成选择栅极(见图3)。 
(3)在步骤(2)的基础上依次层叠淀积ONO介质层(即依次层叠淀 积隧道氧化物层、俘获层和阻挡氧化物层)和第二层多晶硅(见图4)，ONO(氧化硅-氮化硅-氧化硅)介质层的淀积工艺和常规SONOS结构中的工艺一样，其中隧道氧化物层的厚度约为 之间，优选为20A；俘获层的厚度约为 
Figure G200710094088820071203D000042
之间，优选为 
Figure G200710094088820071203D000043
阻挡氧化物层厚度约为 
Figure G200710094088820071203D000044
优选为 
Figure G200710094088820071203D000045
(4)刻蚀步骤(3)中所述的第二层多晶硅和ONO介质层，在沟道区上相应位置和选择栅极上方两侧分别形成控制栅极1和其下存储节点1，及控制栅极2和其下的存储节点2。 
(5)进行之后是存储节点两侧的源区和漏区的掺杂注入，接下来的后续接触孔和金属连线工艺与CMOS器件制备过程相同。 
本发明的双比特SONOS EEPROM存储结构单元，以最常用的选择栅极的阈值电压为0.6～0.7V的为例，根据各电极上电压的不同，有以下几种工作情况： 
(1)当源极和选择栅极上加约1.8V电压，而控制栅极1和控制栅极2上加约5V的电压，漏极上加0V电压时，往存储节点1内写数据，即在沟道内产生的电荷通过隧穿到存储节点1的ONO介质层的氮化层中； 
(2)当漏极和选择栅极上加约1.8V电压，而控制栅极1和控制栅极2上加约5V的电压，源极上加0V电压时，往存储节点2内写数据，即在沟道内产生的电荷通过隧穿到ONO存储节点2的介质层的氮化层中； 
(3)当源极和漏极上各加约4V的电压，而控制栅极1和控制栅极2上各加约-5V的电压时，同时擦除两个存储节点内的数据； 
(4)当源级上加约1.8V电压，而选择栅极和控制栅极2上各加约 5V的电压，同时浮置控制栅极1，漏极上加0V电压时，读取存储节点1内的数据； 
(5)当漏级上加约1.8V电压，而选择栅极和控制栅极1上各加约5V的电压，同时浮置控制栅极2，源级上加0V电压时，读取存储节点2内的数据。 
本发明的双比特的SONOS EEPROM存储结构单元，以采用0.18um的工艺技术为例，制备出的选择栅极的宽度约为0.38um，而控制栅极的尺寸中，与选择栅极处于同一水平节点部分的控制栅极部分的宽度约为(见图6)0.13um，位于选择栅极正上方的控制栅极部分的宽度约为0.05um，故整个双比特SONOS结构的存储单元，每个比特的面积为：0.4um2，这个尺寸在目前的SONOS市场还是具有一定的竞争力，因0.13um的常规的SONOS EEPROM存储结构单元，每比特的面积约为：0.69um2。 

Claims (5)

1.一种双比特的SONOS EEPROM存储结构单元，其特征在于：包括在衬底上的栅氧化层和栅氧化层上的选择栅极，位于选择栅极两边的源区和漏区，在所述源区和漏区之间的沟道区，在源区和选择栅极之间的衬底上的存储节点和其上的控制栅极，及在漏区和选择栅极之间的衬底上对称的分布有另一个存储节点和其上的控制栅极；其中所述两个存储节点和控制栅极分别覆盖选择栅极的台阶，且所述两个存储节点和控制栅极相互分离开。
2.按照权利要求1所述的SONOS EEPROM存储结构单元，其特征在于：所述的两个存储节点的结构为淀积在沟道区上方依次层叠隧道氧化物层、俘获层和阻挡氧化物层。
3.按照权利要求2所述的SONOS EEPROM存储结构单元，其特征在于：所述的俘获层为氮化物层。
4.一种制备权利要求1所述的双比特SONOS EEPROM存储结构单元的方法，其特征在于，其包括如下步骤：
(1)在衬底上定义有源区，并作沟道注入；
(2)在沟道上方淀积栅氧化层，而后在所述栅氧化层上淀积第一层多晶硅，刻蚀所述第一层多晶硅和所述栅氧化层在预定位置处形成选择栅极；
(3)接着在衬底和选择栅极上依次淀积隧道氧化物层、俘获层、阻挡氧化物层和第二层多晶硅；
(4)刻蚀步骤(3)中淀积的四个膜层，在沟道区上相应位置和选择栅极上方一侧形成一存储节点和控制栅极，另一侧形成另一存储节点和控制栅极； 
(5)进行存储节点两侧的源区和漏区的掺杂注入。 
5.按照权利要求4所述的方法，其特征在于：所述的隧道氧化物层的厚度为15～25
Figure 2007100940888_0
，俘获层的厚度为70～150
Figure 2007100940888_1
，阻挡氧化物层的厚度为40～100 
Figure 2007100940888_2
。 
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