CN102569385B - 具有屏蔽栅的vdmos结构及其制备方法 - Google Patents

Abstract

本发明公开了一种具有屏蔽栅的VDMOS结构，为在VDMOS器件的漂移区上设置有屏蔽栅，所述VDMOS器件的控制栅位于所述屏蔽栅的两边，且所述控制栅有部分叠加在所述屏蔽栅两边之上，该屏蔽栅与所述控制栅和所述漂移区之间均通过绝缘层隔离。采用本发明的结构，能有效降低器件的米勒电容，降低开关功耗并提高开关的速度。本发明还公开一种具有屏蔽栅的VDMOS结构的制备方法。

Description

具有屏蔽栅的VDMOS结构及其制备方法

技术领域

本发明涉及一种VDMOS结构。本发明还涉及一种VDMOS结构的制备方法。

背景技术

随着半导体制造工艺的不断发展，对电源管理系统的转换效率和尺寸要求日益提高。集成电路尺寸的缩小使得芯片操作电压降低，因此系统的转换效率和尺寸尤其重要。开关电源中开关的寄生电容是阻碍电源系统效率提高和尺寸减小的关键因素之一。

VDMOS(纵向双扩散金属氧化物半导体场效应晶体管)结构为电源管理系统的常用开关器件。传统VDMOS只有一层栅(见图1)，起控制开关导通和关断的作用，其栅漏间的电容因米勒效应成为此器件最关键寄生电容，此电容的减小对开关功耗的减少和速度的提高起到举足轻重的作用。功耗的减少使得效率提高，而速度的提高使得系统中的电感和电容尺寸减小。

因此，一个具有低寄生电容的VDMOS器件结构是需要的。

发明内容

本发明要解决的技术问题是提供一种具有屏蔽栅的VDMOS结构，其能降低器件的寄生电容。

为解决上述技术问题，本发明的具有屏蔽栅的VDMOS结构，为在VDMOS器件的漂移区上设置有屏蔽栅，所述VDMOS器件的控制栅位于所述屏蔽栅的两边，且所述控制栅各有一边叠加在所述屏蔽栅两边之上，该屏蔽栅与所述控制栅和所述漂移区之间均通过绝缘层隔离。

本发明还提供了一种具有屏蔽栅的VDMOS结构的制备方法，为在VDMOS器件的栅氧形成之后，包括如下步骤：

1)淀积第一层多晶硅，光刻刻蚀形成屏蔽栅，所述屏蔽栅位于漂移区之上；

2)在整个硅片表面氧化硅层，所述氧化硅层覆盖所述屏蔽栅；

3)接着淀积第二层多晶硅，对所述第二层多晶硅进行光刻刻蚀，形成控制栅，所述控制栅位于所述屏蔽栅的两边，且所述控制栅各有一边叠加在所述屏蔽栅之上。

本发明的具有屏蔽栅的VDMOS结构，由于屏蔽栅的屏蔽作用，尤其是当屏蔽栅跟源有电连接时，使得控制栅与源极之间的电容跟传统的VDMOS结构中的相比，大大减小了。因此米勒电容大大减少，开关功耗得以减少且开关速度得到大大提高。

附图说明

下面结合附图与具体实施方式对本发明作进一步详细的说明：

图1为现有的VDMOS结构的示意图；

图2为本发明的VDMOS结构的示意图；

图3为本发明的VDMOS结构的制备流程框图；

图4为本发明的制备方法中形成屏蔽栅后的结构示意图；

图5为本发明的制备方法中淀积第二层多晶硅后的结构示意图；

图6为本发明的制备方法中形成控制栅后的结构示意图；

图7为本发明的制备方法中形成体区的结构示意图；

图8为本发明的制备方法中形成源区后的结构示意图。

具体实施方式

本发明的VDMOS结构(见图2)，为在VDMOS器件的漂移区上设置有屏蔽栅，所述VDMOS器件的控制栅位于所述屏蔽栅的两边，且所述控制栅各有一边叠加在所述屏蔽栅之上，该屏蔽栅与所述控制栅和所述漂移区之间均通过绝缘层隔离。其中屏蔽栅中与控制栅重叠的部分大概可占总屏蔽栅长度的1/10-9/10。在一具体实施中，屏蔽栅长度为0.1-100微米，屏蔽栅的厚度为0.01-5微米。绝缘层最常用的可为氧化硅层。

屏蔽栅可设置为悬浮，也可通过互连金属将其与VDMOS器件的源极进行电连接，其中图2表示了悬浮屏蔽栅的结构。在将屏蔽栅和源极电连接时，栅源之间的电容降低得更小。

本发明的具有屏蔽栅的VDMOS结构的制备，其工艺实施步骤介绍如下(见图3)：

1)在硅衬底上进行热氧化生成二氧化硅，该层二氧化硅为器件的栅氧层。之后在二氧化硅上淀积多晶硅1(第一层多晶硅)，对多晶硅1进行光刻和刻蚀形成屏蔽栅(见图4)。多晶硅的淀积通常可采用化学气相淀积法，而多晶硅的刻蚀通常采用干法刻蚀工艺。栅氧层可同时进行刻蚀，也可在该步骤中予以保留。屏蔽栅的厚度为0.01-5微米。

2)接着在整个硅衬底上淀积氧化硅，氧化硅层覆盖屏蔽栅。

3)紧接着淀积多晶硅2(为第二层多晶硅)。这样两层多晶硅之间被二氧化硅隔开，多晶硅2与衬底之间也被二氧化硅隔开(见图5)。氧化硅的淀积可采用热氧生长法来制备。多晶硅2的淀积同样可采用化学气相淀积法。(多晶硅2的厚度可为0.01-5微米。)对多晶硅2进行光刻定义出控制栅的位置，而后刻蚀所述多晶硅2形成控制栅(见图6)。控制栅位于屏蔽栅的两边，且各有一边叠加在屏蔽栅之上，屏蔽栅与所述控制栅重叠的部分为总屏蔽栅长度的1/10-9/10。在一具体实例中，屏蔽栅长度为0.1-100微米之间，屏蔽栅的厚度为0.01-5微米。多晶硅的刻蚀同样可采用干法刻蚀工艺。

4)涂光刻胶，光刻去除控制栅未跟屏蔽栅重叠的一侧上方的光刻胶而其它区域被光刻胶覆盖，进行离子束注入、去除光刻胶后进行热扩散形成体区(见图7)；然后利用控制栅和屏蔽栅作阻挡层，进行源区离子注入，注入后进行热退火激活所注入的离子，形成源区(见图8)。体区的掺杂类型与漂移区(即为衬底的外延层)相同。源漏掺杂类型与漂移区相同，但浓度远高于漂移区。体区、源漏区的要求均于原VDMOS器件相同。

其余步骤跟传统工艺相同：淀积层膜；通过光刻、干刻形成接触孔，用金属填孔、用干刻或化学机械研磨去除多余的金属；淀积金属膜，对金属膜进行光刻、干刻形成最终图形；对晶圆背面减薄，在背面形成金属膜(见图2)。

Claims (10)

1.一种具有屏蔽栅的VDMOS结构，其特征在于：在VDMOS器件的漂移区上设置有屏蔽栅，所述VDMOS器件的控制栅位于所述屏蔽栅的两边，且所述控制栅各有一边叠加在所述屏蔽栅之上，该屏蔽栅与所述控制栅和所述漂移区之间均通过绝缘层隔离；

所述屏蔽栅由第一层多晶硅光刻刻蚀后形成；所述控制栅形成在体区上方并会部分延伸到所述漂移区上方，所述控制栅由第二层多晶硅光刻刻蚀后形成；

所述控制栅和所述体区的硅之间隔离有栅极氧化层，被所述控制栅所覆盖的所述体区表面用于形成沟道；

位于所述屏蔽栅和所述漂移区之间的所述绝缘层的厚度大于所述栅极氧化层的厚度。

2.如权利要求1所述的VDMOS结构，其特征在于：所述屏蔽栅设置为悬浮。

3.如权利要求1所述的VDMOS结构，其特征在于：所述屏蔽栅与所述VDMOS器件的源极电连接。

4.如权利要求1至3中任一项所述的VDMOS结构，其特征在于：所述控制栅对称地叠加在所述屏蔽栅两边之上，所述屏蔽栅与所述控制栅重叠的部分占总屏蔽栅长度的1/10至9/10之间。

5.如权利要求1至3中任一项权利要求所述的VDMOS结构，其特征在于：所述屏蔽栅长度为0.1-100微米之间，所述屏蔽栅的厚度为0.01-5微米。

6.如权利要求1至3中任一项所述的VDMOS结构，其特征在于：所述绝缘层为氧化硅层。

7.一种制备如权利要求1所述的具有屏蔽栅的VDMOS结构的方法，其特征在于，在VDMOS器件的栅极氧化层形成之后，包括如下步骤：

1）淀积第一层多晶硅，光刻刻蚀形成屏蔽栅，所述屏蔽栅位于漂移区之上；

2）在整个硅片表面淀积氧化硅层，所述氧化硅层覆盖所述屏蔽栅；

3）接着淀积第二层多晶硅，对所述第二层多晶硅进行光刻刻蚀，形成控制栅，所述控制栅位于所述屏蔽栅的两边，且所述控制栅各有一边叠加所述屏蔽栅之上。

8.如权利要求7所述的制备具有屏蔽栅的VDMOS结构的方法，其特征在于：还包括将所述VDMOS器件的源极与所述屏蔽栅形成电连接的步骤。

9.如权利要求7或8所述的制备具有屏蔽栅的VDMOS结构的方法，其特征在于：所述屏蔽栅与所述控制栅重叠的部分为总屏蔽栅长度的1/10-9/10。

10.如权利要求7或8所述的制备具有屏蔽栅的VDMOS结构的方法，其特征在于：所述屏蔽栅的厚度为0.01-5微米。