CN102867750A - Mosfet及其制造方法 - Google Patents
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Abstract
本申请提供了一种MOSFET及其制造方法，该MOSFET包括：半导体衬底；半导体衬底上的第一绝缘埋层；在第一绝缘埋层上的第一半导体层中形成的背栅；第一半导体层上的第二绝缘埋层；在第二绝缘埋层上的第二半导体层中形成的源/漏区；第二半导体层上的栅极；以及源/漏区、栅极和背栅的电连接，其中，背栅包括位于源/漏区下方的第一导电类型的第一背栅区和位于沟道区下方的第二导电类型的第二背栅区，第一背栅区与第二背栅区彼此邻接，第一导电类型与第二导电类型相反，背栅的电连接包括与第一背栅区之一接触的导电通道。该MOSFET利用PNP结或NPN结形式的背栅灵活地调节任意导电类型的MOSFET的阈值电压，并且减小了源/漏区之间经由背栅的漏电流。
Description
技术领域
本发明涉及一种MOSFET及其制造方法，更具体地，涉及一种具有背栅的MOSFET及其制造方法。
背景技术
集成电路技术的一个重要发展方向是金属氧化物半导体场效应晶体管(MOSFET)的尺寸按比例缩小，以提高集成度和降低制造成本。然而，众所周知的是随着MOSFET的尺寸减小会产生短沟道效应。随着MOSFET的尺寸按比例缩小，栅极的有效长度减小，使得实际上由栅极电压控制的耗尽层电荷的比例减少，从而阈值电压随沟道长度减小而下降。
Yan等人在″Scaling the Si MOSFET：From bulk to SOI to bulk″(IEEETrans.Elect.Dev.，Vol.39，p.1704，1992年7月)中提出，在SOI MOSFET中，通过在氧化物埋层的下方设置接地面(即接地的背栅)抑制短沟道效应。
然而，在上述常规的SOI MOSFET中，主要利用背栅提高器件的阈值电压，而不能利用背栅灵活地调节阈值电压。然而，在MOSFET中，一方面希望提高器件的阈值电压以抑制短沟道效应，另一方面也可能希望减小器件的阈值电压以降低功耗，例如在低电压供电应用、或同时使用P型和N型MOSFET的应用中。
而且，源/漏区之间还可能经由背栅短路而造成MOSFET的损坏。
在器件工作时，必须将背栅接地或偏置于预定的电位，从而需要额外的芯片面积用于提供背栅的电接触，例如用于形成额外的通道和布线。
发明内容
本发明的目的是提供一种利用背栅灵活地调节器件的阈值电压并减小源/漏区之间的漏电流的MOSFET。
根据本发明的一方面，提供了一种MOSFET的制造方法，包括：提供SOI晶片，从下至上依次包括半导体衬底、第一绝缘埋层、第一半导体层、第二绝缘埋层和第二半导体层；在第一半导体层中形成背栅；在第二半导体层中形成源/漏区；在第二半导体层上形成栅极；以及提供源/漏区、栅极和背栅的电连接，其中，背栅包括位于源/漏区下方的第一导电类型的第一背栅区和位于沟道区下方的第二导电类型的第二背栅区，第一背栅区与第二背栅区彼此邻接，第一导电类型与第二导电类型相反，背栅的电连接包括与第一背栅区之一接触的导电通道。
根据本发明的另一方面，提供一种MOSFET，包括：半导体衬底；半导体衬底上的第一绝缘埋层；在第一绝缘埋层上的第一半导体层中形成的背栅；第一半导体层上的第二绝缘埋层；在第二绝缘埋层上的第二半导体层中形成的源/漏区；第二半导体层上的栅极；以及源/漏区、栅极和背栅的电连接，其中，背栅包括位于源/漏区下方的第一导电类型的第一背栅区和位于沟道区下方的第二导电类型的第二背栅区，第一背栅区与第二背栅区彼此邻接，第一导电类型与第二导电类型相反，背栅的电连接包括与第一背栅区之一接触的导电通道。
在本发明的MOSFET中，在半导体层形成PNP结或NPN结形式的背栅，而绝缘埋层作为背栅的栅介质层。
背栅位于源/漏区中的一个下方的一部分掺杂区与外部电连接。在向背栅施加控制电压时，产生的电场穿过绝缘埋层作用在沟道上，通过电容耦合调节阈值电压。由于非对称的背栅，在整个沟道上背栅施加的电场是不均匀的，从而改善了抑制短沟道效应的效果。
对于N型MOSFET，使用NPN形式的背栅可以提高器件的阈值电压，而使用PNP形式的背栅可以减小器件的阈值电压。对于P型MOSFET则相反。因此，可以利用背栅灵活地调节任意导电类型的MOSFET的阈值电压。
而且，PNP结或NPN结形式的背栅可以防止在源/漏区之间形成导电路径，从而减小了源/漏区之间经由背栅的漏电流。
在优选的实施例中，利用公共的导电通道提供背栅和源/漏区的电连接。因而，背栅没有显著增加MOSFET的芯片占用面积。
附图说明
图1至11示意性地示出了根据本发明的第一实施例制造超薄MOSFET的方法的各个阶段的截面图。
图12和13示意性地示出了根据本发明的第二实施例制造超薄MOSFET的方法的部分阶段的截面图。
图14和15示意性地示出了根据本发明的第二实施例制造超薄MOSFET的方法的部分阶段的截面图。
图16示意性地示出了根据本发明的超薄MOSFET的透视图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。
在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。除非在下文中特别指出，半导体器件中的各个部分可以由本领域的技术人员公知的材料构成。
在本申请中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括半导体衬底和在半导体衬底上已经形成的所有层或区域。
根据本发明的第一实施例，按照图1至11的顺序依次执行制造超薄MOSFET的以下步骤。
参见图1，作为初始结构的半导体衬底是常规的SOI晶片，从下至上依次包括半导体衬底11、第一绝缘埋层12、第一半导体层13、第二绝缘埋层14和第二半导体层15。第一绝缘埋层12的厚度例如约为20-100nm，第一半导体层13的厚度例如约为10-100nm，第二绝缘埋层14的厚度例如约为5-30nm，第二半导体层15的厚度例如约为5-20nm。
第一半导体层13和第二半导体层15可以由选自IV族半导体(如，硅或锗)或III族-V族化合物半导体(如，砷化镓)的半导体材料组成，例如单晶Si或SiGe。第一绝缘埋层12和第二绝缘埋层14可以由氧化物、氮化物组成，例如SiO2。
在最终的MOSFET中，第一半导体层13将用于提供MOSFET的背栅，第二半导体层15将用于提供MOSFET的源/漏区的一部分以及沟道区。第一绝缘埋层12用于将背栅与半导体衬底电隔离，第二绝缘埋层14将作为背栅介质层。
形成SOI晶片的工艺是已知的。例如，可以使用SmartCutTM(称为“智能剥离”或“智能切割”)方法，包括将分别包含通过热氧化或沉积形成的氧化物表面层的两个晶片彼此键合，其中，两个晶片之一已经进行氢注入，从而在氧化物表面层以下的一定深度的硅本体内形成氢注入区域，然后，在压力、温度升高等情况下氢注入区域转变成微空腔层，从而导致层分离，两个晶片中的另一个作为SOI晶片来使用。通过控制热氧化或沉积的工艺参数，可以改变SOI晶片的氧化物埋层的厚度。通过控制氢注入的能量，可以改变SOI晶片的顶部半导体层的厚度。
作为示例，通过执行两次上述的晶片键合、氢注入和层分离步骤，可以获得图1所示的SOI晶片。
然后，在第二半导体层15上形成光抗蚀剂层，并对光抗蚀剂层进行曝光和显影，以形成含有图案的光抗蚀剂掩模16。光抗蚀剂掩模16包括与下面将形成的源/漏区的位置大致对应的开口。利用光抗蚀剂掩模16进行第一次离子注入，使得注入的离子经由光抗蚀剂掩模16的开口，从上至下穿过第二半导体层15和第二掩埋层14，到达并分布第一半导体层13中，形成第一导电类型的第一背栅区17，如图2所示。本领域的技术人员已知通过调节离子注入的能量，可以控制注入的深度。
在第一次离子注入中采用的掺杂剂类型取决于MOSFET的类型及期望的阈值电压调节效果。如果掺杂剂类型与MOSFET的导电类型相同，就能够增大器件的阈值电压；相反，如果掺杂剂类型与MOSFET的导电类型相反，就能够减小器件的阈值电压。例如，对于N型MOSFET，为了提高阈值电压，在第一次离子注入时使用N型掺杂剂。
对于N型掺杂剂，可以使用砷(As)、磷(P)或其组合。对于P型掺杂剂，可以使用例如硼(B或BF2)、铟(In)或其组合。
然后，通过在溶剂中溶解或灰化去除光抗蚀剂掩模16，并在第二半导体层15上再次形成含有图案的光抗蚀剂掩模18。光抗蚀剂掩模18包括与下面将形成的沟道区的位置大致对应的一个开口。利用光抗蚀剂掩模18进行第一次离子注入，使得注入的离子经由光抗蚀剂掩模18的开口，从上至下穿过第二半导体层15和第二掩埋层14，到达并分布第一半导体层13中，形成第二导电类型的第二背栅区19，如图3所示。
在第二次离子注入中采用的掺杂剂量例如为1018～1021cm-3。
在第二次离子注入中采用的掺杂剂类型与第一次离子注入相反，也即，第二导电类型与第一导电类型相反。
在第一次注入中使用的光抗蚀剂掩模16和在第二次注入中使用的光抗蚀剂掩模18基本上是对准的，从而第一背栅区17和第二背栅区19彼此邻接而形成PNP结或NPN结。例如，对于N型MOSFET，为了提高阈值电压，在第二次背栅注入时使用P型掺杂剂，从而通过第一次背栅注入和第二次背栅注入形成了NPN结。
然后，通过在溶剂中溶解或灰化去除光抗蚀剂掩模18，并且进行退火以激活掺杂剂，如图4所示。
然后，通过上述常规的沉积工艺，在第二半导体层15上形成厚度约为5-10nm的垫氧化物层20，以及在垫氧化物层20上形成厚度约为50-120nm的氮化物层21。
通过图案化在第一半导体层13、第二绝缘埋层14、第二半导体层15、垫氧化物层20、氮化物层21中形成用于限定MOSFET的有源区域的浅沟槽隔离(STI)开口22，分别暴露第一背栅区17的一个侧面，如图5所示。
该图案化可以包括以下步骤：通过包含曝光和显影的光刻工艺，在氮化物层21上形成含有图案的光抗蚀剂掩模；通过干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀，或者通过其中使用蚀刻剂溶液的湿法蚀刻，从上至下依次去除氮化物层21、垫氧化物层20、第二半导体层15、第二绝缘埋层14、第一半导体层13的暴露部分，该蚀刻步骤停止在第一绝缘埋层12的顶部；通过在溶剂中溶解或灰化去除光抗蚀剂掩模。
然后，通过上述常规的沉积工艺，在整个半导体结构上形成氧化物层，该氧化物层填充了浅沟槽隔离开口22。接着，以氮化物层21作为停止层，对氧化物层进行化学机械平面化(CMP)，以形成填充氧化物23，填充氧化物23与第一背栅区17彼此邻接，如图6所示。
然后，回蚀刻填充氧化物23，接着完全蚀刻去除氮化物层21，如图6所示。然后，通过干法蚀刻或湿法蚀刻，蚀刻去除垫氧化物层20，该蚀刻步骤停止在第二半导体层15的顶部。接着，按照常规的CMOS工艺，在第二半导体层15上外延生长第三半导体层24，以形成抬高的源/漏区。在源/漏区之间第二半导体层15上形成栅叠层和围绕栅叠层的侧墙27，如图8所示。
该栅叠层包括厚度约为1-4nm的栅介质层25和厚度约为30-100nm的栅极导体26。
栅极导体26通常图案化为条状。用于形成栅叠层的沉积工艺和图案化工艺是已知的。
栅介质层25可以由氧化物、氧氮化物、高K材料或其组合组成。栅极导体26可以由金属层、掺杂多晶硅层、或包括金属层和掺杂多晶硅层的叠层组成。
在制作隔离侧墙后，在栅叠层的两侧的第二半导体层15和第三半导体层24中进行了源/漏注入而形成了源/漏区。优选地，采用自对准形成源漏区。在900-1100℃下进行尖峰退火激活源/漏区的杂质。
优选地，进一步形成源/漏扩展区(extension)、晕环区(HALO)。对于N型MOSFET进行As或P的离子掺杂，对于P型MOSFET进行B、BF2或In的离子掺杂形成源/漏延伸区(未示出)。对于N型MOSFET进行B、BF2或In的离子注入，对于P型MOSFET进行As或P的离子注入，形成源/漏晕环区(未示出)。
然后，按照常规的CMOS工艺，在整个半导体结构上依次形成厚度约为30-100nm的氮化物层28和厚度约为50-300nm氧化物层29，接着进行化学机械平面化处理，以获得平整的结构表面，如图9所示。氮化物层28和氧化物层29一起作为层间电介质。
然后，采用含有图案的光抗蚀剂掩模(未示出)，通过干法蚀刻或湿法蚀刻形成到达源区、漏区和背栅的通道孔30(参见图10)，以及采用导电材料填充通道孔30、并进行化学机械平面化以去除通道孔30外部的导电材料，从而形成导电通道31(参见图11)。所述导电材料可为但不限于：Cu、Al、W、多晶硅和其他类似的导电材料。
优选地，通过上述常规的沉积工艺，在通道孔30的内壁上还形成厚度约为1-10nm的衬里层(未示出)，所述衬里层材料可为但不限于：Ta、TaN、Ti、TiN、Ru中的一种或其组合。
如图11所示，第一背栅区17中的一个与源/漏区中的一个使用公共的导电通道31，而第一背栅区17中的另一个未设置与外部的电连接。
根据本发明的第二实施例，按照图12和13的顺序执行制造超薄MOSFET的方法中形成背栅的步骤，其中与第一实施例类似的部分采用类似的附图标记表示。
第二实施例与第一实施例的区别在于：代替图2和3所示的步骤，首先在整个第一半导体层13中注入第二导电类型的掺杂剂而形成第二导电类型的第二背栅区19，如图12所示，然后利用光抗蚀剂掩模16在第二背栅区19中注入高剂量的第一导电类型的掺杂剂而形成第一导电类型的第一背栅区17，如图13所示。光抗蚀剂掩模16包括与下面将形成的源/漏区的位置大致对应的开口。
第二实施例的其他步骤与第一实施例相同。
与第一实施例相比，第二实施例减少光抗蚀剂掩模的数量并且不需要相应的对准操作，从而简化了半导体工艺。
根据本发明的第三实施例，按照图14和15的顺序执行制造超薄MOSFET的方法中形成背栅的步骤，其中与第一实施例类似的部分采用类似的附图标记表示。
第三实施例与第一实施例的区别在于：代替图2和3所示的步骤，首先在整个第一半导体层13中注入第一导电类型的掺杂剂而形成第一导电类型的第一背栅区17，如图14所示，然后利用光抗蚀剂掩模18在第一背栅区17中注入高剂量的第一导电类型的掺杂剂而形成第二导电类型的第二背栅区19，如图15所示。光抗蚀剂掩模18包括与下面将形成的沟道区的位置大致对应的一个开口。
第三实施例的其他步骤与第一实施例相同。
与第一实施例相比，第三实施例减少光抗蚀剂掩模的数量并且不需要相应的对准操作，从而简化了半导体工艺。
图16示意性地示出了根据本发明的超薄MOSFET的透视图，其中未示出层间电介质层(即图11中所示的氮化物层28和氧化物层29)和导电通道(即图11中所示的导电通道31)。在本发明的MOSFET中，第一半导体层13形成MOSFET的背栅，第二半导体层15形成MOSFET的源/漏区的一部分以及沟道区。第一绝缘埋层12用于将背栅与半导体衬底电隔离，第二绝缘埋层14作为背栅的栅介质层。背栅包括位于源/漏区下方的第一导电类型的第一背栅区17和位于沟道区下方的第二导电类型的第二背栅区19，第一导电类型与第二导电类型相反。第一背栅区17与第二背栅区19彼此邻接。优选地，第一背栅区17中的一个和源/漏区中的一个的电连接使用公共的导电通道。
以上描述只是为了示例说明和描述本发明，而非意图穷举和限制本发明。因此，本发明不局限于所描述的实施例。对于本领域的技术人员明显可知的变型或更改，均在本发明的保护范围之内。
Claims (13)
1.一种MOSFET的制造方法，包括：
提供SOI晶片，从下至上依次包括半导体衬底、第一绝缘埋层、第一半导体层、第二绝缘埋层和第二半导体层；
在第一半导体层中形成背栅；
在第二半导体层中形成源/漏区；
在第二半导体层上形成栅极；以及
提供源/漏区、栅极和背栅的电连接，
其中，背栅包括位于源/漏区下方的第一导电类型的第一背栅区和位于沟道区下方的第二导电类型的第二背栅区，第一背栅区与第二背栅区彼此邻接，第一导电类型与第二导电类型相反，背栅的电连接包括与第一背栅区之一接触的导电通道。
2.根据权利要求1所述的方法，其中源/漏区的电连接包括与源/漏区接触的导电通道，并且与第一背栅区之一电接触的导电通道和与源/漏区之一接触的导电通道是公共的导电通道。
3.根据权利要求1所述的方法，其中所述形成背栅的步骤包括：
对第一半导体层位于源/漏区下方的部分执行离子注入以形成第一导电类型的第一背栅区；和
对第一半导体层位于沟道区下方的部分执行离子注入以形成第二导电类型的第二背栅区。
4.根据权利要求1所述的方法，其中所述形成背栅的步骤包括：
对整个第一半导体层执行离子注入以形成第二导电类型的第二背栅区；和
对第一半导体层位于沟道区下方的部分执行离子注入以形成第一导电类型的第一背栅区。
5.根据权利要求1所述的方法，其中所述形成背栅的步骤包括：
对整个第一半导体层执行离子注入以形成第一导电类型的第一背栅区；和
对第一半导体层位于源/漏区下方的部分执行离子注入以形成第二导电类型的第二背栅区。
6.根据权利要求1所述的方法，其中第一背栅区和第二背栅区形成PNP结。
7.根据权利要求1所述的方法，其中第一背栅区和第二背栅区形成NPN结。
8.根据权利要求1的方法，其中所述形成源/漏区的步骤包括：
在第二半导体层上形成外延生长第三半导体层；以及
对第二半导体层和第三半导体层执行源/漏注入，以形成抬高的源/漏区。
9.一种MOSFET，包括：
半导体衬底；
半导体衬底上的第一绝缘埋层；
在第一绝缘埋层上的第一半导体层中形成的背栅；
第一半导体层上的第二绝缘埋层；
在第二绝缘埋层上的第二半导体层中形成的源/漏区；
第二半导体层上的栅极；以及
源/漏区、栅极和背栅的电连接，
其中，背栅包括位于源/漏区下方的第一导电类型的第一背栅区和位于沟道区下方的第二导电类型的第二背栅区，第一背栅区与第二背栅区彼此邻接，第一导电类型与第二导电类型相反，背栅的电连接包括与第一背栅区之一接触的导电通道。
10.根据权利要求9所述的MOSFET，其中源/漏区的电连接包括与源/漏区接触的导电通道，并且与第一背栅区之一电接触的导电通道和与源/漏区之一接触的导电通道是公共的导电通道。
11.根据权利要求9所述的MOSFET，其中第一背栅区和第二背栅区形成PNP结。
12.根据权利要求9所述的MOSFET，其中第一背栅区和第二背栅区形成NPN结。
13.根据权利要求9所述的MOSFET，还包括在第二半导体层上外延生长的第三半导体层，所述源/漏区是在第二半导体层和第三半导体层中形成的抬高的源/漏区。
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