CN101958324B - Sonos快闪存储器单元及其形成方法 - Google Patents
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Abstract
本发明提供了一种SONOS快闪存储器单元及其形成方法，其中SONOS快闪存储器单元包括：半导体衬底；在所述半导体衬底上形成的场效应晶体管；场效应晶体管的沟道连接源区和漏区，包括靠近漏区的第一沟道区以及靠近源区的第二沟道区；选择栅，形成于所述第一沟道区的表面，依次包括栅介质层、栅电极以及栅电极上的硅化物薄膜层；氧化硅-氮化硅-氧化硅层，至少形成于第二沟道区表面；控制栅，形成于所述氧化硅-氮化硅-氧化硅层表面。本发明所形成的SONOS快闪存储器单元满足了嵌入式系统的存储器阵列对读写性能以及响应速率的需求，且与现有CMOS工艺相兼容，结构简单，易于引出源区、漏区的互连线，便于布线集成形成存储器阵列。
Description
技术领域
本发明涉及一种快闪存储器，尤其涉及一种电荷陷阱单元(SONOS)快闪存储器及其形成方法。
背景技术
通常，用于存储数据的半导体存储器分为易失性存储器和非易失性存储器，易失性存储器易于在电源中断时丢失其数据，而非易失性存储器即使在供电电源关闭后仍能保持片内信息。与其它的非易失性存储技术(例如，磁盘驱动器)相比，非易失性半导体存储器具有成本低、密度大的特点。因此，非易失性存储器已广泛地应用于各个领域，包括嵌入式系统，如PC及外设、电信交换机、蜂窝电话、网络互联设备、仪器仪表和汽车器件，同时还包括新兴的语音、图像、数据存储类产品，如数字相机、数字录音机和个人数字助理。近来，已经提出了具有硅-氧化物-氮化物-氧化物-硅(SONOS)结构的非易失性存储器，包括SONOS快闪存储器。SONOS结构的非易失性存储器具有很薄的单元，其便于制造且容易结合至例如集成电路的外围区域和/或逻辑区域中。
专利号为US6797565的美国专利提供了一种SONOS快闪存储器的制作方法，包括如下步骤，如图1A所示，首先，在硅衬底100上形成氧化硅-氮化硅-氧化硅层(ONO)102；然后在氧化硅-氮化硅-氧化硅层102上沉积第一多晶硅层104；在第一多晶硅层104上形成第一硬掩膜层106；在第一硬掩膜层106上旋涂第一光阻层107，经过曝光、显影工艺，在第一光阻层107上沿位线方向形成第一开口图形108，所述第一光阻层107上第一开口图形108的位置与硅衬底100内需要形成源极和漏极的位置相对应。
如图1B所示，以第一光阻层107为掩膜，蚀刻第一硬掩膜层106、第一多晶硅层104和氧化硅-氮化硅-氧化硅层102至露出硅衬底100，蚀刻后的第一多晶硅层104和氧化硅-氮化硅-氧化硅层102作为栅极结构；去除第一光阻层107；以栅极结构为掩膜，在硅衬底100中进行离子注入，形成源极/漏极101。
如图1C所示，在硅衬底100和第一硬掩膜层106上沉积介电层110，介电层110的材料为低温氧化硅；对介电层110进行平坦化处理，直至露出第一硬掩膜层106；接着，去除第一硬掩膜层106，露出第一多晶硅层104。
如图1D所示，在第一多晶硅层104上沉积第二多晶硅层112；在第二多晶硅层112上沉积第二硬掩膜层114；在第二硬掩膜层114上旋涂第二光阻层115，经过曝光、显影工艺，在第二光阻层115上沿字线方向形成第二开口图形116。
如图1E所示，以第二光阻层115为掩膜，蚀刻第二硬掩膜层114、第二多晶硅层112和第一多晶硅层104至露出氧化硅-氮化硅-氧化硅层102；去除第二光阻层115和第二硬掩膜层114至露出第二多晶硅层112，第一多晶硅层104作为存储单元的栅电极，第二多晶硅层112将SONOS快闪存储器的各个栅电极连接起来，形成字线。
图2为现有技术制作的SONOS快闪存储器俯视图，其中110是介电层，112是第二多晶硅层，A-A为存储器的字线方向。将各存储单元的源极/漏极101(在介电层110的底部，图中未示出)连接起来形成位线，B-B为存储器的位线方向。
图2A为上述SONOS快闪存储器的存储单元结构示意图，包括作为栅电极的第一多晶硅层104，底部的氧化硅-氮化硅-氧化硅层102以及两侧的源极/漏极101，构成MOS结构。在所述栅电极上施加电压，源漏极之间形成导电沟道，源漏极之间的电压差使得沟道内产生电流，所述电子在移动过程中又受到栅电极与衬底之间的电压差影响，将会跃迁至氧化硅-氮化硅-氧化硅层102中进行存储，或者从氧化硅-氮化硅-氧化硅层102跃迁回沟道，完成存储单元的读写过程。
在现有的SONOS快闪存储器中，存储单元的栅电极同时起到开启MOS管形成导电沟道，以及控制氧化硅-氮化硅-氧化硅层102存储电子的作用，，在，存储单元的读写性能、响应速率已经逐渐不能满足高度集成的存储器阵列尤其是嵌入式系统的存储器阵列需要，另一方面，连接源极或者漏极的位线，需要从存储单元的底部引出互连线，在器件尺寸微缩后，布线上存在困难。因此进入90nm工艺，需要一种新型的SONOS快闪存储器结构以兼容适应日益微缩的工艺制程。
发明内容
本发明解决的问题是提供一种新型的SONOS快闪存储单元及其形成方法，以满足嵌入式系统的存储器阵列对读写性能、响应速率的需求，并且与小尺寸CMOS工艺相兼容。
本发明提供了一种SONOS快闪存储器单元，包括：
半导体衬底；
在所述半导体衬底上形成的场效应晶体管；
场效应晶体管的沟道连接源区和漏区，包括：靠近漏区的第一沟道区以及靠近源区的第二沟道区；选择栅，形成于所述第一沟道区的表面，依次包括栅介质层、栅电极以及栅电极上的硅化物薄膜层，所述选择栅的顶部还形成有自对准侧壁；氧化硅-氮化硅-氧化硅层，至少形成于第二沟道区表面；控制栅，形成于所述氧化硅-氮化硅-氧化硅层表面。
作为可选方案，所述硅化物薄膜层表面还形成有栅保护层，材料为氧化硅或氮化硅；所述控制栅材料为多晶硅；所述选择栅以及控制栅的外侧还形成有隔离侧壁。
本发明还提供了一种SONOS快闪存储器单元的形成方法，包括：
提供半导体衬底；
在半导体衬底上形成第一栅极，所述第一栅极自衬底表面起依次包括栅介质层、栅电极以及硅化物薄膜层；所述第一栅极的顶部还形成有掩膜层以及掩膜层两侧的自对准侧壁；
在第一栅极的两侧衬底上形成源区，所述源区与第一栅极之间留有空隙；
至少在衬底上所述空隙的表面形成氧化硅-氮化硅-氧化硅层；
在所述氧化硅-氮化硅-氧化硅层表面形成控制栅，所述控制栅顶部与自对准侧壁平齐；
去除第一栅极顶部的掩膜层，并以自对准侧壁为掩膜刻蚀第一栅极形成选择栅；
在所述选择栅之间的衬底上形成漏区。
其中，形成第一栅极的的具体步骤包括：
在半导体衬底上依次形成栅介质层、栅电极、硅化物薄膜层以及掩膜层；
刻蚀部分掩膜层，并在掩膜层的两侧形成自对准侧壁；
以掩膜层以及自对准侧壁为掩膜，依次刻蚀硅化物薄膜层、栅电极以及栅介质层形成第一栅极。
所述形成源区的具体步骤包括：
在第一栅极的两侧形成侧壁；
在第一栅极两侧衬底上形成源区；
去除所述侧壁。
作为优选方案，所述形成侧壁之前，先在第一栅极以及衬底表面形成保护层；所述侧壁材料氮化硅或氧化硅，所述保护层材料为氮化硅、氧化硅或其组合；并采用选择性湿法刻蚀分步去除侧壁以及保护层。
所述刻蚀第一栅极形成选择栅，具体步骤包括：
去除第一栅极顶部的掩膜层后，在控制栅表面形成保护膜；
以自对准侧壁为掩膜，刻蚀第一栅极，直至露出衬底；
所述自对准侧壁底部保留的第一栅极部分作为选择栅。
上述SONOS快闪存储器单元的形成方法，还包括：进行后端硅化工艺，形成隔离侧壁并进行退火稳固，制作接触孔并引出互连线。
与现有的相比，本发明所形成的SONOS快闪存储器单元选择栅控制存储器单元的选通，控制栅控制存储器单元的存储读写，且选择栅中形成有硅化物薄膜层进一步提高了选通速度，满足了嵌入式系统的存储器阵列对读写性能以及响应速率的需求；另一方面与现有CMOS工艺相兼容，结构简单，易于引出源区、漏区的互连线，便于布线集成形成存储器阵列。
附图说明
通过附图中所示的本发明的优选实施例的更具体说明，本发明的上述及其他目的、特征和优势将更加清晰。附图中与现有技术相同的部件使用了相同的附图标记。附图并未按比例绘制，重点在于示出本发明的主旨。在附图中为清楚起见，放大了层和区域的尺寸。
图1A至图1E是现有技术形成SONOS快闪存储器工艺流程不同步骤的截面结构示意图；
图2是现有技术形成的SONOS快闪存储器俯视图；
图2A为图2所示SONOS快闪存储器在B-B方向的截面结构示意图；
图3为本发明所述的SONOS快闪存储器单元形成方法步骤流程图；
图4A至图4O为本发明所述SONOS快闪存储器制造工艺的剖面示意图；
图5为本发明所述SONOS快闪存储器单元所构成的存储器阵列示意图；
图6A至图6B为本发明所述SONOS快闪存储器单元的擦写机制示意图。
具体实施方式
本发明所提出的一种SONOS快闪存储器单元的形成方法，具体的步骤流程图如图3所示：
S1、提供半导体衬底，在半导体衬底上依次形成栅介质层、栅电极、硅化物薄膜层以及掩膜层；并刻蚀部分掩膜层，然后在掩膜层两侧形成自对准侧壁；以掩膜层以及自对准侧壁为掩膜，依次刻蚀所述依次刻蚀硅化物薄膜层、栅电极以及栅介质层形成第一栅极。
其中硅化物薄膜层表面还形成有栅保护层用以保护硅化物薄膜层不受后续工艺破坏。在现代存储器工艺中，硅化物薄膜层可以减小栅极的接触电阻，以满足高速存储器的读写响应需求。
所述自对准侧壁形成于掩膜层的两侧，位于第一栅极的顶部，将在后续步骤中决定选择栅的宽度。
S2、在第一栅极两侧的衬底上离子掺杂形成源区，所述源区与第一栅极之间留有空隙。
形成源区的具体方式为：
先在第一栅极以及衬底的表面形成保护层，在第一栅极的两侧形成具有一定厚度的侧壁。
然后使用掩膜在第一栅极的两侧衬底上进行等离子注入，掺杂形成源区。侧壁作为阻挡层，保护侧壁下方的衬底不被离子掺杂，从而使得所形成源区与第一栅极之间留有空隙。
去除所述侧壁，然后再去除所述保护层。其中侧壁可以为氮化硅或氧化硅，保护层可以为氮化硅、氧化硅或其组合，以便于使用选择性的湿法刻蚀分步骤去除，而避免损伤第一栅极或者衬底部分。
S3、至少在所述空隙的表面形成氧化硅-氮化硅-氧化硅层；
作为可选方案，在上述S2步骤所得半导体结构基础上(即第一栅极以及两侧衬底表面)，依次沉积氧化硅底层、氮化硅层以及氧化硅顶层，而形成氧化硅-氮化硅-氧化硅层(以下简称ONO层)结构，所述ONO层可在存储器单元中作为电荷陷阱以存储电荷，而具体的电荷陷阱区为ONO层在S2步骤中所述源区和第一栅极之间空隙的表面部分。
S4、在所述氧化硅-氮化硅-氧化硅层表面形成控制栅；
所述控制栅材料可以为多晶硅，由于S3中形成的ONO层不仅仅局限于空隙表面，作为可选方案，在上述ONO层表面沉积多晶硅层，并覆盖整个第一栅极以及两侧衬底，然后减薄多晶硅层直至露出第一栅极，分别在第一栅极两侧形成互相独立的控制栅，且所述控制栅与自对准侧壁顶部平齐，完成了控制栅与所述电荷陷阱区的自对准。
S5、去除第一栅极顶部的掩膜层，并在控制栅表面形成保护膜；然后以自对准侧壁为掩膜刻蚀第一栅极，形成选择栅；
去除顶部残留的氧化硅-氮化硅-氧化硅层，并在控制栅表面形成保护膜，然后使用选择性湿法刻蚀，去除自对准侧壁之间、第一栅极顶部的掩膜层。
以自对准侧壁作为掩膜刻蚀第一栅极，直至露出衬底。作为可选方案，还可以根据需要保留一定厚度的栅介质层，在后端硅化工艺时加以利用。所述自对准侧壁底部保留的第一栅极部分作为选择栅，由于自对准侧壁位于第一栅极顶部两侧，所以上述方案将同时形成两个存储器单元的选择栅。
S6、在选择栅之间的衬底上离子掺杂形成漏区；
在S5步骤中的刻蚀第一栅极结束后，所述两侧选择栅与之间的衬底形成一个凹槽，作为可选方案，在所述凹槽的内表面或者至少在选择栅的侧面形成一层保护膜，然后在所述凹槽底部即选择栅之间的衬底上进行离子注入，掺杂形成漏区，所述保护膜能够在离子注入时保护选择栅不受影响，。
S7、进行后端硅化工艺，形成隔离侧壁并进行退火稳固，制作接触孔并引出互连线。
其中形成隔离侧壁的步骤可与步骤S2相同，另外在各有源区上制作接触孔引出互连线时，可以在接触面上形成金属硅化物，降低接触电阻。
以上所述的SONOS快闪存储器单元形成方法，所形成的相邻存储器单元相互对称，且相邻存储器单元的选择栅是通过第一栅极刻蚀分裂形成。在实际的半导体工艺中，通常存储器的制作是一次性形成大规模的单元阵列，以下具体实施例中，仅为了说明需要，以形成两个相邻的存储器单元为图示，不应当以此限定本发明的权利范围。
基于上述制造方法，本发明提供了一种SONOS快闪存储器单元的具体结构，包括：
半导体衬底；
在所述半导体衬底上形成的场效应晶体管；
场效应晶体管的沟道连接源区和漏区，包括：
靠近漏区的第一沟道区以及靠近源区的第二沟道区；
选择栅，形成于所述第一沟道区的表面，依次包括栅介质层、栅电极以及栅电极上的硅化物薄膜层，所述选择栅的顶部还形成有自对准侧壁；
氧化硅-氮化硅-氧化硅层，至少形成于第二沟道区表面；
控制栅，形成于所述氧化硅-氮化硅-氧化硅层表面。
其中，第一沟道区位于衬底上栅介质层的底部，第二沟道区位于衬底上所述源区与选择栅之间的空隙处，所述第一沟道区以及第二沟道区仅为说明需要进行结构上的划分，而并不具有实质性的功能差异，特此说明。
下面结合图4A至图4O，为本发明所述SONOS快闪存储器制造工艺的剖面示意图，对本发明具体实施例做进一步介绍。
如图4A，本实施例以P-型衬底上形成NMOS晶体管作为存储器单元选通管为例，故首先在P-型半导体衬底200的表面依次形成栅介质层201，栅电极202、硅化物薄膜层203、栅保护层204以及掩膜层205。
所述硅化物薄膜层材料可以为硅化钨WSix，x表示硅与钨的含量比例。因为硅化物薄膜层可降低栅电极202的接触电阻，所以其厚度以及x系数的值将直接影响存储器选通时的响应速率，因此x值的大小可根据实际应用进行选择，本实施例中所述硅化物薄膜层203，可通过在多晶硅材质的栅电极202表面沉积金属钨，再热退火形成，厚度范围为500-1000埃；所述栅保护层204可以保护硅化物薄膜层203不受后续工艺的损伤。
所述栅介质层201材料可以为氧化硅，可以采用高温热氧化法形成，厚度范围为30-150埃，(1埃＝0.1纳米)；所述栅电极202材料可以为多晶硅，可以在500-700摄氏度下，高温外延生长而成，厚度范围为500-2000埃；所述栅保护层204以及掩膜层205材料均可以为氧化硅或者氮化硅，厚度范围根据需要进行选择，但两者的材料应当相异，以便于选择性刻蚀时能够区分开来，在本实施例中，所述栅保护层204材料为氧化硅，而掩膜层205材料为氮化硅。
如图4B，刻蚀部分掩膜层205，然后在其两侧形成自对准侧壁206。
可配合掩膜，采用RIE等离子刻蚀，在预定区域内刻蚀掩膜层205，直至露出掩膜层205底部的栅保护层204。
所述自对准侧壁206将在后续步骤中决定选择栅的宽度，对于形成较小宽度的自对准侧壁，可以采用先在器件的表面覆盖自对准侧壁材料，然后进行各向异性刻蚀的方法；对于形成较大宽度的自对准侧壁，则可以先在器件表面覆盖自对准侧壁材料，进行平坦化露出掩膜层，再配合掩膜进行部分刻蚀，形成所需的自对准侧壁。自对准侧壁206的材料可以为氧化硅或氮化硅等，但也应当与掩膜层205相异，本实施例中自对准侧壁206的材料选择为氧化硅。
如图4C，以掩膜层205以及自对准侧壁206为掩膜，依次刻蚀栅保护层204、硅化物薄膜层203、栅电极202以及栅介质层201直至露出衬底，形成第一栅极。
作为可选方案，也可以保留一定厚度的栅介质层201，因为一般而言栅介质层201材料是氧化硅，可在后期的硅化等工艺中加以利用。所述掩膜层205以及自对准侧壁206底部未被刻蚀的部分形成第一栅极。然后在上述结构的表面形成一层致密的保护层207，所述保护层207材料可以为氧化硅、氮化硅等或其组合，以便于在选择性刻蚀时与掩膜层205等相区分，本实施例中采用氧化硅，利用高温热氧化沉积法形成，厚度为100-200埃。
如图4D，在第一栅极的两侧形成侧壁208。所述侧壁208材料可以为氮化硅、氧化硅等，本实施例中选择为氮化硅，与保护层207相异。具体的步骤为，先用CVD化学气相沉积氮化硅使其覆盖整个第一栅极，然后采用RIE等离子刻蚀，利用等离子刻蚀的各项异性性质，在选择栅的两侧形成侧壁208，所述形成的侧壁208的厚度范围为200-1000埃。
如图4E，利用掩膜遮挡住第一栅极，在第一栅极两侧的衬底内进行离子注入，掺杂形成源区。本实施例中，可采用砷注入，射频电压5-60Kev，注入剂量5E14-5E15每平方厘米，形成N型源区。所述第一栅极两侧的侧壁208同样起到掩膜的作用，使得侧壁208下方衬底不会受到离子注入，因此图示中形成的源区与第一栅极之间留有空隙，且空隙的宽度等于侧壁208的厚度。通过选择形成侧壁208的厚度，精确控制所述空隙的宽度。
如图4F，去除第一栅极两侧的侧壁208，再去除器件表面的保护层207。本实施例中，所述侧壁208为氮化硅而保护层207为氧化硅，故可先用热磷酸再用氢氟酸进行选择性湿法刻蚀，分步去除上述两层。
如图4G，在上述步骤得到的器件表面可采用CVD化学气相沉积，依次形成氧化硅底层、氮化硅层以及氧化硅顶层，形成氧化硅-氮化硅-氧化硅三层结构(简称ONO层)，所述ONO层209将在存储器单元中作为电荷陷阱以存储电荷，而具体的电荷陷阱区则为ONO层209位于上述源区和第一栅极之间空隙表面的部分，如图中虚线所圈区域。
如图4H，在ONO层209的表面形成控制栅210，所述控制栅的材料可以为多晶硅，可采用CVD化学气相沉积并覆盖于整个第一栅极以及器件表面。另外，一般在存储器的制作工艺中，进行到此处之后，可以在整个存储器阵列区域的面形成掩膜211，进行外围逻辑电路的形成工艺。所述掩膜211可以为NON结构，也即氮化硅-热氧层-氮化硅三层，形成方法与前述ONO层209类似。
如图4I，去除掩膜211，然后减薄控制栅210，直至露出第一栅极顶部的ONO层209，在第一栅极的两侧形成相互独立的控制栅210，可分别作为相邻存储器单元的控制栅。本实施例中采用化学机械抛光减薄控制栅210，由于控制栅210材料为多晶硅，而ONO层209相对于控制栅210机械研磨速率差异较大，因此，ONO层209将在后续步骤中另行刻蚀去除。
如图4J，逐层刻蚀去除顶部的ONO层209，所述第一栅极两侧的控制栅210与自对准侧壁206顶部平齐。在所述控制栅210表面形成保护膜212，所述保护膜212材料可以为氧化硅，可以采用CVD化学气相沉积，也可以利用控制栅210的多晶硅材质直接在表面热氧化生成。
如图4K，去除第一栅极顶部的掩膜层205。所述掩膜层205为氮化硅，可采用热磷酸进行选择性刻蚀去除，而自对准侧壁206、保护膜212以及第一栅极上的栅保护层204材料均为氧化硅不会受到腐蚀。
如图4L，以控制栅210表面的保护膜212以及自对准侧壁206为掩膜，刻蚀第一栅极直至露出衬底200，形成选择栅。还可以根据需要保留一定厚度(一般约为200至300埃)的栅介质层201，可以在后端硅化工艺中加以利用。所述自对准侧壁206的底部保留的第一栅极部分为选择栅，且所述第一栅极刻蚀后形成两个选择栅。
如图4M，在上步刻蚀结束后，在两个选择栅与之间的衬底形成的凹槽内表面，或者至少在选择栅的侧面形成一层较薄的保护膜213，所述保护膜213材料可以为氧化硅，厚度约为200至300埃；然后配合掩膜在所述凹槽底部即选择栅之间衬底上进行离子注入，掺杂形成漏区。所述漏区导电类型为N型，本实施例中，可采用砷注入，射频电压5-60Kev，注入剂量为5E14-1E15每平方厘米；还可采用磷注入，射频电压15-60Kev，注入剂量为5E12-1E14每平方厘米。
如图4N，类似于前述形成侧壁208的方法，在选择栅面向漏区的侧面形成的隔离侧壁214。
如图4O，另外在器件有源区的互连表面，沉积或者生长硅化物金属层215，用于降低器件的接触电阻，以提高器件的反应速率。且进行常规的后端硅化工艺，比如高温退火加固等等以稳固器件结构。并在源、栅、漏等有源区形成接触孔引出互连线211。
上述具体实施例及其示意图，只截取了利用制作一个第一栅极刻蚀分裂形成两个SONOS存储器单元的剖面结构作为示意，实际还可以继续扩展至存储器单元阵列，相邻存储器单元共用源区与控制栅或者共用漏区，。
如图5所示，为本发明所述SONOS快闪存储器单元所构成的存储器阵列示意图，将图5与图4M相对应，其中C-C线为SONOS快闪存储器单元阵列中的漏区连线，作为存储器的位线；A-A线为SONOS快闪存储器单元阵列中的控制栅连线，作为存储器的字线；B-B线为SONOS快闪存储器单元阵列的选择栅连线，用于存储器单元的选通；此外存储器单元阵列中的源区连线图中未示出。
下面结合本发明所述的SONOS快闪存储器单元结构对其擦、写以及读取机制作进一步介绍。此处为简化说明，仅针对单个存储器单元中的进行描述，与上述制造工艺相同，所述存储器单元的选通管以NMOS晶体管为例。
如图6A所示，为SONOS快闪存储器单元写机制示意图，本发明所述SONOS快闪存储器单元采用源极注入(source-side injection)机制进行存储器的写操作。具体操作如下：
首先场效应晶体管的栅极也即存储器单元的选择栅被选中，选择栅输入低正电压开启晶体管(Vsg＝1.2v)；然后控制栅输入极高电平(Vcg＝6v-10v)，表示对该晶体管进行写操作；晶体管的P型衬底保持接地(Vb＝0v)，N型漏区保持低电平(Vd＝0v-0.6v)，而N型源区接入高电平(Vs＝4v-6v)。由于晶体管已被开启，连接源漏的沟道区形成导电的沟道，因此在如果源漏之间存在电压差便会产生电流。电子由低电平的漏区往高电平的源区移动。当电子流在沟道靠近源区一侧附近，由于控制栅Vcg与衬底Vb之间存在高电势差，电子在此处发生隧穿而跃迁至ONO层的电荷陷阱区。如图6A中的圈内示意图，电子在ONO层的电荷陷阱区内聚集，从而完成该晶体管的写入过程。
如图6B所示，为SONOS快闪存储器单元擦机制示意图，本发明所述SONOS快闪存储器单元采用能带至能带热空穴注入(band to band hot hole)机制进行存储器的擦操作。具体过程如下：
在进行存储器擦操作时，即去除ONO层的电荷陷阱区的聚集电荷，首先将选择栅电平置零(Vsg＝0v)，使得源漏区之间不形成导通沟道。然后控制栅输入负的极高电平(Vcg＝-5v至-10v)，P型衬底依然接地(Vb＝0v)，N型漏区的电平悬浮，N型源区输入高电平(Vs＝4v-7v)，因为源漏区之间不导电，所以不会产生新的电子流动，而N型漏区和控制栅之间存在极大的电势差(Vs＞Vcg)，而控制栅本身不会产生载流子移动，衬底靠近源区一侧将产生热空穴并隧穿跃迁至ONO层的电荷陷阱区。如图6B中的圈内示意图，热空穴将在ONO层的电荷陷阱区内与原先聚集的电子中和，从而完成该存储器单元的擦除过程。
在进行读取操作时，只需要将晶体管的选择栅以及控制栅置高电平，表示选中该位存储单元，P型衬底接地，N型源极置0，P型漏极加极小正电压。如果ONO层的电荷陷阱区内聚集有电子则必然在此处累积电势，相当于形成晶体管的一个浮动栅极以导通晶体管，所以只需测试晶体管是否导通，便可知此晶体管的ONO电荷陷阱区内是否存储电荷。如果存有电荷则视为1，未有电荷则视为0。
上述具体实施例中，SONOS快闪存储器单元虽然以NMOS晶体管为例，但在实际应用中，同样可以采用PMOS晶体管作为存储器单元的选通管。这是本发明领域技术人员所容易想到并具体实施的，由于原理以及工艺制程相同此处不再赘述。
本发明虽然以较佳实施例公开如上，但其并不是用来限定权利要求，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。
Claims (13)
1.一种SONOS快闪存储器单元，其特征在于，包括：
半导体衬底；
在所述半导体衬底上形成的场效应晶体管；
场效应晶体管的沟道连接源区和漏区，包括：靠近漏区的第一沟道区以及靠近源区的第二沟道区；选择栅，形成于所述第一沟道区的表面，依次包括栅介质层、栅电极以及栅电极上的硅化物薄膜层；氧化硅－氮化硅－氧化硅层，至少形成于第二沟道区表面且不形成于漏区表面；控制栅，形成于所述氧化硅－氮化硅－氧化硅层表面，所述控制栅与所述选择栅之间设置有氧化硅－氮化硅－氧化硅层；
所述第一沟道区仅与所述选择栅直接对应；
所述控制栅仅与源区和第二沟道区相对应。
2.如权利要求1所述的SONOS快闪存储器单元，其特征在于，所述选择栅的顶部还形成有自对准侧壁。
3.如权利要求1所述的SONOS快闪存储器单元，其特征在于，所述硅化物薄膜层表面还形成有栅保护层，材料为氧化硅或氮化硅。
4.如权利要求1所述的SONOS快闪存储器单元，其特征在于，所述控制栅材料为多晶硅。
5.如权利要求1所述的SONOS快闪存储器单元，其特征在于，所述选择栅以及控制栅的外侧还形成有隔离侧壁。
6.一种SONOS快闪存储器单元的形成方法，其特征在于，包括：
提供半导体衬底；
在半导体衬底上形成第一栅极，所述第一栅极自衬底表面起依次包括栅介质层、栅电极以及硅化物薄膜层；所述第一栅极的顶部还形成有掩膜层以及掩膜层两侧的自对准侧壁；
在第一栅极的两侧衬底上形成源区，所述源区与第一栅极之间留有空隙；
仅在衬底上所述空隙的表面、所述源区的表面和第一栅极的侧面形成氧化硅－氮化硅－氧化硅层；
在所述氧化硅－氮化硅－氧化硅层表面形成控制栅，所述控制栅顶部与自对准侧壁平齐；
去除第一栅极顶部的掩膜层，并以自对准侧壁为掩膜刻蚀第一栅极形成选择栅；
在所述选择栅之间的衬底上形成漏区。
7.如权利要求6所述的一种SONOS快闪存储器单元的形成方法，其特征在于，所述形成第一栅极的具体步骤包括：
在半导体衬底上依次形成栅介质层、栅电极、硅化物薄膜层以及掩膜层；
刻蚀部分掩膜层，并在掩膜层的两侧形成自对准侧壁；
以掩膜层以及自对准侧壁为掩膜，依次刻蚀硅化物薄膜层、栅电极以及栅介质层形成第一栅极。
8.如权利要求6所述的一种SONOS快闪存储器单元的形成方法，其特征在于，所述形成源区的具体步骤包括：
在第一栅极的两侧形成侧壁；
在第一栅极两侧衬底上形成源区；
去除所述侧壁。
9.如权利要求8所述的一种SONOS快闪存储器单元的形成方法，其特征在于，所述形成侧壁之前，先在第一栅极以及衬底表面形成保护层。
10.如权利要求9所述的一种SONOS快闪存储器单元的形成方法，其特征在于，所述侧壁材料氮化硅或氧化硅，所述保护层材料为氮化硅、氧化硅或其组合。
11.如权利要求10所述的一种SONOS快闪存储器单元的形成方法，其特征在于，采用选择性湿法刻蚀分步去除侧壁以及保护层。
12.如权利要求6所述的一种SONOS快闪存储器单元的形成方法，其特征在于，所述刻蚀第一栅极形成选择栅，具体步骤包括：
去除第一栅极顶部的掩膜层后，在控制栅表面形成保护膜；
以自对准侧壁为掩膜，刻蚀第一栅极，直至露出衬底；
所述自对准侧壁底部保留的第一栅极部分作为选择栅。
13.如权利要求6所述的一种SONOS快闪存储器单元的形成方法，其特征在于，还包括：进行后端硅化工艺，形成隔离侧壁并进行退火稳固，制作接触孔并引出互连线。
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Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI220316B (en) * | 2003-05-22 | 2004-08-11 | Powerchip Semiconductor Corp | Flash memory cell, flash memory cell array and manufacturing method thereof |
| US6798012B1 (en) * | 1999-12-10 | 2004-09-28 | Yueh Yale Ma | Dual-bit double-polysilicon source-side injection flash EEPROM cell |
| US6797565B1 (en) * | 2002-09-16 | 2004-09-28 | Advanced Micro Devices, Inc. | Methods for fabricating and planarizing dual poly scalable SONOS flash memory |
| CN1747150A (zh) * | 2004-09-10 | 2006-03-15 | 联华电子股份有限公司 | 制作分离编程虚拟接地sonos型存储器的方法 |
| TWI266389B (en) * | 2005-11-11 | 2006-11-11 | Powerchip Semiconductor Corp | Non-volatile memory and manufacturing method and operating method thereof |
| CN101393918A (zh) * | 2007-09-18 | 2009-03-25 | 上海华虹Nec电子有限公司 | 双比特的sonos eeprom存储结构单元及其制备方法 |
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Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6798012B1 (en) * | 1999-12-10 | 2004-09-28 | Yueh Yale Ma | Dual-bit double-polysilicon source-side injection flash EEPROM cell |
| US6797565B1 (en) * | 2002-09-16 | 2004-09-28 | Advanced Micro Devices, Inc. | Methods for fabricating and planarizing dual poly scalable SONOS flash memory |
| TWI220316B (en) * | 2003-05-22 | 2004-08-11 | Powerchip Semiconductor Corp | Flash memory cell, flash memory cell array and manufacturing method thereof |
| CN1747150A (zh) * | 2004-09-10 | 2006-03-15 | 联华电子股份有限公司 | 制作分离编程虚拟接地sonos型存储器的方法 |
| TWI266389B (en) * | 2005-11-11 | 2006-11-11 | Powerchip Semiconductor Corp | Non-volatile memory and manufacturing method and operating method thereof |
| CN101393918A (zh) * | 2007-09-18 | 2009-03-25 | 上海华虹Nec电子有限公司 | 双比特的sonos eeprom存储结构单元及其制备方法 |
| TW200917468A (en) * | 2007-10-15 | 2009-04-16 | Promos Technologies Pte Ltd | Non-volatile memory devices with charge storage regions |
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