CN101154666B

CN101154666B - 半导体存储器件及其制造方法

Info

Publication number: CN101154666B
Application number: CN2007101265917A
Authority: CN
Inventors: 金钟雨; 肖德元
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp
Priority date: 2006-09-28
Filing date: 2007-06-18
Publication date: 2010-06-09
Anticipated expiration: 2027-06-18
Also published as: CN101154666A

Abstract

一种半导体存储器件，包括至少一个存储单元对，存储单元对的每个存储单元包括一个浮栅晶体管和一个选择晶体管，所述存储单元对的两个浮栅晶体管包括共用源极、两个漏极以及两个浮栅极，且所述两个浮栅极共用控制栅，在共用控制栅上加电压，在半导体衬底中形成的导电沟道把共用源极和对应的漏极电连接。相应地，本发明提供一种半导体存储器的制造方法和半导体存储器的布局方法，通过存储单元的共用控制栅同时控制两个浮栅，达到减小单元面积，提高存储密度的目的，同时由于共用控制栅和层间绝缘层完全接触，增加了浮栅耦合电容，提高了存储效率。

Description

半导体存储器件及其制造方法

技术领域

本发明涉及半导体存储器，特别涉及一种非易失性半导体存储器及其制造方法。

背景技术

目前可得到的非易失存储器有几种形式，包括可电编程只读存储器(EPROM)、电可擦除编程只读存储器(EEPROM)和快闪存储器。快闪存储器(flash memory)具有存储数据的非易失性、低功耗、电重写能力以及低成本等特性，因此近年来，作为小型便携的信息处理工具，快闪存储器已经广泛地应用于如存储卡、个人数字助理(PDA’s，Personal Digital Assistant)、蜂窝式电话和移动信息终端以及MP3播放器等装置上用于大容量数据存储。为了使其市场更大，重要的是使存储单元的面积更小，由此降低每bit的成本，这样的应用要求具有更小的单元尺寸和更低廉的制造成本的高密度存储器。

申请号为CN98124648的中国专利申请公开了一种PMOS二晶体管(2T)存储单元，每个EEPROM单元使用选择晶体管(形成两个晶体管单元)，由此使器件摆脱两个多晶硅叠置栅极单元常见的过擦除以及在读出期间易受BTBT干扰的问题，然而，这些单元在选择晶体管的源和漏之间都具有“注入”窗口和浮栅区，这将增大单元面积。

为了更好地了解本发明的背景，下面结合附图叙述现有技术。参看图1，表示一个现有EEPROM的例子。

图1说明现有技术的PMOS二晶体管(2T)存储单元，2T存储单元包括形成在p型衬底44的n-阱区42中的PMOS浮栅(FG)晶体管40a和PMOS选择晶体管40b。第一p⁺扩散区46用作FG晶体管40a的源46。第二P+扩散区48用作FG晶体管40a的漏极和选择晶体管40b的源极。第三p+扩散区50用作选择晶体管40b的漏极。沟道区52在FG晶体管40a的p⁺源46和p⁺漏48之间的n-阱区42内延伸。薄的隧道氧化层56使多晶硅浮栅54与n-阱区42绝缘。每个2T存储单元的PMOS浮栅晶体管40a和PMOS选择晶体管40b被连接在一条位线和公共源线之间，其中PMOS选择晶体管40b的漏极即第三扩散区50接位线，同一行中每个2T存储单元的选择栅和控制栅分别被连接到字线和控制栅线上，利用FN(Fowler-Nordheim)隧穿和热电子注入对阵列的2T存储单元进行编程，并利用FN隧穿对2T存储单元进行擦除。由图1中可以看出，由于每个存储单元具有接位线的漏极区域、接字线的选择栅所在区域、控制栅所在区域以及公共源所在区域，其较大的单元尺寸使其不能用于非常高密度的存储应用中。

发明内容

本发明解决的问题是快闪存储器单元面积的过大不能用于高密度存储器中。

为解决上述问题，本发明一种半导体存储器件，包括至少一个存储单元对，存储单元对的每个存储单元包括一个浮栅晶体管和一个选择晶体管，所述存储单元对的两个浮栅晶体管包括共用源极、两个漏极以及两个浮栅极，且所述两个浮栅极共用控制栅，在共用控制栅上加电压，在半导体衬底中形成的导电沟道把共用源极和对应的漏极电连接。

所述存储单元对关于共用源极和共用控制栅对称。

所述浮栅极还包括用于隔离共用控制栅的层间绝缘层以及依次堆叠在半导体衬底上的的隧道绝缘层和浮栅，层间绝缘层覆盖在隧道绝缘层和浮栅堆叠结构的表面和侧面。

所述隧道绝缘层为氧化硅；浮栅和共用控制栅为多晶硅；层间绝缘层为依次由氧化硅、氮化硅、氧化硅构成的三层结构。

所述的浮栅晶体管还包括侧墙，所述侧墙形成于浮栅晶体管的浮栅两侧并且通过层间绝缘层和半导体衬底接触。

所述选择晶体管包括形成于半导体衬底中的源极、漏极和形成于半导体衬底上的选择栅极，其中所述选择栅极的在半导体衬底中形成的导电沟道把源极和漏极连接。

所述单个存储单元具有共用的扩散区作为选择晶体管的源极和浮栅晶体管的漏极。

所述选择栅极包括形成于半导体衬底上栅绝缘层和选择栅，所述选择栅形成于栅绝缘层上。

所述的选择晶体管还包括侧墙，所述侧墙形成于选择晶体管的选择栅两侧并且通过层间绝缘层和半导体衬底相接触。

相应地，本发明提供一种半导体存储器件的制造方法，包括：

a，把半导体衬底分成至少一个存储单元对区域，每个存储单元对区域划分成两个存储单元区域，每个存储单元分为浮栅晶体管区域和选择晶体管区域，且两个浮栅晶体管区域相连；

b，在所述半导体衬底中的存储单元对区域形成浮栅晶体管和选择晶体管的源极、漏极，每个存储单元对的两个浮栅晶体管具有共用的源极；

c，在所述半导体衬底上的存储单元对区域形成选择晶体管的选择栅极和浮栅晶体管的浮栅极，在所述浮栅极上加电压，半导体衬底中形成的导电沟道把浮栅晶体管的源极、漏极连接，所述存储单元对的浮栅极具有共用控制栅；

d，在所述半导体衬底上和选择晶体管的选择栅极以及浮栅晶体管的浮栅极两侧形成侧壁。

步骤a还包括在半导体衬底形成掺杂阱步骤，所述掺杂阱形成步骤进一步包括：

在半导体衬底中形成n阱，所述n阱掺杂深度为300～500nm；

在半导体衬底中形成p阱，所述p阱掺杂深度为300～500nm；

在浮栅晶体管所在区域进行单元阈值电压调整离子注入。

步骤b包括：

在半导体衬底中进行单元源漏注入；

在半导体衬底中进行单元源漏环形注入；

对半导体衬底进行退火。

步骤c包括：

在半导体衬底上形成绝缘层，图案化所述绝缘层形成浮栅晶体管的隧道绝缘层和选择晶体管的栅绝缘层；

在绝缘层上形成第一多晶硅层，图案化所述第一多晶硅层形成浮栅晶体管的浮栅和选择晶体管的选择栅，每个存储单元对的两个浮栅相邻，每个存储单元对的两个选择栅位于两个浮栅的两侧；

在第一多晶硅层上形成层间绝缘层，所述层间绝缘层覆盖于所述第一多晶硅层上和侧壁以及暴露出的半导体衬底上；

在层间绝缘层上形成第二多晶硅层，图案化第二多晶硅层形成浮栅晶体管的共用控制栅，所述共用控制栅同时完全覆盖对应存储单元对的两个浮栅。

所述层间绝缘层为氧化硅、氮化硅、氧化硅构成的三层结构。

所述侧壁为氮化硅。

另外，本发明还提供一种半导体存储器件的布局方法，存储单元对在字线方向上串行排列，每个存储单元对沿字线方向上的分布着一个存储单元的选择栅、共用控制栅以及另一个存储单元的选择栅；存储单元对在位线方向上并行排列，相邻存储单元对的选择栅及共用控制栅分别共线对齐分布。

与现有技术相比，本发明具有以下优点：本发明通过存储单元对的共用控制栅同时控制两个浮栅，达到减小单元面积，提高存储密度目的，避免了现有EEPROM单元面积过大且存储效率不高的缺点，由于单元面积减小，减少总体系统成本，并且容易与高性能逻辑技术结合。同时由于共用控制栅和层间绝缘层完全接触，增加了浮栅耦合电容，提高了存储效率。

附图说明

图1是现有EEPROM存储单元的结构示意图。

图2A是本发明半导体存储器件的布局示意图。

图2B和2C是本发明半导体存储器两个单元沿位线方向和字线方向的剖面示意图。

图3A至图19A是本发明半导体存储器两个单元的沿位线方向制造方法剖面图。

图3B至图19B是本发明半导体存储器两个单元的沿字线方向制造方法剖面图。

图20是本发明半导体存储器两个单元的沿位线方向的SEM图片。

图21是本发明半导体存储器两个单元的沿字线方向的SEM图片。

具体实施方式

本发明的半导体存储器件的一个实施例布局图示于图2A中，如图2A所示，分布至少一个存储单元对，每个存储单元对包括存储单元200a和存储单元200b。存储单元对在X-X’即位线方向上串行排列，每个存储单元对沿位线方向上的分布着存储单元200a的选择栅204，共用控制栅207以及存储单元200b的选择栅204，其中存储单元200a、200b的选择栅204关于共用控制栅207对称；存储单元对在Y-Y’方向即字线方向上并行排列，相邻存储单元对的选择栅204及共用控制栅207各自共线对齐分布，与Y-Y’轴平行。在X-X’及Y-Y’方向上相邻存储单元对用隔离槽进行隔离。存储单元对的具体结构参照图2B所示，结合图2B，所述位线为沿选择晶体管或者浮栅晶体管的沟道长度方向选择晶体管的漏极相连形成位线，所述字线为沿浮栅晶体管的沟道宽度方向控制栅相连形成字线。

本发明的半导体存储器件包括至少一个存储单元对，存储单元对的每个存储单元包括一个浮栅晶体管和一个选择晶体管，所述存储单元对的两个浮栅晶体管包括共用源极、两个漏极以及两个浮栅极，且所述两个浮栅极共用控制栅，在共用控制栅上加电压，在半导体衬底中形成的导电沟道把共用源极和对应的漏极电连接。

此处所指选择栅极和浮栅极分别指选择晶体管和浮栅晶体管的栅极，为了加以区分，分别命名为选择栅极和浮栅极。

图2B示出了存储单元对的沿X方向上X-X’处的剖面图。存储单元对被虚线AB分为第一存储单元200a和第二存储单元200b，第一存储单元200a和第二存储单元200b关于第一存储单元200a和第二存储单元200b的共用源极对称，虚线AB为共用源极中心线。

下面举例说明第一存储单元200a的结构，第一存储单元200a形成在带有n阱102和p阱103的半导体衬底101上，形成n阱102和p阱103的目的是为了降低噪声，所述的n阱102深度范围为400nm至600nm，p阱103深度范围为300nm至500nm。第一存储单元200a包括选择晶体管210和浮栅晶体管220，其中浮栅晶体管220和选择晶体管210之间相互隔离和绝缘。所述浮栅晶体管220包括依次堆叠形成在半导体衬底101上的隧道绝缘层203、浮栅205、层间绝缘层206、共用控制栅207以及形成在共用控制栅207一侧和半导体衬底101通过层间绝缘层接触的侧墙208，共用控制栅207为第一存储单元200a和第二存储单元200b的浮栅晶体管220所共用；选择晶体管210包括依次堆叠形成在半导体衬底101上的栅绝缘层202、选择栅204以及形成在选择栅204一侧和半导体衬底101通过层间绝缘层接触的侧墙209。

同时，浮栅晶体管220和选择晶体管210还包括形成在半导体衬底101中p阱103内的分别位于栅绝缘层202和隧道绝缘层203的两端的第一扩散区104、第二扩散区105、第三扩散区106。其中第一扩散区104作为选择晶体管210的漏极，第二扩散区105作为存储单元200a的公共区，分别作为选择晶体管210的源极和浮栅晶体管220的漏极，第三扩散区106为第一存储单元200a和第二存储单元200b的浮栅晶体管的公共源极，在选择栅204上加上电压，可以在栅绝缘层202下选择晶体管210的源漏极即第一扩散区104和第二扩散区105之间形成沟道相互连接，在共用控制栅207上加上电压，可以在隧道绝缘层203下浮栅晶体管220的源漏极即第二扩散区105和第三扩散区106之间形成沟道相互连接，在选择晶体管210的漏极形成有重掺杂的源漏极108以形成引出电极。

其中所述浮栅晶体管220的隧道绝缘层203和选择晶体管210的栅绝缘层202可以采用氧化硅、氮化硅、氮氧化硅以及它们的组合构成，厚度范围为至

隧道绝缘层203和栅绝缘层202可以相同也可以不同，比较优化的隧道绝缘层203和栅绝缘层202为采用热氧化形成的氧化硅，厚度为

所述浮栅205、选择栅204和共用控制栅207为多晶硅，其中浮栅205和选择栅204厚度范围为

至

共用控制栅207厚度为

至

所述层间绝缘层206可以采用氧化硅、氮化硅、氮氧化硅以及它们的组合构成，厚度范围为

至

比较的优化的层间绝缘层206为氧化硅-氮化硅-氧化硅所组成的ONO层，厚度分别为氧化硅

氮化硅

氧化硅

所述浮栅晶体管的侧墙208和选择晶体管的侧墙209可以采用氧化硅、氮化硅、氮氧化硅以及它们的组合构成，厚度范围为

至

比较的优化的浮栅晶体管的侧墙208和选择晶体管的侧墙209为正硅酸乙酯(TEOS)-氮化硅-正硅酸乙酯(TEOS)所组成的三层结构，厚度分别为TEOS

氮化硅

TEOS

图2C示出了半导体存储器存储单元对的沿Y方向上Y-Y’处的剖面图。在沿沟道宽度方向(位线方向)有多对单元时，借助沟槽107进行隔离，在浮栅晶体管的共用控制栅207上形成字线，在选择晶体管210的重掺杂的漏极108上形成位线，位线与字线呈正交分布。所示存储单元对位于字线与位线的交叉位置，成矩阵分布。

存储单元的擦除通过F-N隧穿效应完成。在擦除过程中，外围电路将选择晶体管210的漏极106浮置，字线电压接-7V，衬底接+7V，因此在隧道绝缘层203的注入区产生一个高电场，电子被移出浮栅205。

存储单元的存储采用选择晶体管210的漏极108的CHE注入编程。若欲将数据存入如图2A所示的中间虚线框的存储单元200a或者200b，则外围电路首先通过在选择晶体管210的选择栅204上加电压，大小比如为7V，使选择栅204下面的沟道导通，外围电路通过行向字线将大于浮栅晶体管220的阈值电压加到共用控制栅207上，使浮栅205下面的沟道导通，外围电路将需要存储的数据通过列向位线在选择晶体管210的漏极108上加电压，大小比如为3.5V，由于导电沟道已经形成，数据通过导电沟道和公共区105存入到浮栅205中。

若需要读取数据，参考电压加到选择栅204和通过字线加到共用控制栅207上，参考电压使选择栅204下面的沟道导通。如果存储单元是被编程过的，则浮栅晶体管220的沟道将不会导通。如果存储单元是被擦除过的，则浮栅205上的正电荷降低了浮栅晶体管的阈值电压，因此读周期期间的存储单元将会导通。

本发明的半导体存储器由于其存储单元对的浮栅晶体管同时由一个共用控制栅控制，提高了存储密度，降低了单元面积，降低了生产成本。同时由于共用控制栅完全覆盖浮栅上的绝缘层，因此耦合电容较大，提高了存储效率。

本发明的非易失性半导体存储器件的制造方法将参考图3及以下各图解释，其中从3A-19A是沿X-X’方向部分的剖面图，3B-19B是沿Y-Y’方向部分的剖面图。

在下面实施例中，用硅衬底作为半导体衬底101，氧化硅作为隧道绝缘层203和栅绝缘层202，浮栅203采用第一多晶硅层，层间绝缘层304采用ONO层，共用控制栅207采用第二多晶硅层。

首先，如图3A-3B所示，在半导体衬底101上形成浅沟槽107。形成浅沟槽107技术为现有公知技术，如沿Y-Y’方向的剖面图图3B所示，浅沟槽隔离区被形成。

然后，如图4A-4B所示，通过深n阱掩模，在半导体衬底101中注入P或者As以形成n阱102，注入能量范围为1000KeV至2000KeV，注入剂量为1.0E+13cm^-2至3.0E+13cm^-2，相应地，注入深度为400nm至600nm，比较优化的技术方案为注入能量为150MeV，注入剂量为2.0E+13cm^-2；然后通过闪存单元p阱掩模，在半导体衬底101中的n阱102内注入B形成p阱103，注入能量范围为400KeV至800KeV，注入剂量为1.0E+13cm^-2至3.0E+13cm^-2，相应地，注入深度范围为300nm至500nm，比较优化的注入能量为600KeV，注入剂量为2.0E+13cm^-2，如沿Y-Y’方向的剖面图图4B所示。

然后，如图5A-5B所示，通过热氧化在半导体衬底101上形成氧化层41，氧化层41的厚度为90±

氧化层41可以采用干氧或者湿氧氧化或者干湿氧氧化形成，比较优选的采用干氧氧化的方法形成，形成温度为950℃。如沿Y-Y’方向的剖面图图5B所示，此氧化层作为外围电路逻辑电路的栅氧化层。

然后，如图6A-6B所示，采用闪存单元阈值电压调整掩模方法，定义出存储单元对浮栅晶体管220所在区域和选择管晶体210所在区域，存储单元对的浮栅晶体管220相邻，存储单元对的选择晶体管210分别位于浮栅晶体管220的两侧，图中42为光刻胶，在浮栅晶体管220所在区域的半导体衬底101中注入B⁺离子，注入的能量范围为20KeV至80KeV，注入的剂量范围为1.0E+13cm^-2至5.0E+13cm^-2，比较优化的注入能量为40KeV，比较优化的注入的剂量为3E+13cm^-2，注入B⁺离子的目的为调整选择栅和浮栅的阈值电压，如沿Y-Y’方向的剖面图图6B所示。

然后，如图7A-7B所示，去除衬底上的氧化层41，去除方法为现有公知的干法或者湿法刻蚀，如沿Y-Y’方向的剖面图图7B所示。

然后，如图8A-8B所示，在半导体衬底101上形成绝缘层202a，绝缘层202a的厚度范围为50至

绝缘层202a为氧化硅、氮化硅、氮氧化硅以及它们的组合构成，形成方法为现有公知的技术，比较优化的绝缘层202a为氧化硅，比较优化的厚度为

比较优化的形成方法为为干氧氧化方法形成，此绝缘层202a作为浮栅晶体管的隧道绝缘层203和选择晶体管的栅绝缘层202。如沿Y-Y’方向的剖面图图8B所示。

图9A-13A及9B-13B给出形成浮栅结构的工艺，下面分别加以说明，如图9A-9B所示，在隧道氧化层202a上依次形成第一多晶硅层203a、氧化硅层71和氮化硅层72，第一多晶硅层203a的厚度范围为1000至

比较优化的第一多晶硅层203a的厚度为氧化硅层71的厚度范围为100至

氮化硅层72的厚度范围为至

形成第一多晶硅层203a、氧化硅层71和氮化硅层72的方法为现有公知技术。第一多晶硅层203a作为浮栅晶体管220的浮栅205，氧化硅层71和氮化硅层72作为刻蚀掩膜层。如沿Y-Y’方向的剖面图图9B所示。

如图10A-10B所示，利用现有光刻和刻蚀技术去除部分氮化硅层，在浮栅晶体管220所在区域形成行向(位线方向)氮化硅层72a，如沿Y-Y’方向的剖面图图10B所示。

如图11A-11B所示，为了达到更小的间距，防止过分刻蚀氮化硅层72下层的氧化硅层71，在位线方向形成的氮化硅层72a两边形成盖层73，形成盖层73工艺为沉积氮化硅，然后通过现有公知的光刻和刻蚀技术形成如图11A所示的盖层73。如沿Y-Y’方向的剖面图图11B所示。

如图12A-12B所示，采用现有公知的光刻和刻蚀技术，定义出列向(字线方向)的浮栅晶体管220的浮栅205图形以及选择晶体管210的选择栅204图形，刻蚀掉图形以外的氮化硅和氧化硅，形成氮化硅层72b和氧化硅层71a，如沿Y-Y’方向的剖面图图12B所示。

如图13A-13B所示，采用现有公知的光刻和刻蚀技术，以氮化硅层72a和氧化硅层71a为掩模，继续蚀刻下层的多晶硅层203a直至暴露出隧道氧化层202a，从而形成浮栅205和选择栅204，如沿Y-Y’方向的剖面图图13B所示。

如图14A-14B所示，进行两步注入，分别为单元源漏注入和单元源漏环形注入，单元源漏注入的离子为As⁺，注入的能量范围为10KeV至50KeV，注入的剂量范围为1.0E15cm^-2至5.0E15cm^-2，比较优化的注入能量为30KeV，比较优化的注入的剂量为3.5E15cm^-2；单元源漏环形注入的离子为B⁺，注入的能量范围为10KeV至50KeV，注入的剂量范围为1.0E13cm^-2至5.0E13cm^-2，比较优化的注入能量为25KeV，比较优化的注入的剂量为3.5E13cm^-2，两步注入以后进行快速热氧化退火，以在衬底P阱103中形成第一扩散区104，第二扩散区105，第三扩散区106，并且作为浮栅205和选择栅204的低掺杂源漏极(LDD)，同时经过快速热退火过程之后，半导体衬底表面部分被氧化，在浮栅205和选择栅204两侧形成薄氧化层75，如沿Y-Y’方向的剖面图图14B所示。

图15A-17A和15B-17B为形成界面间绝缘层的过程，下面参考图分别加以说明，如图15A-15B所示为去除氮化硅层72b和两边盖层73的剖面结构示意图，去除氮化硅层72b和两边盖层73的技术为现有公知技术。如沿Y-Y’方向的剖面图图15B所示。

如图16A-16B所示，去除氧化硅层71a以及上述步骤快速热氧化工艺中形成的薄氧化层73，在此步骤中要尽量防止过蚀，以免形成隧道氧化层202a的底切(footcut)，去除氧化硅层71a和盖层73为现有公知技术，形成浮栅晶体管220的隧道绝缘层203和选择晶体管210的栅绝缘层202，同时暴露出半导体衬底101的LDD区部分。如沿Y-Y’方向的剖面图图16B所示。

如图17A-17B所示，在暴露出的半导体衬底101表面、选择栅204的表面以及侧壁、栅绝缘层202的侧壁、浮栅205的表面以及侧壁、以及隧道绝缘层202的侧壁形成第一氧化硅层，然后在第一氧化硅层上再形成第一氮化硅层，最后在第一氮化硅层上形成第二氧化硅层，形成第一氧化硅层和第一氮化硅层以及第二氧化硅层的技术为现有公知技术，比较优化的形成第一氧化硅层和第二氧化硅层的技术为采用高温氧化方法形成，比较优化的形成第一氮化硅层的技术为CVD方法，此三层第一氧化硅层-第一氮化硅层-第二氧化硅层组成层间绝缘层206(ONO)，比较优化的第一氧化硅层、第一氮化硅层、第二氧化硅层的厚度分别为

知

如沿Y-Y’方向的剖面图图17B所示。

如图18A-18B所示，形成ONO层之后在上述衬底上形成第二多晶硅层，然后通过现有公知的光刻和刻蚀技术，在存储单元的浮栅晶体管220所在区域形成共用控制栅207，共用控制栅207的厚度为范围为

至

如沿Y-Y’方向的剖面图图18B所示。

如图19A-19B所示，在形成共用控制栅207以后，接着形成第二氮化硅，然后通过现有公知的光刻和刻蚀技术，在共用控制栅207和选择栅204两侧分别形成侧墙208和209，侧墙208和共用控制栅207的侧壁以及通过层间绝缘层206和半导体衬底101相接触，选择栅的侧墙209和选择栅204的侧壁以及通过层间绝缘层304和半导体衬底101相接触。然后在选择晶体管的漏极所在区域部分注入P或者As，形成漏极的重掺杂区108，作为后续的引出电极。如沿Y-Y’方向的剖面图图19B所示。

按照常规程序，随后要进行外围电路的静电放电(ESD)注入、金属化、形成接触孔、形成电极等步骤，由此提供了本发明的非易失性半导体存储器件。

基于以上工艺实施以后，形成的半导体存储单元对采用日本日立(Hitachi)公司的型号为S4700的电子扫描显微镜(SEM)进行了形貌测试，如图20所示给出本发明两个半导体存储单元的沿位线方向的SEM图片。如图中所示104、105、106分别第一扩散区、第二扩散区、第三扩散区，104为选择晶体管的漏极、105为公共区分别充当选择晶体管的源极和浮栅晶体管的漏极、106为两个浮栅晶体管的公共源极，204为选择晶体管的选择栅，205为浮栅晶体管的浮栅，206为层间绝缘层，207为浮栅晶体管的控制栅。图21给出本发明两个半导体存储单元的沿字线方向的SEM图片，图中107为浅沟槽，205为浮栅晶体管的浮栅，207为浮栅晶体管的控制栅。

虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims

1.一种半导体存储器件的制造方法，其特征在于，包括：

c，在所述半导体衬底上的存储单元对区域形成选择晶体管的选择栅极和浮栅晶体管的浮栅极，在所述浮栅极上加电压，半导体衬底中形成的导电沟道把浮栅晶体管的源极、漏极连接，所述存储单元对的浮栅极具有共用控制栅；其中步骤c包括：

在第一多晶硅层上形成层间绝缘层，所述层间绝缘层覆盖所述浮栅的顶部、浮栅的所有侧壁，选择栅的顶部、选择栅的所有侧壁，以及暴露出的半导体衬底上；在层间绝缘层上形成第二多晶硅层，图案化第二多晶硅层形成浮栅晶体管的共用控制栅，所述共用控制栅同时完全覆盖对应存储单元对的两个浮栅上的层间绝缘层；

2.根据权利要求1所述的半导体存储器件的制造方法，其特征在于：步骤a还包括在半导体衬底形成掺杂阱步骤，所述掺杂阱形成步骤进一步包括：

在半导体衬底中形成n阱，所述n阱掺杂深度为300～500nm；

在半导体衬底中形成p阱，所述p阱掺杂深度为300～500nm；

在浮栅晶体管所在区域进行单元阈值电压调整离子注入。

3.根据权利要求1或2所述的半导体存储器件的制造方法，其特征在于：步骤b包括：

在半导体衬底中进行单元源漏注入；

在半导体衬底中进行单元源漏环形注入；

对半导体衬底进行退火。

4.根据权利要求1所述的半导体存储器件的制造方法，其特征在于：所述层间绝缘层为氧化硅、氮化硅、氧化硅构成的三层结构。

5.根据权利要求1所述的半导体存储器件的制造方法，其特征在于：所述侧壁为氮化硅。