CN103972176B - 半导体器件的制备方法 - Google Patents

Abstract

本发明揭示了一种半导体器件的制备方法，该制备方法包括：提供基底，所述基底包含第一器件区以及第二器件区，所述第一器件区至少具有一非易失存储单元，所述非易失存储单元的栅极周围的所述第一器件区的表面具有因制备所述非易失存储单元的氮墙而形成的第一氮化物层，所述第二器件区具有自下至上依次层叠的第二器件氧化物层和第二器件多晶硅层；在所述基底上制备抗反射涂层；选择性刻蚀所述抗反射涂层和所述第二器件多晶硅层，以形成第二器件栅极；去除剩余的所述抗反射涂层和所述第一氮化物层。本发明的制备方法能够保证减少或避免在制备过程中对器件的损伤，从而提高良率。

Description

半导体器件的制备方法

技术领域

本发明涉及半导体制造领域，特别是涉及一种半导体器件的制备方法。

背景技术

为了实现芯片的功能化，在半导体的制备工艺中，一片晶圆上往往具有多种器件，不同器件的制备工艺不同，所以需要将不同器件的制备工艺整合在同一制程(process)中，造成在同一制程中具有较多的工艺步骤，比如在所述制程中会进行多步沉积或刻蚀等工艺，从而对器件的功能造成影响。

例如，电可擦可编程只读存储器(Electrically Erasable Programmable Read-Only Memory，简称EEPROM)的制程中，需要在同一片晶圆上制备EEPROM存储器件和逻辑器件，制备过程见图1a-图1g所示。

首先，提供基底110，所述基底110包含第一器件区111以及第二器件区112，在所述第一器件区111内制备浮栅131以及选择栅132，所述浮栅131与所述基底110之间具有一第二高压氧化层121，所述选择栅132与所述基底110之间具有一第一高压氧化层122，如图1a所示；

然后，在所述第一器件区111上制备氧化物-氮化物-氧化物(简称ONO)介质层140，其中，所述ONO介质层140包括自下至上依次层叠的第一氧化物膜141、第二氮化物膜142以及第三氧化物膜143，如图1b所示；

接着，在所述第二器件区112的所述基底110上生长一第二器件氧化物层150后，在所述第一器件区111和所述第二器件区112的表面制备一多晶硅层160，如图1c所示；

随后，选择性刻蚀所述第一器件区111的所述多晶硅层160，在所述浮栅131周围的所述ONO介质层140上形成控制栅133，如图1d所示，通常，在刻蚀过程中，所述多晶硅层160会过刻蚀，可能刻蚀掉部分或全部的所述第三氧化物膜143，在图1d不具体显示，其中，所述浮栅131、所述控制栅133、所述浮栅131和所述控制栅133之间的所述ONO介质层140、所述第二高压氧化层121、以及所述基底110共同构成浮栅晶体管，所述选择栅132、所述第一高压氧化层122、以及所述基底110共同构成选择晶体管，所述浮栅晶体管和所述选择晶体管形成非易失存储单元，所述控制栅133和所述选择栅132周围的所述第一器件区的表面以及所述选择栅的表面的第二氮化物膜为第一氮化物层，所述浮栅晶体管内的第二氮化物膜为所述电可擦可编程只读存储器的氮墙，所述氮墙做为非常致密的绝缘层，使得所述浮栅晶体管内的所述ONO介质层140可以很好的将所述浮栅131与外界隔离开来，从而阻止了所述浮栅131与所述基底110之间进行电子交换，因而数据可以被长期保存，使得只有在受到外界电场的作用下，电子才有可能通过所述第二高压氧化层121在所述基底110与所述浮栅131之间进行交换；因为在后续的工艺构成中需要制备通孔等结构，所以需要将所述第一氮化物层去除，在现有技术中，形成如图1d所示的结构后，会先去除所述第一氮化物层，再在所述第一器件区111和所述第二器件区112的表面制备一抗反射涂层170，如图1e所示；

随后，选择性刻蚀所述第二器件区112的所述抗反射涂层170和所述多晶硅层160，形成第二器件栅极134，如图1f所示；

最后，去除剩余的所述抗反射涂层170，形成如图1g所示结构。

由于在现有技术中，去除所述第一氮化物层的步骤和去除剩余的所述抗反射涂层170的步骤是分开进行的，一般去除所述第一氮化物层的步骤和去除剩余的所述抗反射涂层170的步骤可以采用干法刻蚀或湿法刻蚀，所以在去除所述第一氮化物层的步骤和去除剩余的所述抗反射涂层170的步骤中，所述浮栅晶体管和所述选择晶体管一共被损伤两次，会造成所述第二高压氧化层121或第一高压氧化层122的损伤，或造成所述控制栅133或所述选择栅132的损伤，甚至会影响所述基底110上的有源区，从而造成所述浮栅晶体管或所述选择晶体管的漏电，影响良率。

因此，如何提供一种半导体器件的制备方法，能够减少或避免在制备过程中对器件的损伤，已成为本领域技术人员需要解决的问题。

发明内容

本发明的目的在于，提供一种半导体器件的制备方法，能够保证减少或避免在制备过程中对器件的损伤，从而提高良率。

为解决上述技术问题，本发明提供一种半导体器件的制备方法，包括：

提供基底，所述基底包含第一器件区以及第二器件区，所述第一器件区至少具有一非易失存储单元，所述非易失存储单元的栅极周围的所述第一器件区的表面具有因制备所述非易失存储单元的氮墙而形成的第一氮化物层，所述第二器件区具有自下至上依次层叠的第二器件氧化物层和第二器件多晶硅层；

在所述基底上制备抗反射涂层；

选择性刻蚀所述抗反射涂层和所述第二器件多晶硅层，以形成第二器件栅极；

去除剩余的所述抗反射涂层和所述第一氮化物层。

进一步的，所述非易失存储单元为电可擦可编程只读存储器。

进一步的，所述非易失存储单元包含一浮栅晶体管和一选择晶体管，所述选择晶体管的栅极为选择栅，所述选择栅与所述基底之间具有一第一高压氧化层，所述浮栅晶体管的栅极包括浮栅以及控制栅，所述浮栅与所述基底之间具有一第二高压氧化层，所述浮栅与所述控制栅之间通过一ONO介质层相隔离，所述ONO介质层并位于所述控制栅和所述选择栅周围的所述第一器件区的表面以及所述选择栅的表面，所述ONO介质层包括自下至上依次层叠的第一氧化物膜、第二氮化物膜以及第三氧化物膜，所述第一氮化物层为所述控制栅和所述选择栅周围的所述第一器件区的表面以及所述选择栅的表面的第二氮化物膜。

进一步的，所述第二高压氧化层具有一隧穿窗口。

进一步的，所述浮栅和所述选择栅的材料为掺杂多晶硅，所述控制栅的材料为非掺杂多晶硅。

进一步的，所述抗反射涂层为电介质抗反射涂层。

进一步的，所述电介质抗反射涂层的材料为氮化物。

进一步的，采用一步刻蚀法去除剩余的所述抗反射涂层和所述第一氮化物层。

进一步的，所述抗反射涂层的厚度为

进一步的，采用湿法刻蚀去除剩余的所述抗反射涂层和所述第一氮化物层。

进一步的，所述第二器件多晶硅层的材料为非掺杂多晶硅。

与现有技术相比，本发明提供的半导体器件的制备方法具有以下优点：

本发明提供的半导体器件的制备方法，在所述基底上制备抗反射涂层步骤之前不去除所述第一氮化物层，而在选择性刻蚀所述抗反射涂层和所述第二器件多晶硅层步骤之后，在去除剩余的所述抗反射涂层的同时去除所述第一氮化物层，与现有技术相比，去除剩余的所述抗反射涂层和所述第一氮化物层在同一步骤中进行，避免多次对所述非易失存储单元造成损伤，从而进一步的避免所述浮栅晶体管或所述选择晶体管的漏电，提高良率。

附图说明

图1a-图1g为现有技术中半导体器件的制备方法的示意图；

图2为本发明一实施例中半导体器件的制备方法的流程图；

图3a-图3d为本发明一实施例中半导体器件的制备方法的示意图。

具体实施方式

下面将结合示意图对本发明的半导体器件的制备方法进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。

为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。

在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

本发明的核心思想在于，提供一种半导体器件的制备方法，半导体器件的制备方法包括提供基底，所述基底包含第一器件区以及第二器件区，所述第一器件区至少具有一非易失存储单元，所述非易失存储单元的栅极周围的所述第一器件区的表面具有因制备所述非易失存储单元的氮墙而形成的第一氮化物层，所述第二器件区具有自下至上依次层叠的第二器件氧化物层和第二器件多晶硅层，本发明先不去除所述第一氮化物层，而是直接在在所述基底上制备抗反射涂层，并选择性刻蚀所述抗反射涂层和所述第二器件多晶硅层，以形成第二器件栅极，最后，去除剩余的所述抗反射涂层和所述第一氮化物层，避免多次刻蚀对所述非易失存储单元造成损伤。

以下请参考图2以及图3a-图3d具体说明所述半导体器件的制备方法，其中，图2为本发明一实施例中半导体器件的制备方法的流程图；图3a-图3d为本发明一实施例中半导体器件的制备方法的示意图。

首先，进行步骤S11，提供基底210，所述基底210包含第一器件区211以及第二器件区212，所述第一器件区212至少具有一非易失存储单元，所述非易失存储单元的栅极周围的所述第一器件区211的表面具有因制备所述非易失存储单元的氮墙而形成的第一氮化物层，所述第二器件区212具有自下至上依次层叠的第二器件氧化物层250和第二器件多晶硅层260。

在本实施例中，所述非易失存储单元为电可擦可编程只读存储器，所述非易失存储单元包含一浮栅晶体管和一选择晶体管，所述选择晶体管的栅极为选择栅232，所述选择栅232与所述基底210之间具有一第一高压氧化层222，所述浮栅晶体管的栅极包括浮栅231以及控制栅233，所述浮栅231与所述基底210之间具有一第二高压氧化层221，所述浮栅231与所述控制栅233之间通过一ONO介质层240相隔离，所述ONO介质层240并位于所述控制栅233和所述选择栅232周围的所述第一器件区211的表面以及所述选择栅232的表面，所述ONO介质层24包括自下至上依次层叠的第一氧化物膜241、第二氮化物膜242以及第三氧化物膜243，如图3a所示，其中，所述第一氮化物层为所述控制栅233和所述选择栅232周围的所述第一器件区211的表面以及所述选择栅232的表面的第二氮化物膜242，所述氮墙为位于所述浮栅晶体管的栅极内的第二氮化物膜242。在本实施例中，基底210还可以包括其它结构，如沟道等，此为本领域的常规技术手段，在此不一一详述。

较佳的，所述第二高压氧化层221具有一隧穿窗口223，有利于电子穿过所述第二高压氧化层221，以对所述浮栅231进行编程。

其中，所述浮栅231和所述选择栅232的材料可以为掺杂多晶硅，所述控制栅233的材料可以为非掺杂多晶硅，但所述浮栅231和所述选择栅232的材料并不限于为掺杂多晶硅，所述控制栅233的材料也不限于为非掺杂多晶硅，如所述浮栅231和所述选择栅232的材料可以为金属，或所述控制栅233的材料可以为金属，亦在本发明的思想范围之内。另外，所述第二器件多晶硅层260的材料可以为非掺杂多晶硅，所述第二器件多晶硅层260的材料不限于为非掺杂多晶硅，如所述第二器件多晶硅层260的材料可以为金属，亦在本发明的思想范围之内。

由于在本实施例中，所述第一氮化物层上还具有一所述第三氧化物膜243，所以在进行步骤S12之前，可以采用本领域的常用刻蚀方法先去除所述第一氮化物层上的所述第三氧化物膜243，以方便在步骤S14中去除剩余的所述抗反射涂层270和所述第一氮化物层。

然后，进行步骤S12，在所述基底210上制备抗反射涂层270，如图3b所示。较佳的，所述抗反射涂层270为电介质抗反射涂层(Darc)，可以很好地反射光照(光刻曝光时的光照)，制备出的尺寸精确的光阻，但所述抗反射涂层270并不限于为电介质抗反射涂层，如还可以为电介质抗反射涂层与有机抗反射涂层(Barc)的组合。进一步的，所述电介质抗反射涂层的材料为氮化物，与所述第一氮化物层的材质相近，在步骤S14中方便去除。在本实施例中，所述抗反射涂层270的厚度为例如等，可以有效地反射光照。

步骤S13，采用常规的光刻和干法刻蚀的方法，选择性刻蚀所述抗反射涂层270和所述第二器件多晶硅层260，以形成第二器件栅极234，如图3c所示。

步骤S14，去除剩余的所述抗反射涂层270和所述第一氮化物层。较佳的，采用湿法刻蚀去除剩余的所述抗反射涂层270和所述第一氮化物层，湿法刻蚀的选择比高，容易控制。采用一步刻蚀法去除剩余的所述抗反射涂层270和所述第一氮化物层，即去除剩余的所述抗反射涂层270和所述第一氮化物层采用同一程式(recipe)里的同一步(step)，节约工艺，但也可以采用多步刻蚀法，即去除剩余的所述抗反射涂层270和所述第一氮化物层采用同一程式(recipe)里的不同步(step)。

在同一产品(product)的制程中，采用现有技术中半导体器件的制备方法的晶圆的良率为54％，而本实施例中半导体器件的制备方法的晶圆的良率为94％，可见同时去除剩余的所述抗反射涂层和所述第一氮化物层，有效地减少了在制备过程中对器件的损伤。

本发明并不限于以上实施例，例如所述非易失存储单元不限于为电可擦可编程只读存储器，还可以为flash存储器等，所述flash存储器的栅极亦具有氮墙，所以所述flash存储器的栅极周围的所述第一器件区的表面亦会具有因制备所述flash存储器的氮墙而形成的第一氮化物层，所以亦需要去除所述第一氮化物层，只要所述非易失存储单元的栅极周围的所述第一器件区的表面具有因制备所述非易失存储单元的氮墙而形成的第一氮化物层，就可以采用本发明的半导体器件的制备方法，同时去除剩余的所述抗反射涂层和所述第一氮化物层，从而减少或避免在制备过程中对器件的损伤。

综上所述，本发明提供一种半导体器件的制备方法，半导体器件的制备方法包括提供基底，所述基底包含第一器件区以及第二器件区，所述第一器件区至少具有一非易失存储单元，所述非易失存储单元的栅极周围的所述第一器件区的表面具有因制备所述非易失存储单元的氮墙而形成的第一氮化物层，所述第二器件区具有自下至上依次层叠的第二器件氧化物层和第二器件多晶硅层，然后，先不去除所述第一氮化物层，而是直接在在所述基底上制备抗反射涂层，并选择性刻蚀所述抗反射涂层和所述第二器件多晶硅层，以形成第二器件栅极，最后，去除剩余的所述抗反射涂层和所述第一氮化物层，避免多次对所述非易失存储单元造成损伤。与现有技术相比，本发明提供的含有偏压温度不稳定性测试电路具有以下优点：

本发明提供的半导体器件的制备方法，在该半导体器件的制备方法中，在所述基底上制备抗反射涂层步骤之前不去除所述第一氮化物层，而在选择性刻蚀所述抗反射涂层和所述第二器件多晶硅层步骤之后，在去除剩余的所述抗反射涂层的同时去除所述第一氮化物层，与现有技术相比，去除剩余的所述抗反射涂层和所述第一氮化物层在同一步骤中进行，避免多次对所述非易失存储单元造成损伤，从而进一步的避免所述浮栅晶体管或所述选择晶体管的漏电，提高良率。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (11)

1.一种半导体器件的制备方法，包括：

提供基底，所述基底包含第一器件区以及第二器件区，所述第一器件区至少具有一非易失存储单元，所述非易失存储单元的栅极周围的所述第一器件区的表面具有因制备所述非易失存储单元的氮墙而形成的第一氮化物层，所述第二器件区具有自下至上依次层叠的第二器件氧化物层和第二器件多晶硅层；

在所述基底上制备抗反射涂层；

选择性刻蚀所述抗反射涂层和所述第二器件多晶硅层，以形成第二器件栅极；

同时去除剩余的所述抗反射涂层和所述第一氮化物层。

2.如权利要求1所述的半导体器件的制备方法，其特征在于，所述非易失存储单元为电可擦可编程只读存储器。

3.如权利要求2所述的半导体器件的制备方法，其特征在于，所述非易失存储单元包含一浮栅晶体管和一选择晶体管，所述选择晶体管的栅极为选择栅，所述选择栅与所述基底之间具有一第一高压氧化层，所述浮栅晶体管的栅极包括浮栅以及控制栅，所述浮栅与所述基底之间具有一第二高压氧化层，所述浮栅与所述控制栅之间通过一ONO介质层相隔离，所述ONO介质层位于所述控制栅和所述选择栅周围的所述第一器件区的表面以及所述选择栅的表面，所述ONO介质层包括自下至上依次层叠的第一氧化物膜、第二氮化物膜以及第三氧化物膜，所述第一氮化物层为所述控制栅和所述选择栅周围的所述第一器件区的表面以及所述选择栅的表面的第二氮化物膜。

4.如权利要求3所述的半导体器件的制备方法，其特征在于，所述第二高压氧化层具有一隧穿窗口。

5.如权利要求3所述的半导体器件的制备方法，其特征在于，所述浮栅和所述选择栅的材料为掺杂多晶硅，所述控制栅的材料为非掺杂多晶硅。

6.如权利要求1-5中任意一项所述的半导体器件的制备方法，其特征在于，所述抗反射涂层为电介质抗反射涂层。

7.如权利要求6所述的半导体器件的制备方法，其特征在于，所述电介质抗反射涂层的材料为氮化物。

8.如权利要求7所述的半导体器件的制备方法，其特征在于，采用一步刻蚀法去除剩余的所述抗反射涂层和所述第一氮化物层。

9.如权利要求1-5中任意一项所述的半导体器件的制备方法，其特征在于，所述抗反射涂层的厚度为

10.如权利要求1-5中任意一项所述的半导体器件的制备方法，其特征在于，采用湿法刻蚀去除剩余的所述抗反射涂层和所述第一氮化物层。

11.如权利要求1-5中任意一项所述的半导体器件的制备方法，其特征在于，所述第二器件多晶硅层的材料为非掺杂多晶硅。