CN1264179A - 三层多晶硅嵌入式非易失性存储器单元及其制造方法 - Google Patents
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Abstract
包括非易失性随机存取存储器(NVRAM)阵列的逻辑芯片和其制造方法。该芯片包括各种器件,其栅在三层多晶硅中的一层或多层上。芯片逻辑使用普通FET,阵列支持包括高压FET。逻辑和支持都是CMOS。该芯片逻辑内的普通FET的栅由第三层或最高层多晶硅实现。第三层多晶硅同样用做高压FET和阵列字线的掩模,而两者都以第二层多晶硅为栅。第一层多晶硅只用做单元浮栅。
Description
本发明一般涉及非易失性存储器单元，尤其涉及具有高集成度的直写式非易失性随机存取存储器(NVRAM)单元及其制造方法。
工业界众所周知，在诸如非易失性随机存取存储器单元(NVRAM)阵列内是非易失性浮栅存储器单元。在NVRAM单元内，单元的导电状态由该单元的浮栅充电状态决定。该浮栅是双器件NAND结构类中的场效应晶体管(FET)的电绝缘栅。穿过一薄绝缘层将电荷注入到该浮栅上或从该浮栅上移去，而通常(读操作过程)该绝缘层将该栅与相连导电层电隔离。一般说来，充成负电态的浮栅代表二进制1态，而非充电浮栅代表二进制0态。该NAND类结构中的其他器件提供单元读写选择。
对于写单元，控制栅(或编程栅)容性耦合至阵列一部分中的浮栅。远高于通常工作电压的编程电压加置在控制栅上来偏置该浮栅，足以改变该单元浮栅的电荷，即写所选单元。
然而，范围在8-20伏的一般编程电压已足够高到损坏单栅FET。因此，NVRAM芯片要求包含在不引起损坏情况下能够处理这些更高电压的特殊高压器件。一般的高压FET具有更厚的栅氧，它能够忍受由于加置该编程电压引起的更高电场。
一般说来，用光刻确定该特定芯片管心的面积。不幸地是，将这些高压器件区域内的厚介质暴露在光刻过程中，不仅损害了该介质，导致损害芯片成品率的失效发生；并且，留下使现有工艺器件更不可靠的残留沾污。
因此，需要有在不损害芯片成品率或可靠性情况下，可以包括这些栅氧FET的非易失性存储器的半导体工艺。
本发明的目的之一是减少NVRAM单元的尺寸，从而增加在单片集成电路中可以包括的NVRAM单元。
本发明是包括非易失性随机访问存储器(NVRAM)阵列的逻辑芯片及其制造方法。该芯片包括栅在三层多晶硅中的一层或多层上的器件。芯片逻辑使用普通FET，而阵列支持包括高压FET。逻辑和支持都是CMOS。该芯片逻辑内的普通FET的栅是第三层或最高层多晶硅。第三层多晶硅同样用做高压FET和阵列字线的掩模，而两者都以第二层多晶硅为栅。第一层多晶硅只用做单元浮栅。
结合附图阅读以下本发明的优选实施例的具体描述，会更好地理解上述和其他事实，方面及其优点。在这些图中，
图1是该优选实施例三层多晶硅方法的流程图，它用来形成包括逻辑和嵌入式EEPROM单元的优选实施例的集成电路；
图2A-D显示准备半导体晶片的步骤；
图3显示在单元区域形成浮栅层的步骤；
图4A-E显示形成多晶硅高压栅层的步骤；
图5A-C显示确定逻辑器件栅的步骤；
图6A-B显示确定HiV栅和字线的步骤；
图7A-B显示确定单独单元浮栅的步骤；
图8A-E显示注入器件源/漏扩散区的步骤；
图9显示在图8E中的器件结构上形成氮化物的步骤；
图10显示用退火来扩散注入到源/漏的掺杂剂后的晶片；
图11A是图10内EEPROM单元区域A的扩展平面图；以及
图11B是在图11A区域内的EEPROM单元的分解图。
现在参见附图，具体参见图1，这是形成包括逻辑和嵌入式EEPROM单元的三层多晶硅集成电路的优选方法的流程图。在芯片逻辑和EEPROM单元间的接口包括了高压(HiV)器件。该HiV FET能够忍受擦除或写操作过程中经历的高于普通电压操作状态的电压。
首先，如图2A-D的横截面图所示，在步骤50中准备半导体晶片100，优选硅。图2A中在晶片100上形成衬垫氧化物102和衬垫氮化物104。该衬垫氧化物层102优选15nm厚，而该衬垫氮化物层104优选为172nm厚。优选用光刻来确定浅隔离槽106，108，110和112。接着，通过衬垫氧化物102和衬垫氮化物104刻蚀槽106，108，110和112深入至该硅片100约500nm处。
该优选实施例的制造工艺是通常称为CMOS的互补绝缘栅场效应晶体管(FET)工艺，并且既包括普通FET和高压FET，也包括浮栅单元器件。因此，普通FET和高压FET此处分别对应区域114，116中的NFET和PFET，以及区域118和120中的HiV NFET和HiVPFET。这儿EEPROM单元对应区域122中的浮栅单元器件。该横截面图用来例示所有五种不同器件的形成。
至此，确定了器件区域114，116，118，120和122之后，用优选TEOS的氧化物来填充浅槽106，108，110和112，并且为了TEOS的致密，将填充结构在1000℃下退火。接着图2B中优选热磷酸湿蚀剥离衬垫氮化物层104并平整表面124。
图2C中，确定用于HiV NFET118和EEPROM单元122的高压p阱。掩模126保护NFET区域114，同样保护PFET区域116和HiVPFET区域120。为了修整高压阈值，使用箭头128代表的两步注入，将硅片100的非掩模表面区域注入到足够水平。首先，在195KeV下注入硼至2.0×1012cm-2的掺杂剂水平，接着在75KeV下注入BF2至8.0×1012cm-2的掺杂剂水平。在两步注入后，使用干法剥离除去该掩模126，使用S/N/O清洁法(硫酸硝酸臭氧(sulfuric nitric ozone)清洁)清洁该晶片来再次暴露表面124。
接着，在图2D中为HiV PFET118形成高压FET的n阱。掩模130再次屏蔽表面124来保护普通PFET区域116，普通NFET区域114，HiV NFET区域120以及EEPROM单元112，而让HiV PFET区域118暴露着。与高压p阱类似，用箭头132代表的两步掺杂法掺杂高压n阱。首先，在1000KeV下注入砷至4.0×1013cm-2的掺杂剂水平，接着在140KeV下注入锑至2.0×1012cm-2的掺杂剂水平。使用干法剥离除去抗蚀剂130并且从表面124剥去剩余衬垫氧化物102。这样，完成了晶片准备步骤50。
接下来，如图3所示，步骤52中，在单元区域形成浮栅层134。首先，在表面124上生长9.0nm隧道氧化物层136。接着，在该隧道氧层136上生长120.0nm非晶态多晶硅浮栅层134。用合适的掺杂剂注入该浮栅层并在该多晶硅浮栅层134上形成氧化物-氮化物-氧化物(ONO)层138。优选用如下方法形成该ONO层138。先在该非晶态多晶硅浮栅层134上形成9.0nm厚干氧化物层，随后淀积8.5nm厚氮化物层和随后的1.5-2.0nm厚氧化物层。在该ONO层上形成掩模构图140，并且通过刻蚀掉暴露的ONO和非晶态多晶硅来构图该浮栅层134。剥去表面124上的剩余隧道氧化物来再次暴露器件区域114，116，118和120内的硅表面124。
接下来，如图4A-E所示，步骤54中，在裸露表面124上形成图4A中的高压器件栅氧层142。接着，在该高压栅氧层上形成多晶硅高压栅层144。最好该高压栅氧层厚23.5nm，该多晶硅栅层144厚200.0nm。在该多晶硅高压栅层144上形成4.0nm厚的薄氧层(图中未显示)。在该薄氧层上淀积优选120.0nm厚的氮化物层146。
图4B中，在位于HiV PFET区域118，HiV NFET区域120以及EEPROM区域112之上的氮化物层146上形成掩模148。接着，选择性地从PFET区域114和NFET区域116中移去部分多晶硅高压栅层144，薄氧层以及氮化物层146。图4C中，一旦移去抗蚀剂148，就从PFET区域114和NFET区域116内的表面124中剥去该高压栅氧层。随后在PFET区域114和NFET区域116生长优选10.0nm厚的临时保护性氧化物层(未示出)。
接下来，确定普通电压FET的n阱和p阱。因此，图4D中，在图4C的结构上形成n阱掩模150，并且，如箭头152所示注入该n阱。剥去该n阱掩模150，形成图4B中的p阱掩模154。接着，剥去该p阱掩模154。清洁暴露的表面以移去该氧化物层并且形成栅氧层。优选该栅氧是在N2O中生长的7.0nm厚的氧化物层。
接下来，在图5A-C代表的步骤56中，在区域114，116内确定逻辑器件或普通FET栅。图5A中，共形地形成多晶硅栅层158。优选栅层158厚200.0nm，在栅氧化物层上形成。图5B中，在该共形多晶硅栅层158上形成掩模图案160，用来确定所有器件114，116，118，120和122的栅。优选用众所周知的TEOS硬掩模工艺形成该栅掩模图案160。图5C中，选择性移去该共形多晶硅栅层158以便从该多晶硅栅层158中确定PFET栅162和NFET栅164。此外，从该构图后的栅层158中形成高压栅硬掩模166和EEPROM栅硬掩模168的图案。侧壁物170沿垂直边沿保留。
接下来，在如图6A-B代表的步骤58中，确定HiV栅和字线。图6A中，掩模172屏蔽PFET栅162和NFET栅164，并应用干蚀法刻蚀掉暴露的氮化物146，留在掩模图案160下的氮化物保留。氮化物刻蚀后，接着是多晶硅刻蚀，其中，当选择性移去高压栅层144时移去掩模多晶硅图案166，168和侧壁物170，留下在图6B中位于纸内的HiV PFET栅174和HiV NFET栅176和超出纸面的EEPROM阵列长度分布的字线叠层180和182。如图，HiV PFET栅174和HiVNFET栅176以及EEPROM栅168’由高压栅层144，146构成。从这个角度看，侧壁物170也被移去了。刻蚀在浮栅层134上的ONO层138处结束。
接下来，如图7A-B代表的步骤60中，确定单独的单元浮栅。这里，图7A示例最终浮栅确定步骤，其中确定被178掩模的PFET栅162和NFET栅164，HiV PFET栅174和HiV NFET栅176。刻蚀ONO层138的暴露部分以再次暴露浮栅层134的非掩模部分，随后被选择性刻蚀，留下确定图7B中的EEPROM单元的字线叠层180，182。每个EEPROM栅单元包括浮栅180f或182f以及字线180w或182w。在确定了PFET栅162和NFET栅164，HiV PFET栅174和HiV NFET栅176，字线180w，182w，以及栅180f或182f后，可以实施源漏扩散。
图8A-E中，注入器件源漏扩散。图8A中，在图7B的结构上形成扩散掩模184，用来确定高压扩散注入的区域。通过该掩模184开窗186和188，开窗186使HiV NFET区域120暴露，开窗188使EEPROM区域22内的位线接触区域暴露。如箭头190所示，(通过窗186，188)用磷注入暴露区域，使区域120内的HiV NFET扩散和位于EEPROM区域122内的位线接触区域内的EEPROM单元漏扩散都轻掺杂。接着，剥去掩模184。通过热磷酸湿蚀从字线180，182和HiV栅上剥去层146。图8B中，形成掩模192，只暴露EEPROM区域122。接着，在EERPOM区域122内用砷注入EEPROM单元源/漏扩散。
图8C中，已经注入该EEPROM单元和HiV NFET，在栅162，164，174和176及字线叠层180和182的每个上形成氮化物侧壁195。优选用下述方法形成该氮化物侧壁。即通过淀积共形氮化物层，接着用诸如反应离子刻蚀(RIE)的方向性刻蚀来从水平表面除去氮化物。
接下来，图8D中，掩模196屏蔽PFET114，并且用箭头198代表的最终n型注入完成该NFET器件。在注入NFET198过程中，确定n型源/漏扩散，同时掺杂NFET栅164和HiV NFET栅176。剥去掩模196，并且在图8E中，实际是掩模196反版的掩模200屏蔽n型区，而箭头202代表的锗和硼注入PFET区域114和HiV PFET区域，用来确定p型源/漏扩散和掺杂栅162，174。
接下来，在图9和10代表的步骤64中，在该器件结构上形成硅化物。首先，优选用干剥法从晶片上剥去该掩模200，并清洁该晶片。优选用快速热退火将该晶片退火，以激活掺杂剂并修补由于掺杂剂注入引起的表面损伤。优选用溅射淀积工艺淀积钛层。在氮气氛中将该钛层退火，以便在暴露区域上形成钛硅化物。接着，剥去未反应的钛，跟着是硅化物转换退火，这使得栅162，164，174，176以及字线叠层180，182被TiSi2 204帽盖。也硅化源/漏区。从这个角度，可以用业内众所周知的常规线后端工艺继续加工。
图11A是图10内EEPROM单元区域A的扩展平面图。图11B是图11A的EEPROM单元的分解图。由浮栅182f和浮栅部分180f，228，230代表图11A-B内所示的四单元部分。字线180容性耦合至浮栅180f和228，而字线182容线耦合至浮栅182f和230。四单元共享每个位线扩散区224，232，而对于图11A-B的每个位线扩散区只显示其中之二。源线222，226分别与一条字线180w，182w平行，并为其上的单元提供源电压。位于浮栅180f，182f，228，230和表面124之间的隧道氧化物便于单元编程。
在擦除过程中，浮栅180f，182f，228，230上原先存储(写)的电子通过隧道氧化物236，238隧穿至源线222，226。在写过程，从沟道240，242将电子注射到浮栅180f，182f，228，230。
在读操作中，当选中字线时，根据浮栅上存储的电子电荷，该浮栅的FET要么跑到“ON”态，要么留在“OFF”态。因此，可以向单元端口施加如下表所列的电压来对图11A-B内的单元编程，读，擦除和再编程。
| 读 | 写 | 擦除 | |
| 位线 | 1V | “0”＝5V“1”＝0V | 浮置 |
| 字线 | 3V | 10V | 0V |
| 源线 | 0V | 0V | 10V |
至此，已经形成包括逻辑和嵌入式非易失性阵列的优选实施例的集成电路，例如，带嵌入式闪存的微处理器。在不经历现有半导体工艺的拖拉效应(dilatory effect)情况下，优选实施例的三层多晶硅工艺提供带嵌入式EEPROM阵列的集成电路逻辑芯片。
尽管以优选实施例描述本发明，熟练的技术人员将认识到，在后附权利要求的精神和范围内，本发明可以有所改动。
Claims (18)
1.集成电路(IC)逻辑芯片，包括：
一个或多个NVRAM单元构成的非易失性随机存取存储器(NVRAM)阵列，每个所述单元包括：
位于位线和源线之间的浮栅，所述浮栅在第一导电层上，以及
第二导电层上的字线器件；
单元选择电路，所述单元选择电路包括在所述第二导电层上具有栅的多个第一FET；以及
包括在第三导电层上具有栅的多个第二FET的多个逻辑栅，所述单元选择电路选择所述阵列内响应所述多个逻辑栅的单元，所述多个逻辑栅从所述阵列接收选择的数据。
2.权利要求1的IC芯片，其中所述第一FET具有比所述第二FET更厚的栅介质。
3.权利要求2的IC芯片，其中所述第一FET包括一个或多个第一导电类型的FET和一个或多个第二导电类型的FET。
4.权利要求3的IC芯片，其中所述第二FET包括一个或多个所述导电类型的FET和一个或多个所述第二导电类型的FET。
5.权利要求4的IC芯片，其中每个所述浮栅包括位于所述位线和所述源线间浮栅沟道上的隧道氧化物，所述隧道氧化物比所述第二FET的栅介质厚。
6.权利要求5的IC芯片，其中所述IC芯片是硅IC芯片，所述栅介质是SiO2，所述隧道氧化物厚9.0nm，所述第一FET具有22.5nm厚的栅氧，所述第二FET具有7.0nm厚的栅氧。
7.形成集成电路芯片的方法，所述集成电路芯片包括具有嵌入式非易失性随机存取存储器(NVRAM)阵列的多个逻辑电路，所述方法包括以下步骤：
a)在半导体晶片上确定器件区域，所述器件区域包括阵列区域，第一器件类型区域和第二器件类型区域；
b)在所述阵列区域内的所述半导体晶片上选择性形成第一浮栅层；
c)在所述第一器件区域内的所述半导体晶片上和所述浮栅层上选择性形成第一栅层；
d)在所述第二器件类型区域的所述半导体晶片上和所述第一栅层上形成第二栅层；
e)在每个所述区域内确定器件栅；以及
f)在上述已确定的器件栅旁形成源漏扩散区。
8.权利要求7的方法，其中确定器件区域的步骤(a)包括：
1)在半导体晶片的表面形成隔离槽；以及
2)在上述阵列区域和上述第一器件类型区域内形成隔离阱。
9.权利要求8的方法，其中该半导体晶片是硅片，并且选择性形成该浮栅层的步骤(b)包括：
1)在上述表面上形成隧道氧化物；
2)在上述隧道氧化物上形成多晶硅层；以及
3)刻蚀上述多晶硅层，从上述第一器件类型区域和上述第二器件类型区域移去上述多晶硅层。
10.权利要求9的方法，其中选择性形成该浮栅层的步骤(b)，在刻蚀该多晶硅层的步骤3)前，进一步包括以下步骤：
2A)在上述多晶硅层上形成氧化物-氮化物-氧化物(ONO)层。
11.权利要求9的方法，其中选择性形成第一栅层的步骤(c)包括以下步骤：
1)在上述硅表面上形成第一栅氧层；
2)在上述第一栅氧层上形成多晶硅层；以及
3)刻蚀上述多晶硅层，从上述第二器件类型区域移去上述多晶硅层。
12.权利要求11的方法，其中选择性形成第一栅层的步骤(c)，在刻蚀该多晶硅层的步骤3)前，进一步包括以下步骤：
2A)在上述多晶硅层上形成氧化物和氮化物层。
13.权利要求11的方法，其中形成第二栅层的步骤(d)包括以下步骤：
1)在上述第二器件类型区域中形成隔离阱；
2)在上述硅表面上形成第二栅氧层；以及
3)在上述第二栅氧层上形成多晶硅层。
14.权利要求13的方法，其中确定器件栅层的步骤(e)包括以下步骤：
1)构图上述第二栅层，上述图案化的第二栅层确定上述第二器件类型区域内的栅和上述第一器件类型区域和上述阵列区域内的掩模图案；
2)确定上述第一器件类型区域内的第一栅和上述阵列区域内的字线；以及
3)确定上述阵列区域内的浮栅。
15.权利要求14的方法，其中第一栅层包括上述多晶硅层上的介质层，确定第一栅和字线的步骤(2)包括以下步骤：
A)在上述已确定的第二栅上形成保护层；
B)移去上述介质层，上述第一栅层内的上述多晶硅层暴露在上述掩模图案的图形之间；以及
C)刻蚀上述暴露的多晶硅层。
16.权利要求15的方法，其中该浮栅层包括上述多晶硅层上的介质层，确定该浮栅的步骤(3)包括以下步骤：
A)在上述已确定的第一栅和第二栅上形成保护层；
B)移去上述介质层，上述浮栅层内的上述多晶硅层暴露在上述字线间；以及
C)刻蚀上述暴露的多晶硅层。
17.权利要求16的方法，其中形成源漏扩散区的步骤(f)包括以下步骤：
1)将掺杂剂注入到源漏区；
2)扩散上述注入的掺杂剂；
3)在上述已确定的栅和已注入的源漏区上形成氮化物层；
4)注入和扩散上述标准逻辑FET；以及
5)在上述已确定的栅和已注入的源漏区上形成硅化物。
18.权利要求17的方法，其中上述隧道氧化物生长至9.0nm厚，上述第一栅氧生长至23.5nm厚，上述第二栅氧生长至7.0nm厚。
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100382320C (zh) * | 2003-11-24 | 2008-04-16 | 夏普株式会社 | 存储阵列层和编程3d rram的方法 |
| CN101615426B (zh) * | 2001-12-20 | 2012-06-13 | 微米技术有限公司 | 可编程导体随机存取存储器以及向其中写入的方法 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6362049B1 (en) * | 1998-12-04 | 2002-03-26 | Advanced Micro Devices, Inc. | High yield performance semiconductor process flow for NAND flash memory products |
| US6653189B1 (en) * | 2000-10-30 | 2003-11-25 | Advanced Micro Devices, Inc. | Source side boron implant and drain side MDD implant for deep sub 0.18 micron flash memory |
| DE10101270A1 (de) * | 2001-01-12 | 2002-07-25 | Infineon Technologies Ag | Verfahren zur Herstellung von eingebetteten nichtflüchtigen Halbleiterspeicherzellen |
| KR100399350B1 (ko) * | 2001-08-09 | 2003-09-26 | 삼성전자주식회사 | 부유 트랩형 소자를 가지는 비휘발성 반도체 메모리 장치및 그 제조방법 |
| US6841824B2 (en) | 2002-09-04 | 2005-01-11 | Infineon Technologies Ag | Flash memory cell and the method of making separate sidewall oxidation |
| US7160771B2 (en) * | 2003-11-28 | 2007-01-09 | International Business Machines Corporation | Forming gate oxides having multiple thicknesses |
| CN100539155C (zh) * | 2004-03-30 | 2009-09-09 | 精工电子有限公司 | 浮栅非易失性存储器 |
| US7679130B2 (en) * | 2005-05-10 | 2010-03-16 | Infineon Technologies Ag | Deep trench isolation structures and methods of formation thereof |
| KR100673017B1 (ko) * | 2005-12-07 | 2007-01-24 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 그 제조 방법 |
| JP4998934B2 (ja) * | 2006-03-30 | 2012-08-15 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置の製造方法 |
| US7790541B2 (en) * | 2007-12-04 | 2010-09-07 | International Business Machines Corporation | Method and structure for forming multiple self-aligned gate stacks for logic devices |
| US7541277B1 (en) | 2008-04-30 | 2009-06-02 | International Business Machines Corporation | Stress relaxation, selective nitride phase removal |
| TWI622847B (zh) * | 2017-01-10 | 2018-05-01 | 晶睿通訊股份有限公司 | 廣角照明裝置 |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US379449A (en) * | 1888-03-13 | gondell | ||
| US5086008A (en) | 1988-02-29 | 1992-02-04 | Sgs-Thomson Microelectronics S.R.L. | Process for obtaining high-voltage N channel transistors particularly for EEPROM memories with CMOS technology |
| FR2642901B1 (fr) | 1989-01-17 | 1991-05-10 | Sgs Thomson Microelectronics | Procede de fabrication simultanee de transistors mos a grille flottante, haute tension et logiques |
| US5081054A (en) | 1989-04-03 | 1992-01-14 | Atmel Corporation | Fabrication process for programmable and erasable MOS memory device |
| KR930007527B1 (ko) | 1990-09-22 | 1993-08-12 | 삼성전자 주식회사 | 스토리지 셀 어레이와 주변회로를 갖는 불휘발성 반도체 메모리 장치의 제조방법 및 그 구조 |
| US5254489A (en) | 1990-10-18 | 1993-10-19 | Nec Corporation | Method of manufacturing semiconductor device by forming first and second oxide films by use of nitridation |
| US5587332A (en) | 1992-09-01 | 1996-12-24 | Vlsi Technology, Inc. | Method of making flash memory cell |
| EP0595250B1 (en) | 1992-10-27 | 1999-01-07 | Nec Corporation | Method of fabricating non-volatile semiconductor memory device |
| JP3363502B2 (ja) | 1993-02-01 | 2003-01-08 | 三菱電機株式会社 | 半導体記憶装置の製造方法 |
| JP2536413B2 (ja) | 1993-06-28 | 1996-09-18 | 日本電気株式会社 | 半導体集積回路装置の製造方法 |
| US5439840A (en) * | 1993-08-02 | 1995-08-08 | Motorola, Inc. | Method of forming a nonvolatile random access memory capacitor cell having a metal-oxide dielectric |
| US5756385A (en) | 1994-03-30 | 1998-05-26 | Sandisk Corporation | Dense flash EEPROM cell array and peripheral supporting circuits formed in deposited field oxide with the use of spacers |
| TW318961B (zh) | 1994-05-04 | 1997-11-01 | Nippon Precision Circuits | |
| US5567636A (en) * | 1995-02-27 | 1996-10-22 | Motorola Inc. | Process for forming a nonvolatile random access memory array |
| JP3165615B2 (ja) * | 1995-03-17 | 2001-05-14 | 財団法人国際超電導産業技術研究センター | 表面元素分析方法及び装置 |
| DE69528970D1 (de) * | 1995-06-30 | 2003-01-09 | St Microelectronics Srl | Herstellungsverfahren eines Schaltkreises, der nichtflüchtige Speicherzellen und Randtransistoren enthält, und entsprechender IC |
| KR100199382B1 (ko) * | 1996-06-27 | 1999-06-15 | 김영환 | 플래쉬 메모리 소자의 제조방법 |
| DE69732838D1 (de) | 1997-07-16 | 2005-04-28 | St Microelectronics Srl | Herstellungsverfahren für einen integrierten Schaltkreis mit einer Speicherzellenmatrix |
-
1999
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-
2000
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- 2000-02-16 KR KR1020000007341A patent/KR100359551B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101615426B (zh) * | 2001-12-20 | 2012-06-13 | 微米技术有限公司 | 可编程导体随机存取存储器以及向其中写入的方法 |
| CN100382320C (zh) * | 2003-11-24 | 2008-04-16 | 夏普株式会社 | 存储阵列层和编程3d rram的方法 |
Also Published As
| Publication number | Publication date |
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| JP2000243938A (ja) | 2000-09-08 |
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