CN105097819A - Hkmg技术中嵌入式闪存的双硅化物形成方法 - Google Patents

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Abstract

本发明涉及具有低多晶硅电阻和高编程/擦除速度、利用替代栅极技术将非易失性存储器(NVM)嵌入HKMG集成电路中的结构和方法。在HKMG电路的替代栅极工艺之后，在NVM器件的顶面上方形成的硅化物层防止了接触件形成期间的多晶硅损坏，并且提供了低栅极电阻，从而提高了NVM器件的编程/擦除速度。本发明涉及HKMG技术中嵌入式闪存的双硅化物形成方法。

Description

HKMG技术中嵌入式闪存的双硅化物形成方法
相关申请的交叉引用
本申请要求于2014年5月16日提交的标题为“DualSilicideFormationMethodtoEmbedFlashMemoryinHKMGTechnology”的美国临时申请第61/994,508号的优先权，其全部内容结合于此作为参考。
技术领域
本发明涉及HKMG技术中嵌入式闪存的双硅化物形成方法。
背景技术
在过去的十几年内，半导体集成电路(IC)产业经历了快速发展。在IC发展过程中，功能密度(即，每一芯片面积上互连器件的数量)通常已经增加而几何尺寸(即，使用制造工艺可以制造的最小组件(或线))却已减小。在一些IC设计中，实施为缩小技术节点的一种进步利用金属栅电极代替典型的多晶硅栅电极以改进器件性能和降低部件尺寸。
发明内容
为了解决现有技术中存在的问题，根据本发明的一个方面，提供了一种集成电路(IC)，包括：半导体衬底，包括外围区域和存储单元区域；高k金属栅极(HKMG)电路，设置在所述外围区域上；第一存储单元，形成在所述存储单元区域上，包括选择栅极(SG)和存储栅极(MG)；以及硅化物层。
在上述IC中，为所述第一存储单元的镜像的第二存储单元设置为邻近所述第一存储单元。
在上述IC中，所述硅化物层设置在所述第一存储单元的所述SG和所述MG的顶面上；以及硬掩模层设置在所述HKMG电路的顶面上方。
在上述IC中，所述第一存储单元还包括：电荷捕获层，布置在所述MG和所述SG的相邻侧壁之间，所述电荷捕获层延伸在所述MG下方；以及侧壁间隔件，邻接所述MG的外侧壁。
在上述IC中，还包括：基底介电层，设置在所述半导体衬底的基底表面之上且设置在所述SG和所述电荷捕获层之下；基底硅化物层，设置在所述半导体衬底的有源区上的所述半导体衬底的基底表面上方；以及CESL(接触蚀刻停止层)，设置在所述有源区中的所述基底硅化物层之上。
在上述IC中，所述硅化物层部分地而非全部地设置在所述第一存储单元的所述MG和所述SG的顶面上；以及所述硬掩模层设置在所述HKMG电路和所述电荷捕获层的顶面上方。
在上述IC中，所述硅化物层设置在所述第一存储单元的所述SG的顶面上；以及所述硬掩模层设置在所述HKMG电路、所述电荷捕获层、所述MG和所述侧壁间隔件的顶面上方。
在上述IC中，所述硅化物层设置在所述第一存储单元的所述MG的顶面上；以及所述硬掩模层设置在所述HKMG电路、所述SG、所述电荷捕获层、所述侧壁间隔件和所述CESL的顶面上方。
在上述IC中，所述MG和所述SG包括多晶硅；所述半导体衬底包括Si；所述硅化物层包括NiSi(硅化镍)；所述CESL包括SiN(氮化硅)；以及所述硬掩模层包括SiO2(二氧化硅)、SiN或SiON。
根据本发明的另一方面，还提供了一种集成电路(IC)，包括：半导体衬底，包括外围区域和存储单元区域；HKMG(高k金属栅极)电路，设置在所述外围区域上；两个邻近的分裂栅极闪存单元，形成在所述存储单元区域上，每个所述分裂栅极闪存单元均包括选择栅极(SG)和存储栅极(MG)，其中，所述HKMG电路与所述分裂栅极闪存单元的顶面共面；以及硅化物层，设置在两个所述分裂栅极闪存单元的所述SG或所述MG的顶面上。
在上述IC中，硬掩模层设置在所述HKMG电路的顶面上方。
在上述IC中，所述硬掩模层还部分地或全部地设置在每个所述分裂栅极闪存单元的电荷捕获层，所述MG和所述SG的顶面上方。
在上述IC中，所述HKMG电路包括HV(高压)HKMG晶体管和HKMG外围电路。
在上述IC中，所述HKMG外围电路包括静态随机存取存储(SRAM)单元、输入/输出单元或核心单元。
在上述IC中，还包括：ILD(层间介电)层，设置在所述分裂栅极闪存单元和所述HKMG电路的顶面之上；金属接触件，延伸至所述衬底上的有源区和延伸至所述MG和所述SG的顶面，其中，所述金属接触件穿过所述ILD层和所述硬掩模层；以及保护阻挡层，设置在所述金属接触件和所述ILD层之上。
根据本发明的又一方面，还提供了一种形成集成电路(IC)的方法，包括：在半导体衬底上的第一区域上方形成一对存储单元，每个存储单元均包括选择栅极(SG)和存储栅极(MG)；在所述半导体衬底上的第二区域上方形成高k金属栅极(HKMG)电路；实施化学机械抛光(CMP)以使所述存储单元与所述HKMG电路的顶面共面；在所述存储单元和所述HKMG电路的顶面上方形成硬掩模层；选择性地去除所述硬掩模层以部分地或完全地暴露所述存储单元的所述SG或所述MG的顶面；以及在所述存储单元的暴露顶面上方形成自对准硅化物(自对准多晶硅化物)层。
在上述方法中，形成一对存储单元包括：在所述半导体衬底上方形成牺牲间隔件；在所述牺牲间隔件的顶面和侧壁上方形成选择栅极(SG)材料层；对所述SG材料层实施第一回蚀刻工艺以暴露所述牺牲间隔件的顶面和所述牺牲间隔件的上侧壁区域并且从而形成第一SG结构和第二SG结构；形成在所述第一SG结构和所述第二SG结构上方延伸并且位于所述牺牲间隔件的顶面上方的共形硅化物阻挡层；实施第二回蚀刻工艺以从所述牺牲间隔件的顶面上方去除所述共形硅化物阻挡层，同时留下位于所述第一SG结构和所述第二SG结构上的一部分并且从而形成第一硅化物阻挡帽和第二硅化物阻挡帽；形成延伸在所述牺牲间隔件的顶面上方并且延伸在所述第一硅化物阻挡帽和所述第二硅化物阻挡帽上方的共形电荷捕获层；在所述电荷捕获层上方形成共形存储栅极(MG)材料层；在所述MG材料层上方形成共形介电间隔件层；以及实施第三回蚀刻工序以去除所述共形电荷捕获层的部分、所述共形MG材料层的部分和所述共形介电间隔件层的部分，从而分别在所述第一SG结构和所述第二SG结构的最外侧壁上形成第一自对准的MG结构和第二自对准的MG结构。
在上述方法中，还包括：在所述半导体衬底中形成源极/漏极区域；去除所述牺牲间隔件以在所述第一SG结构和所述第二SG结构的内侧壁之间形成凹槽；在所述半导体衬底上，在所述凹槽中并且在所述源极/漏极区域上方形成硅化物层；在所述半导体衬底上，在所述凹槽中并且在所述SG结构和所述MG结构上方形成共形接触蚀刻停止层(CESL)；形成延伸在所述CESL上方并且向下延伸至所述凹槽内的第一层间介电(ILD)层；以及对所述第一ILD层实施化学机械抛光(CMP)操作。
在上述方法中，还包括：在所述存储单元和所述HKMG电路的顶面上方形成第二ILD层；形成至有源区的金属接触件；以及在所述第二ILD层上方和所述金属接触件的顶面上方沉积保护阻挡层。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了根据本发明的一些实施例的具有一对嵌入式闪存单元的集成电路的截面图，其中，嵌入式闪存单元具有部分地设置在存储栅极和选择栅极的顶面上方的硅化物层。
图2示出了根据本发明的一些实施例的具有一对嵌入式闪存单元的集成电路的截面图，其中，嵌入式闪存单元具有完全设置在选择栅极和存储栅极的顶面上方的硅化物层。
图3示出了根据本发明的一些实施例的具有一对嵌入式闪存单元的集成电路的截面图，其中，嵌入式闪存单元具有设置在选择栅极的顶面上方的硅化物层。
图4示出了根据本发明的一些实施例的具有一对嵌入式闪存单元的集成电路的截面图，其中，嵌入式闪存单元具有设置在存储栅极的顶面上方的硅化物层。
图5示出了根据本发明的用于形成集成电路的方法的一些实施例的流程图。
图6至图23示出了根据本发明的具有位于它们的栅极结构上方的硅化物层的一对存储单元的形成方法的逐步的截面图的实施例。
图24至图29示出了根据本发明的在嵌入式存储单元的栅极结构的顶面上方形成硅化物层的不同实施例。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件形成为直接接触的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
另外，为便于描述，本文中可以使用诸如“在…之下”、“在…下方”、“下”、“在…之上”、“上”等的空间相对位置术语，以描述如图中所示的一个元件或部件与另一个(另一些)元件或部件的关系。除了图中所示的方位外，空间相对位置术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且因此可以对本文中使用的空间相对位置描述符同样作相应的解释。
为了降低半导体器件的制造成本、简化制造工序和提高运行速度，半导体制造中的一种趋势是将诸如存储单元和逻辑电路的不同器件集成到同一晶圆上。关于这的实例是现代嵌入式闪存器件。这些嵌入式闪存器件包括形成在同一晶圆上的闪存单元和外围电路的阵列。高k金属栅极(HKMG)技术已成为下一代CMOS器件的领先者之一，并且这一技术引入了高k电介质，其减少了泄漏，并且提高了介电常数。为了帮助费米能级钉扎和允许将栅极调节到低阈值电压，使用金属栅极来代替多晶硅栅极。通过结合金属栅极和低k电介质，HKMG技术降低了栅极泄漏，从而增大了晶体管电容，并且允许芯片在降低的功率需求的情况下运行。因此，将非易失性存储器(NVM)器件(闪存器件)与HKMG逻辑器件集成是能够使得晶体管的常规按比例缩放以及备用电源的减少(由于栅极泄漏降低导致的)成为可能的一种技术。分裂栅极闪存单元相对于堆叠式栅极存储单元具有有前景的优势，诸如低功耗、高注入效率、不易受短沟道效应的影响以及过擦除免疫性。在选择栅极晶体管中构建分裂栅极存储单元可以有效地去除在传统的堆叠栅极单元中使用的芯片上擦除程序以解决过擦除问题。
随着器件尺寸和沟道长度不断减小，栅极电阻增大和由于较高的多晶硅电阻使得嵌入式闪存器件具有较差的编程/擦除速度。此外，为了生成用于金属接触件的开口而实施的蚀刻工艺接触存储器件栅极的多晶硅表面并且导致多晶硅栅极的顶面的损坏，这可以进一步导致与适当的器件操作相关的问题。
因此，本发明涉及用于集成电路的新处理方法和结构，这降低了与HKMG工艺集成的闪存器件的栅极电阻。将硅化物层形成在多晶硅栅极的顶面上方以改进接触电阻和/或降低多晶硅栅极电阻，从而改进嵌入式存储器件中的器件速度。此外，硅化物与Si具有良好的工艺兼容性，很少或没有电迁移并且它们提供与其他材料的良好的接触。在本发明中，形成硬掩模层或介电保护层以在硅化物形成期间保护HKMG器件。在最初的处理步骤期间，第一介电保护层或接触蚀刻停止层(CESL)已经形成，其与硬掩模层一起在集成电路上的特定位置处产生双介电层。因此，在观察到双介电层的位置，接触电极将必须穿过两层介电材料以接触衬底上的有源区。因此，接触件形成穿过双介电层是这个实施例的特征。第一自对准硅化物或自对准硅化物层通常形成在源极/漏极区之上的半导体衬底的基底表面上。因此，在多晶硅栅极的顶面上方形成硅化物也产生双硅化物结构。因此，位于多晶硅栅极的顶面上方的硅化物可以被称为第二硅化物。分裂栅极闪存单元通常具有选择栅极(SG)和存储栅极(MG)。第二硅化物可以以多种不同的方式形成在闪存单元上方。在一个实施例中，第二硅化物部分形成在MG和SG的顶面上方。在另一实施例中，第二硅化物层完全形成在MG和SG的顶面上方。在又一实施例中，第二硅化物仅形成在SG的顶面上方，其中，MG仅包括多晶硅。在又一实施例中，第二硅化物仅形成在MG的顶面上方，其中，SG仅包括多晶硅。
图1示出了根据本发明的一个实施例的具有一对嵌入式闪存单元的集成电路100的截面图，嵌入式闪存单元具有部分地设置在存储单元的存储栅极和选择栅极的顶面上方的硅化物层。集成电路100位于Si衬底102上，Si衬底102具有存储区域102a和外围区域102b。一对相邻的闪存单元104a和104b位于存储区域102a上并且高k金属栅极(HKMG)电路106位于外围区域102b上方。存储单元104a和104b位于基底介电层108上方(设置在半导体衬底102的基底表面上方)并且存储单元104a是存储单元104b的镜像。源极/漏极区域110设置在衬底102内。参考标号110代表n型源极/漏极注入物而111代表p型源极/漏极注入物。基底硅化物层112位于源极/漏极区110和111之上的半导体衬底上方。每个闪存单元104a和104b均包括选择栅极(SG)114、存储栅极(MG)116、电荷捕获层118和侧壁间隔件120，电荷捕获层118在MG116下方延伸，侧壁间隔件120邻接MG116的外侧壁。在一些实施例中，MG116可以具有正方形或矩形形状，而不是如在这一实施例中所示的“L”形。接触蚀刻停止层(CESL)122位于基底硅化物层之上的半导体衬底的基底上方以及位于SG的外侧壁上以及位于每个存储单元104a和104b和HKMG晶体管的侧壁间隔件上。硅化物层124部分地设置在SG114和MG116的顶面上方，其改进了栅极的接触电阻。硬掩模层126在硅化物124的形成期间保护HKMG电路106以及存储单元104a和104b的部分。利用硅化物124部分覆盖MG116和SG114的顶面(或利用硬掩模126保护电荷捕获层118以及SG114和MG116的边缘免受硅化物形成工艺的影响)，防止了不期望的电子迁移以及SG114和116MG之间的击穿的任何的概率。换句话说，通过使硅化物124从电荷捕获层118的边缘“拉回(pulledback)”(例如，通过使硬掩模126覆盖在至少部分的SG114上方)，电压击穿的概率减小，即使当在正常的闪存操作期间对SG114施加高压。
HKMG电路106包括高压(HV)HKMG晶体管127，高压(HV)HKMG晶体管127通过浅沟槽隔离(STI)区128与其余的电路隔离。在一些实施例中，其余的低压HKMG外围电路包括静态随机存取存储(SRAM)单元、输入/输出单元或核心单元。HVHKMG晶体管127位于厚HV栅极氧化物130上方，而其余的低压HKMG外围电路位于薄栅极氧化物层132上方。所有的HKMG电路106的HKMG晶体管均包括高k介电层134、蚀刻停止层(ESL)136以及金属栅极138，高k介电层134位于栅极氧化物130和132上方，蚀刻停止层(ESL)136位于高k介电层134上方，金属栅极138位于ESL136上方。侧壁间隔件140a和140b设置在每个晶体管的这些层的每一侧上。层间介电(ILD)层142完全沉积在器件上方，覆盖它们的顶面并且围绕它们。金属接触件144延伸到集成电路100上的所有的有源区。保护阻挡层146设置在金属接触件144和ILD层142之上。
这将在下文更详细地描述，硅化物层124通过向金属接触件144提供更好的低电阻接触表面而降低了高多晶硅电阻并且也防止了接触蚀刻期间引起的多晶硅损坏。从而，双硅化物结构通过降低多晶硅电阻而提高了集成电路的嵌入式NVM器件的编程/擦除速度。在操作过程中，第一和第二存储单元104a，104b均可以看作两个串联的晶体管。在每一个单元内，一个晶体管是存储栅极晶体管(例如，对应于MG116)，并且另一个是选择栅极晶体管(例如，对应于SG114)，其由字线控制。通过源极侧沟道热电子注入实施编程。多晶硅至多晶硅隧道效应(FN)电子隧穿用于擦除。为了将单元值改变至“0”，对MG和SG晶体管均施加负电势，从而使得存储在电荷捕获层(例如，118)的电子排到存储单元的源极侧(例如，110)。通过施加强正电场，芯片的单元中的电子可以恢复到正常的“1”。因为电子倾向于保持在电荷捕获层中，即使当电源与芯片断开时，因此闪存单元被称为“非易失性”的。
图2示出了根据本发明的一个实施例的具有一对嵌入式闪存单元的集成电路200的截面图，其中嵌入式闪存单元具有完全设置在选择栅极114和存储栅极116的顶面上方的硅化物层124。在这个实施例中，硬掩模层126仅覆盖HKMG电路106，从而允许硅化物(124)完全形成在存储单元104a和104b上的SG114和MG116的顶面上方。图2的实施例的优势在于它不一定需要诸如双重图案化的高分辨率光刻技术，因此与其他一些实施例相比可节约成本。
图3示出了根据本发明的一个实施例的具有一对嵌入式闪存单元的集成电路300的截面图，嵌入式闪存单元具有设置在选择栅极的顶面上方的硅化物层。在这个实施例中，硬掩模层126覆盖HKMG电路106和存储单元104a和104b的部分，留下位于存储单元104a和104b的SG114上方的开口。超出SG114的边缘的较小的预定距离也受到硬掩模126的保护以限制不期望的电子迁移、热载流子效应，或导致SG114和MG116之间的击穿的其他寄生泄漏。
图4示出了根据本发明的一些实施例的具有一对嵌入式闪存单元的集成电路400的截面图，其中，嵌入式闪存单元具有设置在存储栅极的顶面上方的硅化物层124。在这个实施例中，硬掩模层126覆盖HKMG电路106和存储单元104a和104b的部分，留下位于存储单元104a和104b的MG116上方的开口。超出MG116的边缘的较小的预定距离也受到硬掩模126的保护以限制不期望的电子迁移、和导致SG114和MG116之间的击穿的其他寄生泄漏。此外，这一实施例也限制了对高分辨率光刻技术的需要，并且因此与一些其他方法相比特别经济。
图5示出了根据本发明的用于形成集成电路的方法500的一些实施例的流程图。虽然所公开的方法500在下文中被示出和描述为一系列的行为或事件，但是应当理解，所示出的这些行为或事件不应被解释为限制意义。例如，除了本文中示出和/或描述的那些行为顺序，一些行为可以以不同的顺序发生和/或与其他行为或事件同时发生。此外，不一定需要所有示出的行为以实现本文描述的一个或多个方面或实施例。此外，可以以一个或多个不同的行为和/或阶段来执行所描述的一个或多个行为。
在步骤502中，在半导体衬底上的第一区域上方形成一对存储单元，每个存储单元均包括选择栅极(SG)和存储栅极(MG)。
在步骤504中，在半导体衬底的第二区域上方形成高k金属栅极(HKMG)电路。
在步骤506中，实施CMP(化学机械抛光)操作以使存储单元和HKMG电路的顶面共面。
在步骤508中，在共面的顶面上方形成硬掩模层。
在步骤510中，选择性地去除硬掩模层以部分或完全地暴露存储单元的SG或MG的顶面。
在步骤512中，在存储单元的暴露的顶面上方形成自对准硅化物(自对准多晶硅化物)层。
图6至图23示出了根据本发明的形成具有位于它们的选择栅极和存储栅极结构上方的硅化物层的一对存储单元的方法的逐步的截面图的实施例。应该理解的是，虽然这些截面图仅示出了一对分裂栅极存储单元，但是在典型的实施例中，集成电路将包括成千、数百万、数十亿、或甚至更大数量的以存储器阵列布置的这种分裂栅极存储单元。最终的集成电路还包括可利用不同的工艺层(例如，HKMG和/或替代金属栅极技术)的外围电路，诸如用于CMOS工艺。分裂栅极存储单元和外围电路的集成造成了大量的集成和可靠性问题，下文中阐述的工艺流程缓解了这些问题。
在该实施例中示出的形成方法中，闪存在它们的形成的特定阶段之前具有位于它们的SG上方的硅化物阻挡材料。在基底硅化物形成期间，这种硅化物阻挡材料形成在SG的顶面上方。在有源区上形成硅化物期间，该硅化物阻挡材料防止硅化物形成在SG的顶面上。因此，当随后执行CMP时，SG的顶面(现在其上缺少自对准硅化物/硅化物)仍进行CMP操作以使SG的顶面与芯片的外围上的其他部件平齐。然而，由于在CMP期间，SG的顶面不含自对准硅化物，CMP操作将不会对芯片的外围造成污染。因此，在完成这一CMP操作后，在SG和/或MG的顶面上形成自对准硅化物。因此，这种“分裂硅化物”形成有助于减轻与传统方法有关的污染问题，并且仍然以可靠的方式提供了用于各个栅极结构的低电阻(例如，欧姆)接触。
图6示出了根据本发明的一些实施例的半导体主体600在形成分裂栅极存储单元的其中一个阶段的截面图。半导体主体600包括半导体衬底602，在半导体衬底602上形成存储器件和外围器件(例如，CMOS器件)。在一些实施例中，例如，半导体衬底602可以是块状硅衬底、绝缘体上硅(SOI)衬底、二元半导体衬底(例如，GaAs)，三元半导体衬底(例如，AlGaAs)，或更高阶的半导体衬底。任何这些衬底可以包括在衬底中形成的掺杂区、在衬底中或上形成的一个或多个绝缘层、和/或在衬底中或上形成的导电层。
示出的半导体衬底602具有例如通过掺杂剂的离子注入或向外扩散形成的源极/漏极区域604。诸如氧化物层、氮化物层、SiON层或高k栅极电介质的基底介电层606位于半导体衬底602的顶部上并且可以在未来的蚀刻步骤期间帮助保护半导体主体。在基底介电层606上方，形成牺牲间隔件材料608的层。在一些实施例中，牺牲间隔件材料包括SiN、SiC和/或SiO2。例如，在牺牲间隔件材料608的顶部上形成诸如图案化的光刻胶的层的掩模610。
图7示出了利用合适位置的掩模610图案化牺牲间隔件材料608以形成具有侧壁和顶面的牺牲间隔件608’之后的半导体主体700的截面图。在一些实施例中，当掩模610位于合适位置时，通过执行等离子体或反应离子蚀刻(RIE)或选择性湿蚀刻来形成牺牲间隔件608’。由图案化的牺牲间隔件覆盖的源极/漏极区是共用的或共享的源极/漏极区，而留下未被图案化的牺牲间隔件覆盖的其他源极/漏极区可以唯一地对应于不同的分裂栅极存储单元。在图案化牺牲间隔件608’之后，可以去除掩模610。
图8示出了在基底电介质606以及牺牲间隔件608’上方形成SG材料802的层之后的半导体主体800的截面图。如本文中进一步描述的，在一些实施例中，该SG材料802可以由掺杂的多晶硅制成。在其他实施例中，SG材料层802可以是金属层。
图9示出了在未被图案化的牺牲间隔件608’覆盖的衬底的区域上沉积蚀刻保护层902之后的半导体主体900的截面图。因此，蚀刻保护层902可以形成在牺牲间隔件608’的每一侧上以保护所覆盖的SG材料层802的区域不受即将到来的回蚀刻工艺的影响。在一些实施例中，蚀刻保护层902包括BARC(底部抗反射涂层)材料。
图10示出了对SG材料802实施第一回蚀刻工艺之后的截面图。第一回蚀刻工艺去除SG材料层802的部分以暴露牺牲间隔件608’的顶面1004a和上侧壁区1004b、1004c。因此，第一回蚀刻工艺留下覆盖牺牲间隔件608’的下侧壁区的SG材料的部分802a、802b。在蚀刻之后，SG材料的高度可以降低到牺牲间隔件608’的高度水平的大约一半。在一些实施例中，SG材料层的剩余部分具有顶面1002，顶面1002在其中心区域具有缩进的弯曲的几何形状。蚀刻保护层902保护源极/漏极区上方的SG材料并且在第一回蚀刻工艺之后去除。
图11示出了在形成共形硅化物阻挡层1102之后的截面图。硅化物阻挡层1102在SG材料层的剩余部分的顶面1002上方延伸，并且也在牺牲间隔件608’的顶面1004a和上侧壁区1004b、1004c的上方延伸。在一些实施例中，硅化物阻挡层1102包括SiO2(二氧化硅)。
图12示出了在实施第二回蚀刻工序之后的半导体主体1200的截面图。这一第二回蚀刻工序蚀刻掉位于源极/漏极区上方的SG材料层802的部分；并且也从牺牲间隔件608’的顶面上方去除硅化物阻挡层1102。因此，第二回蚀刻工艺生成分别布置在第一和第二选择栅极802c、802d上方的第一和第二硅化物阻挡帽1102a、1102b。在一些实施例中，第二回蚀刻工艺包括湿蚀刻，但也可以是干蚀刻，诸如等离子体蚀刻或RIE工序。
图13示出了在整个半导体主体602上方形成电荷捕获层1302、MG材料层1304和介电间隔件层1306之后的半导体主体1300的截面图。在一些实施例中，MG层1304包括多晶硅并且介电间隔件层1306包括SiO2。
图14a示出了电荷捕获层1302的实施例的截面图。在这个实例中，电荷捕获层1302包括第一氧化物层1402、氮化物层1404和第二氧化物层1406。在存储单元的操作期间，第一和/或第二氧化物层1402、1406结构化以促进电子隧穿到氮化物层1404和从氮化物层1404隧穿出，从而氮化物层1404可以保持被捕获的电子，该捕获的电子以对应于存储在单元中的数据状态的方式改变单元的阈值电压。
图14b示出了电荷捕获层1302的另一实施例的截面图。在这个实例中，电荷捕获层1302包括第一氧化物层1408、硅点层1410和第二氧化物层1412。在存储单元的操作期间，第一和/或第二氧化物层1408、1412结构化以促进电子隧穿到硅点层1410和从硅点层1410隧穿出，从而使得电荷可以变为捕获在硅点上并且以对应于存储在单元中的数据状态的方式改变单元的阈值电压。在一些实施例中，Si点具有从约5nm至约20nm范围内的直径。
图15示出了在蚀刻氧化物层1306和MG材料层1304的部分以在邻近SG802c、802d的外侧壁的牺牲间隔件608’的两侧上形成一对MG1304a、1304b之后的半导体主体1500的截面图。也形成例如由氧化物制成的介电侧壁间隔件1306a、1306b。MG1304a、1304b延伸在介电间隔件1306a、1306b下方。在一些实施例中，使用湿蚀刻蚀刻掉MG材料层1304和介电间隔件层1306。
图16示出了在去除电荷捕获层1302的暴露部分和牺牲间隔件608’以形成凹槽1602之后的半导体主体1600的截面图。该蚀刻暴露出没有SG或MG的区域中的基底介电层606。在一些实施例中，使用HF+H3PO4的组合的湿蚀刻剂去除电荷捕获层1302和牺牲间隔件608’。
图17示出了在蚀刻掉基底介电层606的暴露区域、在源极/漏极区604的上区域上形成基底自对准硅化物1702、对MG1304a和1304b的顶面实施回蚀刻工艺，同时BARC层(未示出)覆盖基底自对准硅化物层1702和保护其余的半导体主体，和形成包封栅极结构和半导体主体602的基底的CESL层1704之后的半导体主体1700的截面图。在一些实施例中，基底自对准硅化物层1702包括NiSi，并且CESL层包括SiN，并且介电侧壁间隔件1306a和1306b包括氮化物。对MG实施的回蚀刻工艺使得MG的顶面具有非平坦/弯曲的几何形状并且确保CESL层保护MG多晶硅层免受将来的抛光步骤的影响。
图18示出了在整个半导体主体上方沉积ILD层1802之后的半导体主体1800的截面图。在一些实施例中，ILD层1802包括SiO2或TEOS(原硅酸四乙酯)，但是ILD层也可以是具有小于约2.8的介电常数的低k电介质。
图19示出了对ILD层1802实施CMP(化学机械抛光)之后的半导体主体1900的截面图。该CMP工艺抛光直到到达MG的顶部上的CESL层的高度水平，并且由此将SG结构的高度降低至该水平。
图20示出了在整个半导体主体上方形成硬掩模层2002之后的半导体主体2000的截面图。该层在第二硅化物形成期间保护HKMG电路和部分的闪存单元。
图21示出了在对硬掩模层实施光刻图案化和蚀刻以在闪存上创建开口区域从而用于第二硅化物形成之后的半导体主体2100的截面图。该硬掩模层2002的部分在其余的电路上方仍然可见，从而保护电路不受硅化物形成的影响。在一些实施例中，掩模2002可部分留在SG1306b和/或MG1304b上方以帮助防止电压击穿，例如，如后文中图24至图29所示。
图22示出了在闪存单元的SG802c、802d和MG1304a、1304b的顶面上方形成自对准硅化物层2202之后的半导体主体2200的截面图。该自对准硅化物层2202形成用于在后续步骤中形成的金属接触件的更好的接触表面并且因此降低了接触电阻。在一些实施例中，自对准硅化物2202包括NiSi。
图23示出了在沉积第二ILD层2302和形成金属接触件2304之后的半导体主体2300的截面图。金属接触件2304向下延伸至位于源极/漏极(S/D)区域604的上部上的硅化物1702，并且可以包括Ti/TiN，作为缓冲层，在一些实施例中其可以填充有W。保护阻挡层2306也形成在ILD层2302和金属接触件2304上方。在一些实施例中，该保护阻挡层包括BPTEOS(硼磷原硅酸四乙酯)。
图24至图29示出了根据本发明的在嵌入式存储单元的栅极结构的顶面上方形成硅化物层的不同实施例。
图24示出了在对硬掩模层2002实施高分辨率图案化和蚀刻以在闪存上创建开口区域从而用于第二自对准硅化物形成之后的半导体主体2400的截面图。在这里，可以看到部分的硬掩模层2002部分地覆盖SG802c、802d和MG1304a、1304b的顶面，以及覆盖电荷捕获层1302以及剩余的电路的顶面，从而保护它免受硅化物形成的影响。
图25示出了在闪存单元的SG802c、802d和MG1304a、1304b的顶面上方部分地形成自对准硅化物2202之后的半导体主体2500的截面图。局部自对准硅化物形成防止了SG和MG之间的电势击穿的风险。该自对准硅化物层2202形成了用于在后续步骤中形成的金属接触件的更好的接触表面，并且因此降低了接触电阻。
图26示出了在对硬掩模层2002实施高分辨率图案化和蚀刻以在闪存上创建开口区域从而用于第二自对准硅化物形成之后的半导体主体2600的截面图。在这里，可以看到部分的硬掩模层2002覆盖MG1304a、1304b的顶面、电荷捕获层1302以及剩余的电路的顶面，从而保护它免受硅化物形成的影响。
图27示出了在闪存单元的SG802c、802d的顶面上方形成自对准硅化物2202之后的半导体主体2700的截面图。该自对准硅化物层2202形成了用于在后续步骤中形成的金属接触件的更好的接触表面，并且因此降低了接触电阻。
图28示出了在对硬掩模层2002实施高分辨率图案化和蚀刻以在闪存上创建开口区域从而用于第二自对准硅化物形成之后的半导体主体2800的截面图。在这里，可以看到部分的硬掩模层2002覆盖SG802c、802d的顶面、覆盖电荷捕获层1302以及剩余的电路的顶面，从而保护它免受硅化物形成的影响。
图29示出了在闪存单元的MG1304a、1304b的顶面上方形成自对准硅化物2202之后的半导体主体2900的截面图。该自对准硅化物层2202形成了用于在后续步骤中形成的金属接触件的更好的接触表面，并且因此降低了接触电阻。
应当理解，虽然贯穿说明书对示例性结构作出参考以论述本文中描述的方法的各个方面，但是那些方法不受呈现的相应结构的限制。相反，方法(和结构)被认为是互相独立的并且能够独立存在和能够在与图中示出的任何特定方面不相关的情况下实践。另外，本文中描述的层可以以任何合适的方式形成，诸如利用旋涂、溅射、生长和/或沉积技术等。
同时，基于对说明书和附图的阅读和/或理解，本领域普通技术人员可以想到等同替代和/或修改。此处的公开包括所有这些改进和替代并且不旨在限制于此。例如，本文中提供的图被示出和描述为具有特定的掺杂类型，但是应当理解，本领域普通技术人员可以认识到可利用的替代的掺杂类型。
本发明涉及将NVM嵌入HKMG电路中的结构和方法，其具有降低的多晶硅电阻和高编程/擦除速度。在HKMG电路的替代栅极工艺之后，在NVM的栅极的顶面上方形成硅化物层，其提供了更好的接触电阻，并且改进了存储单元操作的速度。使用硬掩模层覆盖需要被保护以免受硅化物形成的影响的HKMG电路和部分的存储单元。本发明的结构特征包括双硅化物形成和双电介质形成(存在硬掩模和CESL的区域)
在一些实施例中，本发明涉及一种集成电路(IC)，其包括含有外围区域和存储单元区域的半导体衬底；设置在外围区域上的高k金属栅极(HKMG)电路；形成在存储单元区域上并且包括选择栅极(SG)和存储栅极(MG)的第一存储单元；以及设置在第一存储单元的SG或MG的顶面上的硅化物层。
在另一个实施例中，本发明涉及一种集成电路(IC)，其包括：含有外围区域和存储单元区域的半导体衬底；设置在外围区域上的HKMG(高k金属栅极)电路；形成在存储单元区域上的两个邻近的分裂栅极闪存单元，每个分裂栅极闪存单元均包括选择栅极(SG)和存储栅极(MG)，其中，HKMG电路与分裂栅极闪存单元的顶面共面；以及设置在两个分裂栅极闪存单元的SG或MG的顶面上的硅化物层。
在又一实施例中，本发明涉及一种形成集成电路(IC)的方法，包括：在半导体衬底上的第一区域上方形成一对存储单元，每个存储单元均包括选择栅极(SG)和存储栅极(MG)；在半导体衬底上的第二区域上方形成高k金属栅极(HKMG)电路；实施化学机械抛光(CMP)以使存储单元与HKMG电路的顶面共面；在存储单元与HKMG电路的顶面上方形成硬掩模层；选择性地去除硬掩模层以部分地或完全地暴露存储单元的SG或MG的顶面；以及在存储单元的暴露顶面上方形成自对准硅化物(自对准多晶硅化物)层。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实现与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种集成电路(IC)，包括：
半导体衬底，包括外围区域和存储单元区域；
高k金属栅极(HKMG)电路，设置在所述外围区域上；
第一存储单元，形成在所述存储单元区域上，包括选择栅极(SG)和存储栅极(MG)；以及
硅化物层。
2.根据权利要求1所述的IC，其中，为所述第一存储单元的镜像的第二存储单元设置为邻近所述第一存储单元。
3.根据权利要求1所述的IC，其中：
所述硅化物层设置在所述第一存储单元的所述SG和所述MG的顶面上；以及
硬掩模层设置在所述HKMG电路的顶面上方。
4.根据权利要求3所述的IC，其中，所述第一存储单元还包括：
电荷捕获层，布置在所述MG和所述SG的相邻侧壁之间，所述电荷捕获层延伸在所述MG下方；以及
侧壁间隔件，邻接所述MG的外侧壁。
5.根据权利要求4所述的IC，还包括：
基底介电层，设置在所述半导体衬底的基底表面之上且设置在所述SG和所述电荷捕获层之下；
基底硅化物层，设置在所述半导体衬底的有源区上的所述半导体衬底的基底表面上方；以及
CESL(接触蚀刻停止层)，设置在所述有源区中的所述基底硅化物层之上。
6.根据权利要求4所述的IC，其中：
所述硅化物层部分地而非全部地设置在所述第一存储单元的所述MG和所述SG的顶面上；以及
所述硬掩模层设置在所述HKMG电路和所述电荷捕获层的顶面上方。
7.根据权利要求4所述的IC，其中：
所述硅化物层设置在所述第一存储单元的所述SG的顶面上；以及
所述硬掩模层设置在所述HKMG电路、所述电荷捕获层、所述MG和所述侧壁间隔件的顶面上方。
8.根据权利要求5所述的IC，其中：
所述硅化物层设置在所述第一存储单元的所述MG的顶面上；以及
所述硬掩模层设置在所述HKMG电路、所述SG、所述电荷捕获层、所述侧壁间隔件和所述CESL的顶面上方。
9.一种集成电路(IC)，包括：
半导体衬底，包括外围区域和存储单元区域；
HKMG(高k金属栅极)电路，设置在所述外围区域上；
两个邻近的分裂栅极闪存单元，形成在所述存储单元区域上，每个所述分裂栅极闪存单元均包括选择栅极(SG)和存储栅极(MG)，其中，所述HKMG电路与所述分裂栅极闪存单元的顶面共面；以及
硅化物层，设置在两个所述分裂栅极闪存单元的所述SG或所述MG的顶面上。
10.一种形成集成电路(IC)的方法，包括：
在半导体衬底上的第一区域上方形成一对存储单元，每个存储单元均包括选择栅极(SG)和存储栅极(MG)；
在所述半导体衬底上的第二区域上方形成高k金属栅极(HKMG)电路；
实施化学机械抛光(CMP)以使所述存储单元与所述HKMG电路的顶面共面；
在所述存储单元和所述HKMG电路的顶面上方形成硬掩模层；
选择性地去除所述硬掩模层以部分地或完全地暴露所述存储单元的所述SG或所述MG的顶面；以及
在所述存储单元的暴露顶面上方形成自对准硅化物(自对准多晶硅化物)层。
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