CN107591403A - 集成电路及其形成方法 - Google Patents

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Abstract

本公开实施例涉及一种集成电路(IC)及形成方法，该集成电路包含HKMG混合非易失性存储器(NVM)器件并且提供小尺寸和高性能。在一些实施例中，所述集成电路包含具有NVM器件的存储器区，所述NVM器件带有一对通过相应的浮置栅极与衬底分离的控制栅电极。一对选择栅电极设置在所述一对控制栅电极的相对侧。逻辑区邻近存储器区设置且具有逻辑器件，所述逻辑器件带有金属栅电极，所述金属栅电极设置在逻辑栅极电介质上方并且具有被高k栅极介电层覆盖的底部表面和侧壁表面。选择栅电极或控制栅电极包括金属并且具有被高k栅极介电层覆盖的底部表面和侧壁表面。

Description

集成电路及其形成方法
技术领域
本发明实施例涉及半导体领域，并且具体地，涉及集成电路及其形成方法。
背景技术
嵌入式存储器是一种用于半导体行业中以提高集成电路(IC)性能的技术。嵌入式存储器是非独立存储器，其与逻辑内核集成在同一芯片上并支持该逻辑内核实现预期功能。高性能的嵌入式存储器具有高速和广泛的总线宽度能力，其限制或消除芯片间通信。
发明内容
根据本发明的一个方面，提供一种集成电路(IC)，包括：存储器区，存储器区包括非易失性存储器(NVM)器件，非易失性存储器器件具有通过相应的浮置栅极与衬底分离的一对控制栅电极，其中，一对选择栅电极设置在一对控制栅电极的相对侧；以及逻辑区，逻辑区邻近存储器区设置并且包括逻辑器件，逻辑器件包括第一金属栅电极，第一金属栅电极设置在逻辑栅极电介质上方并且具有被高k栅极介电层覆盖的底部表面和侧壁表面；其中，选择栅电极或控制栅电极包括金属，并且金属选择栅电极或金属控制栅电极具有被高k栅极介电层覆盖的底部表面和侧壁表面。
根据本发明的另一方面，提供一种集成电路(IC)，包括：存储器区，存储器区包括非易失性存储器(NVM)器件，非易失性存储器器件具有设置在相应的一对浮置栅极上方的一对控制栅电极，一对浮置栅极通过浮置栅极电介质与衬底分离，NVM器件还包括设置在一对控制栅电极的相对侧的一对选择栅电极，其中，选择栅电极通过选择栅极电介质与衬底分离，选择栅极电介质的厚度小于浮置栅极电介质的厚度；以及逻辑区，逻辑区邻近存储器区设置并且包括含有NMOS晶体管和PMOS晶体管的逻辑器件，NMOS晶体管包括第一金属栅电极并且PMOS晶体管包括第二金属栅电极；其中，第一金属栅电极和第二金属栅电极分别设置在逻辑栅极电介质上方并且具有被高k栅极介电层覆盖的底部表面和侧壁表面；其中，选择栅电极或控制栅电极包括与第一金属栅电极相同的材料，并且具有被高k栅极介电层覆盖的底部表面和侧壁表面。
根据本发明的另一方面，提供一种形成集成电路(IC)的方法，包括：提供包括存储器区和逻辑区的衬底；在浮置栅极层上方形成并图案化控制栅极层以在存储器区上方形成一对牺牲控制栅极；形成并图案化控制栅极层和浮置栅极层以在逻辑区上方形成一对牺牲逻辑栅极；在一对牺牲控制栅极的外侧形成一对牺牲选择栅极；以及通过高k介电层和第一金属层替换一对牺牲选择栅极或一对牺牲控制栅极、以及一对牺牲逻辑栅极中的一个。
附图说明
结合附图阅读以下详细说明，可更好地理解本公开的各方面。值得注意的是，依照同行业标准的惯例，各部件并非按照比例绘制。实际上，为了论述清楚，各部件的尺寸可任意增加或减少。
图1例示了包括混合高k金属栅极(HKMG)非易失性存储器(NVM)器件的集成电路(IC)的一些实施例的截面图。
图2例示了包括混合HKMG NVM器件的IC的一些附加实施例的截面图。
图3例示了包括HKMG NVM器件的IC的一些附加实施例的截面图。
图4至图13、图14A至图14C到图16A至图16C例示了用于制造包括混合或HKMG NVM器件的IC的方法的一些实施例的一系列截面图。
图17例示了用于制造包括混合或HKMG NVM器件的IC的方法的一些实施例的流程图。
具体实施方式
以下公开提供许多不同的实施例或示例，用于实施所提供的主题的不同的功能。部件及设置的具体实例描述如下，以简化本公开。当然，这些仅仅是示例，并非旨在限制本发明。例如，在以下描述中的第一部件形成在第二部件上或上方可包含第一和第二部件直接接触的实施例，且还可包含在第一和第二部件之间形成附加部件、使第一和第二部件不可直接接触的实施例。此外，本公开可在各种示例中重复参考数字和/或字母。此重复是为了简化和清楚的目的，而其本身并不指示所讨论的各种实施例和/或配置之间的关系。
此外，为了便于描述，本文使用空间相对术语，例如“低于”、“下面”、“下方”、“上面”、“上部”等来描述如图中所示的一个元件或部件与另一元件或部件的关系。空间相对术语旨在包含除附图所示的方向之外使用或操作中的器件的不同方向。该器件可调整为其他方向(旋转90度或者面向其他方向)，而其中所使用的空间相关叙词可做相应解释。
在新型技术节点中，半导体产业开始在单个半导体芯片上集成逻辑器件和存储器器件。该集成提高了其中两个分开的芯片-一个用于存储器器件，一个用于逻辑器件-由于连接两个芯片的引线和导程造成不希望的延迟的解决方案的性能。此外，由于共享用于制造两种类型的器件的特定工艺步骤，减少了在同一半导体芯片上集成存储器和逻辑器件的工艺的成本。嵌入式存储器的一种常见类型是嵌入式闪速存储器，其可包含闪速存储单元阵列。闪速存储单元包括通过绝缘电介质电绝缘的浮置栅极。闪速存储单元的控制栅极通过浮置栅极与衬底内的沟道区分离。
高k金属栅极(HKMG)技术还已成为下一代CMOS器件的领跑者之一。HKMG技术合并高k电介质以增加晶体管电容并减少栅极泄露。金属栅电极用于帮助费米能级钉扎并允许栅极调整到低阈值电压。通过结合金属栅电极和高k电介质，HKMG技术使进一步缩放成为可能并允许集成芯片以降低的功率运行。
本公开涉及一种集成电路(IC)及形成方法，该集成电路包括小尺寸和高性能的非易失性存储器(NVM)器件，该非易失性存储器器件包含合并在集成电路的存储器区和相邻的逻辑区内的高k金属栅极(HKMG)。在一些实施例中，集成电路的逻辑区包括逻辑器件，逻辑器件设置在衬底上方并且包含金属栅电极，金属栅电极具有被高k栅极介电层覆盖的底部表面和侧壁表面并且设置在逻辑栅极电介质上方。集成电路的存储器区包括非易失性存储器(NVM)器件，该非易失性存储器器件包含一对通过相应的浮置栅极与衬底分离的控制栅电极。一对选择栅电极设置在控制栅电极对的相对侧，并且通过选择栅极电介质与衬底分离。在一些实施例中，选择栅电极或控制栅电极包括金属，例如，与逻辑器件的金属栅电极的制成材料相同的金属材料。通过集成用于逻辑区和存储器区的HKMG工艺，简化制造工艺并提高器件性能，使得在新兴技术节点中进一步缩放成为可能。
图1例示了包括混合HKMG NVM器件(例如，与HKGM选择栅电极和HKMG逻辑栅电极集成的半导体控制栅电极)的IC100的一些实施例的截面图。IC100包括存储器区102和邻近存储器区102设置的逻辑区104。逻辑区104包括设置在衬底106上方的逻辑器件112，逻辑器件112包含第一晶体管112a和第二晶体管112b。在一些实施例中，第一晶体管112a(例如，NMOS晶体管)包括第一金属栅电极114且第二晶体管112b(例如，PMOS晶体管)包括第二金属栅电极158。第一金属栅电极114和第二金属栅电极158分别具有被高k栅极介电层116覆盖的底部表面和侧壁表面且设置在逻辑栅极电介质132上方。存储器区102包括非易失性存储器(NVM)器件118，非易失性存储器器件118包含一对通过相应的浮置栅极124与衬底106分离的控制栅电极122。在一些实施例中，一对选择栅电极120设置在控制栅电极对122的相对侧，且通过选择栅极电介质134与衬底106分离。在一些实施例中，选择栅电极120包括金属且具有被高k栅极介电层116覆盖的底部表面和侧壁表面。通过在逻辑晶体管和选择栅电极中利用HKMG结构，减少了栅极泄露和功率损耗且提高了器件速度。
在一些实施例中，选择栅电极120包括与第一金属栅电极114或第二金属栅电极158相同的材料。在一些实施例中，第一金属栅电极114可包括通过阻挡层144与高k栅极介电层116分离的核心金属层146。在一些实施例中，核心金属层146可包括例如铜(Cu)、钨(W)或铝(Al)。阻挡层144保护核心金属层146免受扩散，且可包括例如钛(Ti)、钽(Ta)、锆(Zi)或其合金等金属材料。例如，在一些实施例中，高k栅极介电层116可包括氧化铪(HfO)、硅氧化铪(HfSiO)、铝氧化铪(HfAlO)或氧化钽铪(HfTaO)。第二晶体管112b(例如，PMOS晶体管)可包括第二金属栅电极158，其由与第一金属栅电极114不同的组成和厚度制成，以使金属栅极的工作功能改变。第二金属栅电极158可包括第二核心金属层156，其包含与第一核心金属层146不同的组成和厚度且被同一阻挡层144保护。
在一些实施例中，存储器区102内的NVM器件118还可包括由半导体材料制成的电极。例如，控制栅电极122可包括掺杂多晶硅。擦除栅电极152可设置在共源极/漏极电介质148上的浮置栅极对124的内侧之间，且可通过隧穿介电层154与浮置栅极124分离。擦除栅电极152可包括掺杂多晶硅。浮置栅极124设置在浮置栅极电介质138上且具有被层间多晶硅电介质136覆盖的上表面。在一些实施例中，控制栅极间隔件140可沿着控制栅电极对122的侧壁设置在层间多晶硅电介质136上。浮置栅极间隔件128可沿着浮置栅极对124的外侧壁设置在浮置栅极电介质138上。在一些实施例中，浮置栅极间隔件128可包括一个或多个氧化物层或氮化物层。例如，浮置栅极间隔件128可包含多层结构，例如具有夹在两个氧化物层之间的氮化物层的ONO结构或具有夹在两个氮化物层之间的氧化物层的NON结构。浮置栅极电介质138和层间多晶硅电介质136的厚度大于选择栅极电介质134的厚度。在一些实施例中，控制栅电极122和选择栅电极120具有立方体形状，其平坦上表面与金属栅电极114的上表面共面。擦除栅电极152的平坦上表面与控制栅电极122和金属栅电极114的上表面共面。
源极/漏极区126设置在选择栅电极120旁。共源极/漏极区150可设置在共源极/漏极电介质148下。在一些实施例中，选择栅电极120可连接至字线，字线被构造为控制NVM器件118的存取。在操作中，电荷(例如，电子)可被困在浮置栅极124中，设置NVM存储单元至一个逻辑状态(例如，逻辑“0”)，且可通过擦除栅电极152自浮置栅极124移除以将NVM存储单元改成另一逻辑状态(例如，逻辑“1”)。
在一些实施例中，选择栅极间隔件130沿着选择栅电极对120的外侧壁设置在衬底106的上表面上。侧壁间隔件142沿着第一和第二金属栅电极114、158和逻辑栅极电介质132的侧壁设置。在一些实施例中，选择栅极间隔件130和侧壁间隔件142可由氮化硅或氧化硅制成。选择栅极间隔件130和侧壁间隔件142的上表面可与第一和第二金属栅电极114、158、选择栅电极120和控制栅电极122的上表面对齐。逻辑区104和存储器区102可通过设置在衬底106上方的层间介电层110彼此横向分离。在一些实施例中，层间介电层110可包括低k介电层、超低k介电层、极低k介电层和/或二氧化硅层。尽管未在图1中示出，在一些实施例中，多个接触件中的一个或多个可延伸穿过层间介电层110并联接到源极/漏极区126。在一些实施例中，多个接触件可包括例如钨、铜和/或铝等金属。
在一些实施例中，接触蚀刻终止层108将层间介电层110与逻辑器件112、NVM器件118和衬底106分离。接触蚀刻终止层108可具有‘U’型结构，且对逻辑器件112、NVM器件118和衬底106的上表面加衬。接触蚀刻终止层108可包括连接第一竖直部件和第二竖直部件的平坦横向部件，第一竖直部件邻接沿着NVM器件118的一侧设置的选择栅极间隔件130，第二竖直部件邻接沿着逻辑器件112的一侧设置的侧壁间隔件142。使用层间介电层110和接触蚀刻终止层108以隔离逻辑器件112和NVM器件118，以实现高器件密度。
图2例示了包括设置在衬底106上方的混合HKMG NVM器件(例如，与HKGM控制栅电极和HKMG逻辑栅电极集成的半导体选择栅电极)的IC200的一些替代实施例的截面图。IC200包括存储器区102和邻近存储器区102设置的邻近的逻辑区104。逻辑区104包括具有由高k栅极介电层116加衬的底部表面和侧壁表面的第一金属栅电极114。第一金属栅电极114设置在逻辑栅极电介质132上方。存储器区102包括一对控制栅电极222、设置在下方的相应的浮置栅极124和一对设置在控制栅电极对222的相对侧的选择栅电极220。控制栅电极222包括金属且具有被高k栅极介电层116覆盖的底部表面和侧壁表面。在一些实施例中，控制栅电极222包括与第一金属栅电极114相同的金属材料。在一些实施例中，控制栅电极222可包括通过阻挡层144与高k栅极介电层116分离的核心金属层146，其保护核心金属层146免受污染。在一些实施例中，选择栅电极220和浮置栅极124可包括掺杂多晶硅。在一些实施例中，共形接触蚀刻终止层108和层间介电层110设置在存储器区102和逻辑区104之间用于隔离。附加接触蚀刻终止层(例如，228、230)和层间介电层(例如，226)可设置在层间介电层110上方。接触件224可穿过层间介电层设置以到达源极/漏极区126、控制栅电极222、选择栅电极220和第一金属栅电极114。例如，在一些实施例中，接触件可包括钨(W)。通过在逻辑晶体管和控制栅电极中利用HKMG结构，减少了栅极泄露和功率损耗并且提高了器件可靠性。
图3例示了包括设置在衬底106上方的HKMG NVM器件的IC300的一些替代实施例的截面图。如图1和图2所示的NVM器件的一些替代实施例，IC300包括具有控制栅电极222和选择栅电极120的存储器区102，控制栅电极222和选择栅电极120均包括金属且具有由高k栅极介电层116加衬的底部表面和侧壁表面。邻近存储器区102的逻辑区104包括带有第一金属栅电极114的晶体管，第一金属栅电极由高k栅极介电层116加衬并且设置在逻辑栅极电介质132上方。擦除栅电极152可设置在控制栅电极之间且在共源极/漏极区150上方。浮置栅极124被绝缘电介质环绕且联接到控制栅电极222。擦除栅电极152和浮置栅极124可包括掺杂多晶硅。
图4至图13和图14A至图14C到图16A至图16C例示了用于制造包括混合或HKMG NVM器件的IC的方法的一些实施例的一系列截面图。
如图4的截面图400所示，浮置栅极介电层402和浮置栅极层404形成在存储器区102内的衬底106和逻辑区104上方。在一些实施例中，存储器区102和逻辑区104通过隔离结构408分离。在一些实施例中，可通过形成设置在衬底106内并以介电材料填充的深沟槽来形成隔离结构408。由于平坦化工艺，隔离结构408的上表面可与浮置栅极层404的上表面共面。在一些实施例中，浮置栅极介电层402包括二氧化硅，且浮置栅极层404包括掺杂多晶硅。然后层间多晶硅介电层406形成在浮置栅极层404和隔离结构408上方。在各实施例中，衬底106可包括任何类型的半导体主体(例如，硅本体、SiGe、SOI等)，如半导体晶圆或晶圆上的一个或多个晶粒、以及形成在其上的和/或另外与其关联的任何其他类型的半导体和/或外延层。在一些实施例中，通过使用沉积技术(例如，PVD、CVD、PE-CVD、ALD等)形成浮置栅极介电层402、浮置栅极层404和层间多晶硅介电层406。
如图5的截面图500所示，图案化层间多晶硅介电层406，以使其保留在存储器区102内和以使其自逻辑区104移除。在一些实施例中，通过执行光刻工艺移除层间多晶硅介电层406，该光刻工艺图案化光敏掩膜层(例如，光致抗蚀剂掩模502)以保护在存储器区102处的层间多晶硅介电层406免于被一个或多个后续蚀刻工艺移除。在多个实施例中，蚀刻工艺可包括湿蚀刻和/或干蚀刻(例如，使用四氟化碳(CF4)、六氟化硫(SF6)、三氟化氮(NF3)等的等离子蚀刻)。
如图6的截面图600所示，随后形成控制栅极层602和硬掩膜层604。尽管未在图6示出，在一些替代实施例中，可在控制栅极层602或硬掩膜层604上执行平坦化工艺，以使控制栅极层602和/或硬掩膜层604在存储器区102和逻辑区104内具有平坦上表面。控制栅极层602和硬掩膜层604可直接形成在存储器区102内的层间多晶硅介电层406上和逻辑区104内的浮置栅极层404上。在一些实施例中，控制栅极层602可包括通过沉积工艺(例如，CVD、PVD、ALD等)形成的多晶硅或金属。
如图7的截面图700所示，图案化硬掩膜层604和下方的逻辑区104内的控制栅极层和浮置栅极层(图6所示)以在逻辑区104内形成牺牲逻辑栅极堆叠件702，且图案化硬掩膜层604和下方的存储器区102内的控制栅极层以形成牺牲控制栅极堆叠件704。牺牲逻辑栅极堆叠件702可包括第一牺牲栅极材料706，其是图6的控制栅极层602的一部分，和第二牺牲栅极材料708，其是图6的浮置栅极层404的一部分。牺牲逻辑栅极堆叠件704可包括控制栅电极122，其是图6的控制栅极层602的一部分，形成在硬掩膜层604下和层间多晶硅介电层406的上方。在一些实施例中，通过执行光刻工艺形成牺牲逻辑栅极堆叠件702和牺牲控制栅极堆叠件704以图案化硬掩膜层604，然后使用一个或多个蚀刻工艺根据硬掩膜层604图案化控制栅极层和浮置栅极层。在多个实施例中，蚀刻工艺可包括湿蚀刻或干蚀刻(例如，使用四氟化碳(CF4)、六氟化硫(SF6)、三氟化氮(NF3)等的等离子蚀刻)。蚀刻工艺可终止在存储器区102内的层间多晶硅介电层406上，并可终止在逻辑区104内的浮置栅极介电层402上。在一些实施例中，控制栅极间隔件140随后沿着牺牲逻辑栅极堆叠件702和牺牲控制栅极堆叠件704的侧壁形成。在一些实施例中，通过沉积共形介电层形成控制栅极间隔件140，随后执行蚀刻工艺以移除介电层的横向部分并留下沿着牺牲逻辑栅极堆叠件702和牺牲控制栅极堆叠件704的侧壁的垂直部分。
如图8的截面图800所示，图案化存储器区102内的层间多晶硅介电层406和浮置栅极层404，以形成存储栅极堆叠件802以及牺牲控制栅极堆叠件704(图7所示)。在一些实施例中，自对齐地图案化层间多晶硅介电层406和浮置栅极层404，即，根据牺牲控制栅极堆叠件704和作为“掩膜层”的控制栅极间隔件140。在多个实施例中，蚀刻工艺可包括湿蚀刻和/或干蚀刻(例如，使用四氟化碳(CF4)、六氟化硫(SF6)、三氟化氮(NF3)等的等离子蚀刻)。蚀刻工艺可终止在浮置栅极介电层402上。在一些实施例中，浮置栅极间隔件128随后沿着牺牲逻辑栅极堆叠件702和存储栅极堆叠件802的侧壁形成。在一些实施例中，浮置栅极间隔件128可包括一个或多个氧化物层或氮化物层。
如图9的截面图900所示，共源极/漏极区150形成在衬底106内的存储栅极堆叠件802的相对侧之间。移除浮置栅极间隔件128在存储栅极堆叠件802的相对侧之间的部分及在适当位置上的掩膜902(例如，光致抗蚀剂掩模)，且共源极/漏极电介质148可形成在共源极/漏极区150上，例如通过迫使氧化剂扩散进入共源极/漏极区150。隧穿介电层154沿着浮置栅极124的相对侧形成。在一些实施例中，隧穿介电层154可通过热氧化形成。
如图10的截面图1000所示，图案化浮置栅极介电层402(图9所示)以在适当位置上形成带有掩膜1004(例如，光致抗蚀剂掩模)的浮置栅极电介质138。选择栅极介电层1002形成在浮置栅极电介质138旁的衬底106上。在一些实施例中，通过沉积工艺(例如，CVD、PVD、ALD等)形成选择栅极介电层1002，且其厚度小于浮置栅极电介质138的厚度。
如图11的截面图1100所示，导电层1102(例如，多晶硅层)沿着存储栅极堆叠件802和牺牲逻辑栅极堆叠件702的侧边形成。在一些实施例中，在执行蚀刻工艺前通过在工件上方共形沉积导电层形成导电层1102，其移除了导电层的横向部分并留下沿着存储栅极堆叠件802和牺牲逻辑栅极堆叠件702的侧壁的垂直部分。然后选择性地移除逻辑区104内的导电层1102及在适当置上的掩膜1104(光致抗蚀剂掩模)。还可移除逻辑区104内的控制栅极间隔件140和浮置栅极间隔件128的部分。
如图12的截面图1200所示，沿着存储器区102内的导电层1102并沿着逻辑区104内的牺牲逻辑栅极堆叠件702形成选择栅极间隔件130。在一些实施例中，通过沉积共形介电层形成选择栅极间隔件130，随后执行蚀刻工艺以移除介电层的横向部分并留下沿着导电层1102和牺牲逻辑栅极堆叠件702的侧壁的垂直部分。在一些实施例中，选择栅极间隔件130可包括通过沉积工艺形成的氧化物(例如，SiO2)或氮化物(例如，SiN)。选择栅极间隔件130可直接形成在衬底106的上表面上。源极/漏极区126可随后分别形成在存储器区102内和逻辑区104内。例如，在一些实施例中，源极/漏极区126可通过注入工艺形成，该注入工艺选择性地向衬底106注入掺杂剂，例如硼(B)或磷(P)。在一些其他实施例中，可通过执行蚀刻工艺形成源极/漏极区126以形成沟槽，随后执行外延生长工艺。在这样的实施例中，源极/漏极区126可具有高于衬底106的上表面的凸起部分。在一些实施例中，执行硅化工艺以在源极/漏极区126的上表面上形成硅化物层(未在图中示出)。在一些实施例中，可通过沉积镍层执行硅化工艺，且然后执行热退火工艺(例如，快速热退火)。
如图13的截面图1300所示，共形接触蚀刻终止层108形成在源极/漏极区126上方并沿着选择栅极间隔件130延伸。在一些实施例中，接触蚀刻终止层108可包括通过沉积工艺(例如，CVD、PVD等)方式形成的氮化硅。然后第一层间介电层110形成在接触蚀刻终止层108上方，随后执行第一平坦化工艺。在一些实施例中，第一平坦化工艺可包括化学机械抛光(CMP)工艺。在一些实施例中，第一层间介电层110可包括通过沉积工艺(例如，CVD、PVD等)方式形成的低k介电层。可在第一平坦化工艺后暴露逻辑区104内的第一牺牲栅极材料706。擦除栅电极152可形成在控制栅电极122的相对侧之间，且选择栅电极220可形成在控制栅电极122的相对侧。擦除栅电极152和选择栅电极220可由图12中所示的导电层1102制成。图14A-14C、15A-15C和16A-16C示出了图13之后的后续替换栅极工艺。
图14A-14C示出了替换栅极工艺的一些实施例，在其中，牺牲逻辑栅极堆叠件和选择栅电极220被移除且被金属材料和高k介电层替换。如图14A的截面图1400a所示，硬掩膜1402形成并被图案化，以暴露逻辑区104内的牺牲逻辑栅极堆叠件和存储区102内的选择栅电极(图13所示)，并覆盖存储器区102和逻辑区104的保留部分。第一牺牲栅极材料706、第二牺牲栅极材料708和选择栅电极220(图13所示)被移除，导致形成沟槽1404、1406。控制栅电极122被硬掩膜1402保护且保留在适当位置上。
如图14B的截面图1400b所示，高k栅极介电层116和金属栅极材料(例如，156、146)形成在第一层间介电层110和/或硬掩膜1402上方且通过一个或多个沉积工艺填充到图14A的沟槽1404、1406中(例如，化学汽相沉积、物理汽相沉积等)。可执行一系列的沉积和蚀刻工艺，该工艺形成用于不同器件或相同器件的不同部件的沟槽内的不同金属组合，以实现预期工作功能。例如，在一些实施例中，阻挡层144在高k栅极介电层116和金属栅极材料之间被加衬，以保护金属栅极材料(例如，156、146)免于扩散并可包括钛(Ti)、钽(Ta)、锆(Zr)或其合金等金属。在一些实施例中，逻辑区104的沟槽1404内的浮置栅极介电层402可被移除并被逻辑栅极电介质132替换。逻辑栅极电介质132的厚度可小于浮置栅极介电层402的厚度。
如图14C的截面图1400c所示，可在沉积工艺后执行第二平坦化工艺，以在高k栅极介电层116上形成第一金属栅电极114、第二金属栅电极158和金属选择栅电极120。接触件224形成在覆盖在第一层间介电层110上的第二层间介电层226内。可通过选择性蚀刻第二层间介电层226以形成开口(例如，在合适位置上带有图案化光致抗蚀剂掩模)，并通过随后沉积开口内的导电材料以形成接触件224。例如，在一些实施例中，导电材料可包括钨(W)。
图15A-15C示出了替换栅极工艺的一些替代实施例，在其中，牺牲逻辑栅极堆叠件和控制栅电极122被移除且被金属材料和高k介电层替换。如图15A的截面图1500a所示，牺牲逻辑栅极堆叠件(例如，第一牺牲栅极材料706和第二牺牲栅极材料708)和控制栅电极122(图13所示)被移除，导致形成沟槽1504、1506。选择栅电极220被硬掩膜1502保护且停留在适当位置上。
如图15B的截面图1500b所示，高k栅极介电层116和金属栅极材料(例如，156、146)形成在第一层间介电层110和/或硬掩膜1502上方且通过一个或多个沉积工艺填充到图15A的沟槽1504、1506中(例如，化学汽相沉积、物理汽相沉积等)。在一些实施例中，阻挡层144在高k栅极介电层116和金属栅极材料之间加衬，以保护金属栅极材料(例如，156、146)免于扩散。
如图15C的截面图1500c所示，可在沉积工艺后执行第二平坦化工艺，以在高k栅极介电层116上形成第一金属栅电极114、第二金属栅电极158和金属控制栅电极222。接触件224形成在覆盖在第一层间介电层110上的第二层间介电层226内。
图16A-16C示出了替换栅极工艺的一些替代实施例，在该工艺中，牺牲逻辑栅极堆叠件、选择栅电极220和控制栅电极122被移除且被金属材料和高k介电层替换。如图16A的截面图1600a所示，移除牺牲逻辑栅极堆叠件(例如，第一牺牲栅极材料706和第二牺牲栅极材料708)、选择栅电极220和控制栅电极122(图13所示)以及被硬掩膜1602覆盖的工件剩余部分，导致形成沟槽1604、1606和1608。
如图16B的截面图1600b所示，高k栅极介电层116和金属栅极材料(例如，156、146)形成在第一层间介电层110和/或硬掩膜1602上方且通过一个或多个沉积工艺填充到图16A的沟槽1604、1606和1608中(例如，化学汽相沉积、物理汽相沉积等)。在一些实施例中，阻挡层144在高k栅极介电层116和金属栅极材料之间加衬，以保护金属栅极材料(例如，156、146)免于扩散。
如图16C的截面图1600c所示，可在沉积工艺后执行第二平坦化工艺，以在高k栅极介电层116上形成第一金属栅电极114、第二金属栅电极158、金属选择栅电极120、和金属控制栅电极222。
图17例示了制造包括混合NVM器件的IC的方法1700的一些实施例的流程图。
尽管参照图4至图13和图14A至图14C至图16A至图16C对方法1700进行描述，然而应当理解，方法1700不限于这些结构，但可单独作为独立于结构的方法。此外，尽管本文以一系列行为或事件对公开的方法(例如，方法1700)进行说明和描述时，但应当理解，其不受限于这些行为或事件的所示顺序。例如，除在此说明和/或描述的那些之外，一些行为可与其他行为或事件以不同的顺序发生和/或同时发生。此外，可不要求所有示出的动作实施在此描述的一个或多个方面或实施例。此外，可以一个或多个分开的行为和/或阶段进行在此描述的行为的一个或多个。
在1702中，在存储器区和逻辑区内的衬底上方形成浮置栅极介电层、浮置栅极层和层间多晶硅介电层。图4例示了对应于行为1702的截面图400的一些实施例。
在1704中，图案化层间多晶硅介电层，以使其保留在存储器区内和以使其自逻辑区移除。在一些实施例中，蚀刻层间多晶硅介电层以终止在存储器区的周围区域的隔离结构上。图5例示了对应行为1704的截面图500的一些实施例。
在1706中，随后在存储器区内的保留的多晶硅介电层上和逻辑区内的浮置栅极层上形成控制栅极层和硬掩膜层。图6例示了对应行为1706的截面图600的一些实施例。
在1708中，图案化逻辑区内的硬掩膜层、控制栅极层和浮置栅极层以形成牺牲逻辑栅极堆叠件。图案化存储器区内的硬掩膜层和控制栅极层以形成控制栅极堆叠件。
在1710中，沿着牺牲逻辑栅极堆叠件和控制栅极堆叠件形成控制栅极间隔件。图7例示了对应行为1708和行为1710的截面图700的一些实施例。
在1712中，图案化存储器区内的层间多晶硅介电层和浮置栅极层，以形成存储栅极堆叠件以及控制栅极堆叠。图8例示了对应行为1712的截面图800的一些实施例。
在1714中，在衬底内的存储器区的相对侧之间形成共源极/漏极区。沿着浮置栅极的相对侧在共源极/漏极区上形成共源极/漏极电介质和隧穿介电层。图9例示了对应行为1714的截面图900的一些实施例。
在1716中，随后在存储器区的相对侧形成选择栅极电介质、选择栅极和选择栅极间隔件。图10-12例示了对应行为1716的截面图1000、1100和1200的一些实施例。
在1718中，在衬底上方形成接触蚀刻终止层，在接触蚀刻终止层上方形成第一层间介电层，并执行第一平坦化工艺。暴露逻辑区内的牺牲逻辑栅极堆叠件。图13例示了对应行为1718的截面图1300的一些实施例。
在1720中，随后执行替换栅极工艺。在各个实施例中，可根据行为1722a-1722c、行为1724a-1724或行为1726a-1726c形成替换栅极工艺。
在1722a-1722c中，逻辑区内的逻辑栅电极和存储器区内的选择栅电极被金属栅电极替换。图14A-14C例示了对应行为1722a-1722c的截面图1400a-1400c的一些实施例。
在1724a-1724c中，逻辑区内的逻辑栅电极和存储器区内的控制栅电极被金属栅电极替换。图15A-15C例示了对应行为1724a-1724c的截面图1500a-1500c的一些实施例。
在1726a-1726c中，逻辑区内的逻辑栅极和存储器区内的选择栅电极和控制栅电极被金属栅电极替换。图16A-16C例示了对应行为1726a-1726c的截面图1600a-1600c的一些实施例。
因此，本公开涉及一种集成电路(IC)及形成方法，该集成电路包含高k金属栅极(HKMG)非易失性存储器(NVM)器件并提供小尺寸和高性能。
在一些实施例中，本公开涉及一种集成电路。该集成电路包括存储器区，该存储器区包括非易失性存储器(NVM)器件，该非易失性存储器器件具有一对通过相应浮置栅极与衬底分离的控制栅电极。一对选择栅电极设置在控制栅电极对的相对侧。集成电路包括逻辑区，该逻辑区邻近存储器区且包括逻辑器件，该逻辑器件包含设置在逻辑栅极电介质上方的第一金属栅电极且具有被高k栅极介电层覆盖的底部表面和侧壁表面。选择栅电极或控制栅电极包括金属且具有被高k栅极介电层覆盖的底部表面和侧壁表面。
在其他实施例中，本公开涉及一种集成电路。该集成电路包括存储器区，该存储器区包括非易失性存储器(NVM)器件，该非易失性存储器器件具有一对设置在相应浮置栅极对上方的控制栅电极，该浮置栅极对通过浮置栅极电介质与衬底分离。一对选择栅电极设置在控制栅电极对和浮置栅极的相对侧。选择栅电极通过选择栅极电介质与衬底分离，该选择栅极电介质的厚度小于浮置栅极电介质的厚度。该集成电路还包括，邻近所述存储器区且包括包含NMOS晶体管和PMOS晶体管的逻辑器件，NMOS晶体管包括第一金属栅电极且PMOS晶体管包括第二金属栅电极。第一和第二金属栅电极分别设置在逻辑栅极电介质上方且具有被高k栅极介电层覆盖的底部表面和侧壁表面。选择栅电极或控制栅电极包括与所述第一金属栅电极相同的材料，且具有被高k栅极介电层覆盖的底部表面和侧壁表面。
在其他实施例中，本公开涉及一种形成集成电路的方法。该方法包括提供包括存储器区和逻辑区的衬底并形成和图案化浮置栅极层上方的控制栅极层，以在存储器区上方形成一对牺牲控制栅极。该方法还包括形成和图案化控制栅极层和浮置栅极层以在逻辑区上方形成一对牺牲逻辑栅极，和在该牺牲控制栅极对的外侧形成一对牺牲选择栅极。该方法还包括通过高k介电层和第一金属层替换该牺牲选择栅极对或该牺牲控制栅极对以及该牺牲逻辑栅极对中的一个。
根据本发明的一个方面，提供一种集成电路(IC)，包括：存储器区，存储器区包括非易失性存储器(NVM)器件，非易失性存储器器件具有通过相应的浮置栅极与衬底分离的一对控制栅电极，其中，一对选择栅电极设置在一对控制栅电极的相对侧；以及逻辑区，逻辑区邻近存储器区设置并且包括逻辑器件，逻辑器件包括第一金属栅电极，第一金属栅电极设置在逻辑栅极电介质上方并且具有被高k栅极介电层覆盖的底部表面和侧壁表面；其中，选择栅电极或控制栅电极包括金属，并且金属选择栅电极或金属控制栅电极具有被高k栅极介电层覆盖的底部表面和侧壁表面。
根据本发明的一个实施例，选择栅电极由与第一金属栅电极相同的金属制成并且通过高k栅极介电层和选择栅极电介质与衬底分离。
根据本发明的一个实施例，控制栅电极包括掺杂多晶硅。
根据本发明的一个实施例，控制栅电极由与第一金属栅电极相同的金属制成并且通过高k栅极介电层和浮置栅极电介质与衬底分离。
根据本发明的一个实施例，控制栅电极包括金属并且选择栅电极包括掺杂多晶硅。
根据本发明的一个实施例，控制栅电极和选择栅电极具有立方体形状，控制栅电极和选择栅电极的上表面与第一金属栅电极的上表面共面。
根据本发明的一个实施例，浮置栅极设置在浮置栅极电介质上并且具有被层间多晶硅电介质覆盖的上表面，其中，浮置栅极电介质和层间多晶硅电介质的厚度均大于选择栅电极下的选择栅极电介质的厚度。
根据本发明的一个实施例，IC还包括：控制栅极间隔件，控制栅极间隔件设置在层间多晶硅电介质上并且沿着一对控制栅电极的侧壁设置；浮置栅极间隔件，浮置栅极间隔件设置在浮置栅极电介质上并且沿着浮置栅极、层间多晶硅电介质和控制栅极间隔件的外侧壁设置；以及选择栅极间隔件，选择栅极间隔件设置在衬底的上表面上并且沿着一对选择栅电极的外侧壁设置。
根据本发明的一个实施例，IC还包括：接触蚀刻终止层，接触蚀刻终止层设置在逻辑区和存储器区之间并且具有“U”型结构；其中，“U”型结构具有与选择栅极间隔件直接接触的第一竖直部件、与逻辑器件的侧壁间隔件直接接触的第二竖直部件、以及连接第一竖直部件和第二竖直部件的平坦横向部件。
根据本发明的一个实施例，IC还包括：设置在衬底内的控制栅电极的内侧之间的共源极/漏极区；设置在共源极/漏极区上的共源极/漏极电介质；以及沿着浮置栅极的内侧壁设置的隧穿介电层。
根据本发明的一个实施例，IC还包括：擦除栅电极，擦除栅电极设置在共源极/漏极电介质上，通过隧穿介电层与浮置栅极分离并且通过控制栅极间隔件与控制栅电极分离，其中，擦除栅电极的上表面与第一金属栅电极的上表面共面。
根据本发明的另一方面，提供一种集成电路(IC)，包括：存储器区，存储器区包括非易失性存储器(NVM)器件，非易失性存储器器件具有设置在相应的一对浮置栅极上方的一对控制栅电极，一对浮置栅极通过浮置栅极电介质与衬底分离，NVM器件还包括设置在一对控制栅电极的相对侧的一对选择栅电极，其中，选择栅电极通过选择栅极电介质与衬底分离，选择栅极电介质的厚度小于浮置栅极电介质的厚度；以及逻辑区，逻辑区邻近存储器区设置并且包括含有NMOS晶体管和PMOS晶体管的逻辑器件，NMOS晶体管包括第一金属栅电极并且PMOS晶体管包括第二金属栅电极；其中，第一金属栅电极和第二金属栅电极分别设置在逻辑栅极电介质上方并且具有被高k栅极介电层覆盖的底部表面和侧壁表面；其中，选择栅电极或控制栅电极包括与第一金属栅电极相同的材料，并且具有被高k栅极介电层覆盖的底部表面和侧壁表面。
根据本发明的一个实施例，控制栅电极包括掺杂多晶硅。
根据本发明的一个实施例，控制栅电极和选择栅电极具有立方体形状，控制栅电极和选择栅电极的上表面与第一金属栅电极的上表面共面。
根据本发明的一个实施例，IC还包括：设置在浮置栅极和控制栅电极之间的层间多晶硅电介质；设置在层间多晶硅电介质上并且沿着控制栅电极的侧壁设置的控制栅极间隔件；设置在浮置栅极电介质上并且沿着浮置栅极、层间多晶硅电介质和控制栅极间隔件的外侧壁设置的浮置栅极间隔件；以及沿着浮置栅极的内侧壁设置的隧穿介电层。
根据本发明的一个实施例，IC还包括：邻接隧穿介电层和控制栅极间隔件的内侧壁设置的擦除栅电极。
根据本发明的一个实施例，IC还包括：选择栅极间隔件，选择栅极间隔件沿着一对选择栅电极的外侧壁设置；以及接触蚀刻终止层，接触蚀刻终止层设置在逻辑区和存储器区之间并且具有“U”型结构；其中，“U”型结构具有邻接选择栅极间隔件的第一竖直部件、邻接逻辑器件的侧壁间隔件的第二竖直部件、以及连接第一竖直部件和第二竖直部件的平坦横向部件。
根据本发明的另一方面，提供一种形成集成电路(IC)的方法，包括：提供包括存储器区和逻辑区的衬底；在浮置栅极层上方形成并图案化控制栅极层以在存储器区上方形成一对牺牲控制栅极；形成并图案化控制栅极层和浮置栅极层以在逻辑区上方形成一对牺牲逻辑栅极；在一对牺牲控制栅极的外侧形成一对牺牲选择栅极；以及通过高k介电层和第一金属层替换一对牺牲选择栅极或一对牺牲控制栅极、以及一对牺牲逻辑栅极中的一个。
根据本发明的一个实施例，方法还包括：在浮置栅极层和控制栅极层之间形成并图案化层间多晶硅介电层，使得多晶硅介电层保留在存储器区内并且使得多晶硅介电层从逻辑区移除；沿着一对牺牲控制栅极的侧壁形成控制栅极间隔件；以及根据控制栅极间隔件图案化存储器区内的层间多晶硅介电层和浮置栅极层，以形成层间多晶硅电介质和一对浮动栅极。
根据本发明的一个实施例，浮动栅极层和控制栅极层是多晶硅层。
前述概括了多个实施例的部件，以使本领域技术人员可以更好地理解本公开的方面。本领域的技术人员应理解，其可以轻松地将本公开作为基础，用于设计或修改其他工艺或结构，从而达成与本文所介绍实施例的相同目的和/或实现相同的优点。本领域技术人员还应认识到，这种等效结构并不背离本公开的精神和范围，并且其可以进行各种更改、替换和变更而不背离本公开的精神和范围。

Claims (1)

1.一种集成电路(IC)，包括：
存储器区，所述存储器区包括非易失性存储器(NVM)器件，所述非易失性存储器器件具有通过相应的浮置栅极与衬底分离的一对控制栅电极，其中，一对选择栅电极设置在所述一对控制栅电极的相对侧；以及
逻辑区，所述逻辑区邻近所述存储器区设置并且包括逻辑器件，所述逻辑器件包括第一金属栅电极，所述第一金属栅电极设置在逻辑栅极电介质上方并且具有被高k栅极介电层覆盖的底部表面和侧壁表面；
其中，所述选择栅电极或所述控制栅电极包括金属，并且所述金属选择栅电极或所述金属控制栅电极具有被所述高k栅极介电层覆盖的底部表面和侧壁表面。
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