TWI433304B - 電子可抹除式唯讀記憶體單元 - Google Patents

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Description

電子可抹除式唯讀記憶體單元
本發明係關於一種唯讀記憶體單元，且特別是關於一種電子可抹除式唯讀記憶體單元。
非揮發性記憶體(Non-volatile memory,NVM)電路，例如，電子可抹除式唯讀記憶體(EEPROM)電路已廣泛應用在編碼及資料儲存應用程式上。NVM電路的重要關鍵在於其效能，包括持久力(endurance)(程式化的數量或寫入/抹除週期)以及在寫入/抹除週期之後的資料保存。在業界裡，NVM技術的效能特性一直十分廣泛。通常，即使處在極端的環境溫度中，NVM電路應該可以持續資料保存的十萬至一百萬個程式化週期超過20年。
記憶體操作(例如程式化及抹除)可包含例如自NVM單元之浮接閘極(floating gate)充電或放電電子。電子的充電及放電可藉由熱載子注入(hot carrier injection,HCI)或Fowler Nordheim(FN)穿隧(tunneling)達成。使用高電壓以執行特定記憶體操作。然而，高電壓可造成接面崩潰或劣化。
本發明係期望提供一種即使暴露於高電壓之下仍可改善可靠度之記憶體單元。
本發明係揭露一種形成裝置之方法。該方法包括提供一基板，其以藉由隔離區域將單元面積與其它主動面積分隔的方式製備。於該單元面積中形成第一電晶體及第二電晶體的第一閘極及第二閘極。該第一閘極包括藉由第一閘極間介電層分隔的第一子閘極及第二子閘極。該第二閘極包括圍繞第一子閘極的第二子閘極。該第二閘極之第一及第二子閘極係藉由第二閘極間介電層分隔。形成第一及第二電晶體之第一及第二接面。該方法亦包括形成耦合至該第一電晶體之該第二子閘極的第一閘極終端以及形成耦合至該第二電晶體之至少該第一子閘極的第二閘極終端。
本發明亦揭露一種裝置。該裝置包含一單元，具有串聯耦合之第一及第二電晶體。該第一及第二電晶體係設置於第一及第二單元終端之間。該第一電晶體包括第一閘極，該第一閘極具有以第一閘極間介電層分隔之第一及第二子閘極。該第二電晶體包括第二閘極，該第二閘極具有以第二閘極間介電層分隔之第一及第二子閘極。該第二電晶體之該第二子閘極圍繞該第二電晶體之該第一子閘極。第一閘極終端耦合至該第一閘極之該第二子閘極。第二閘極終端耦合至該第二閘極之至少該第一子閘極。
在另一實施例中，亦揭露一種裝置。該裝置包含一單元，具有第一及第二電晶體。該第一電晶體包括介於該第一電晶體之第一及第二接面之間的第一閘極。該第一閘極包含該第一閘極之第一及第二子閘極；第一閘極間介電層，係分隔該第一閘極之該第一及第二子閘極；以及第一閘極介電層，係自該基板分隔該第一閘極之該第一子閘極。該第二電晶體包括介於該第二電晶體之第一及第二接面之間的第二閘極。該第二閘極包含該第二閘極之第一及第二子閘極。該第二子閘極圍繞該第二電晶體之該第一子閘極。該第二閘極亦包括第二閘極間介電層，係分隔該第二閘極之該第一及第二子閘極；以及第二閘極介電層，係自該基板分隔該第二閘極之該第一子閘極。該第一及第二電晶體之該第二接面係為耦合。該裝置亦包括耦合至該第一電晶體之該第一接面之第一單元終端；耦合至該第二電晶體之該第一接面之第二單元終端；耦合至該第一電晶體之該第二子閘極之第一閘極終端以及耦合至該第二電晶體之至少該第一子閘極之第二閘極終端。
這些目的以及其它目的，隨著本發明此處所揭露的優點及特徵，將經由參照下列敘述以及伴隨圖式變得顯而易見。此外，應了解此處所述各種實施例的特徵並非互相排斥，而是可以各種排列及組合存在。
實施例大體上係有關於半導體裝置。尤其，某些實施例是關於記憶體裝置，例如非揮發性記憶體裝置。此類記憶體裝置能被併入至獨立記憶體裝置(例如USB或其它可攜式儲存單元)、或積體電路(IC)(例如微控制器或單晶片系統(system on chips；SoCs))內。該裝置或IC能被併入至例如電腦、行動電話以及個人數位助理(PDA)的消費性電子產品中，或與其一起使用。
第1a圖顯示記憶體單元(memory cell)100之實施例的示意圖。記憶體單元可包含非揮發性記憶體單元。例如，記憶體單元可為電子可抹除式唯讀記憶體(EEPROM)。在一實施例中，記憶體單元包含浮接閘極穿隧氧化物(FLOTOX)EEPROM單元。亦可使用其它類型的記憶體單元。
在一實施例中，記憶體單元包含第一電晶體120以及第二電晶體140。第一電晶體包含介於第一電晶體終端122以及第二電晶體終端123之間的第一閘極125。第一閘極包括圍繞第一子閘極127的第二子閘極129。子閘極之間係藉由閘極間介電層(intergate dielectric layer)160分隔。閘極介電層150係將第一電晶體的通道與第一閘極分隔。至於第二電晶體，其包含介於第一電晶體終端142以及第二電晶體終端143之間的第二閘極145。第二閘極包括圍繞第一子閘極147的第二子閘極149。子閘極之間係藉由閘極間介電層160分隔。閘極介電層150係將第二電晶體的通道與第二閘極分隔。
在一實施例中，電晶體在第一單元終端116及第二單元終端118之間係為串聯組態。例如，第一電晶體以及第二電晶體的第一終端係共同地耦合，而第一電晶體的第二終端係耦合至第一單元終端，且第二電晶體之第二終端係耦合至第二單元終端。此外，第一閘極終端184及第二閘極終端186係各自地耦合至第一電晶體及第二電晶體的第一閘極及第二閘極。第一閘極終端及第二閘極終端的其中之一係至少耦合閘極的第一子閘極，而第一閘極終端及第二閘極終端的另一者係耦合至閘極的第二子閘極。在一實施例中，第一閘極終端及第二閘極終端的其中之一係耦合閘極的第一子閘極以及第二子閘極。在一實施例中，第一閘極終端及第二閘極終端的另一者係耦合至第二子閘極而未耦合第一子閘極。
根據一實施例，第一閘極作為控制或浮接閘極，而第二閘極作為記憶體單元的選擇閘極(select gate)。第一閘極終端係耦合至第一電晶體的第二子閘極，且耦合至控制閘線(control gate line)。第二閘極終端係耦合至第二電晶體的第一子閘極及第二子閘極，且耦合至字元線(word line)。第一單元終端係耦合至第一電位(potential)182，第二單元終端係耦合至位元線(bitline)188。在一實施例中，第一電位係等於接地。例如，第一電位可為陣列接地。在其他實施例中，終端的耦合可配置為其它組態。
第1b圖顯示第1a圖所示之記憶體單元100之實施例的剖面圖。其顯示包括單元區域110的基板105。單元區域藉由隔離區域180與其它區域隔離。隔離區域係為例如淺溝槽隔離(STI)區域。亦可採用其它類型的隔離區域。在一實施例中，單元區域包括摻雜井(doped well)115。摻雜井包含第二極性的摻雜物。
第一電晶體120及第二電晶體140係設置於單元區域中。在一實施例中，第一電晶體作為控制閘極。第一電晶體包括設置於基板上的第一閘極125。在一實施例中，第一閘極包括第一子閘極127以及第二子閘極129。子閘極包含例如多晶矽。使用其它類型的閘極電極材料(例如金屬或像是金屬矽化物的金屬-矽化合物)形成子閘極亦可。應了解到，第一子閘極以及第二子閘極不需以相同材料形成。在一實施例中，第二子閘極係圍繞第一子閘極。
閘極間介電層160分隔第一子閘極以及第二子閘極。閘極間介電層可包含例如具有多層介電層的介電堆疊。例如，介電堆疊可包含氧化物-氮化物-氧化物(oxide-nitride-oxide,ONO)堆疊。亦可使用其它類型的閘極間介電層或堆疊。例如，閘極間介電層可包含二氧化矽(SiO2 )或具有包含HfOx或Al2 O3 其中之一層的三層堆疊。將第一閘極的底部與基板分隔者係為閘極介電層150。在一實施例中，閘極介電層包含熱氧化矽。閘極介電層可包含二或多層閘極介電層。亦可使用其它類型的閘極介電層。
介電間隔件156可視需要地設置於第一閘極的側面上。例如，間隔件可設置於第二子閘極的側面上。間隔件可包含氮化矽。亦可採用其它類型的間隔件。例如，間隔件可包括多重間隔件。可將介電蝕刻阻止層181設置於第二子閘極的表面上。蝕刻阻止層可包含氮化矽。亦可使用其它類型的蝕刻阻止材料以形成蝕刻阻止層。
第一摻雜區域133以及第二摻雜區域134係設置鄰接於第一閘極。第一摻雜區域以及第二摻雜區域包含第一極性的摻雜物，該第一極性係與第二極性相反。第一摻雜區域以及第二摻雜區域形成第一電晶體的源極/汲極(S/D)擴散區域。在一實施例中，第一摻雜區域以及第二摻雜區域包括第一子部分133a-b及第二子部分134a-b。第一子部分133a、134a係為輕摻雜部分(例如，x- ，其中x可為摻雜物的極性，例如p或n)，而第二子部分係為重摻雜部分(例如，x+ )。輕摻雜部分包含例如輕摻雜汲極(LDD)或雙重擴散汲極(DDD)。在一實施例中，輕摻雜部分包含DDD。DDD包含例如大於第二子部分的深度。例如，第二子部分係被包圍在DDD內。在一實施例中，第一子部分在第二子閘極下方延伸至第一子閘極。如圖所示，摻雜區域之第一子部分的內緣係大約對齊第一子閘極的側壁。第二子部分係大約對齊間隔件的外緣。在沒有間隔件的實施例中，第二子部分係大約對齊第二子閘極的側壁。亦可使用其它組態的摻雜區域。
在一實施例中，第一埋藏摻雜區域131以及第二埋藏摻雜區域132係設置於第一電晶體區域中。埋藏摻雜區域包含第一極性的摻雜物。埋藏摻雜區域包含第一極性摻雜物的中間摻雜濃度(例如，x)。在一實施例中，中間摻雜濃度係介於輕摻雜部分與重摻雜部分(例如，x- <x<x+ )的摻雜濃度之間。提供其它摻雜濃度給埋藏摻雜區域亦可。埋藏摻雜區域係設置鄰接於第一閘極。在一實施例中，埋藏摻雜區域重疊第一摻雜區域及第二摻雜區域，且往第一閘極之下延伸。在一實施例中，埋藏摻雜區域的其中之一往閘極介電層中的隧道窗口(tunneling window)下方延伸。在一實施例中，埋藏摻雜區域的其中之一往閘極介電層中隧道窗口外的第一閘極下方延伸。例如，第一埋藏摻雜區域往閘極介電層中隧道窗口外的第一閘極下方延伸。埋藏摻雜區域經由隧道窗口提供電荷載體給第一子閘極。埋藏摻雜區域亦決定第一子閘極的有效通道長度以及單元之源極電阻。
在一實施例中，埋藏摻雜區域的植入劑量大約為1×1014 /cm2 ，輕摻雜區域(例如LDD或DDD)的植入劑量大約為1×1013 /cm2 ，重摻雜區域的植入劑量大約為1×1015 /cm2 。提供其它摻雜濃度給不同的摻雜區域亦可。
至於第二電晶體，其係作為選擇閘極。第二電晶體包括設置於基板上的第二閘極145。第二閘極包括第一子閘極147以及第二子閘極149。子閘極包含例如多晶矽。使用其它類型的閘極電極材料(例如金屬或像是金屬矽化物的金屬-矽化合物)形成子閘極亦可。應了解到，第一子閘極以及第二子閘極不需以相同材料形成。根據一實施例，第二子閘極係圍繞第一子閘極。
閘極間介電層160分隔第一子閘極以及第二子閘極。閘極間介電層可包含例如介電堆疊，例如ONO堆疊。亦可使用其它類型的閘極間介電層。例如，閘極間介電層可包含SiO2 或具有包含HfOx或Al2 O3 其中之一層的三層堆疊。將基板與第一閘極的底部分隔者係為閘極介電層150。在一實施例中，閘極介電層包含熱氧化矽。閘極介電層可包含二或多層閘極介電層。亦可使用其它類型的閘極介電層。
介電間隔件156可視需要地設置於第二閘極的側面上。例如，間隔件可設置於第二子閘極的側面上。間隔件可包含氮化矽。亦可採用其它類型的間隔件。例如，間隔件可包括多重間隔件。可設置介電蝕刻阻止層181於第二子閘極的表面上。蝕刻阻止層可包含氮化矽。亦可使用其它類型的蝕刻阻止材料以形成蝕刻阻止層。
第二閘極的第一摻雜區域133以及第二摻雜區域136係設置鄰接於第二閘極。第一摻雜區域以及第二摻雜區域包含第一極性的摻雜物。第一摻雜區域以及第二摻雜區域形成第二電晶體的S/D擴散區域。第一摻雜區域係為例如第一電晶體以及第二電晶體共同的第一摻雜區域。在一實施例中，第一摻雜區域以及第二摻雜區域包括第一子部分133a-b及第二子部分136a-b。第一子部分133a、136a係為輕摻雜部分而第二子部分係為重摻雜部分。輕摻雜部分包含例如LDD或DDD。在一實施例中，輕摻雜部分包含DDD。如圖所示，DDD包含大於第二子部分的深度。例如，第二子部分係被包圍在DDD內。在一實施例中，第一子部分在第二子閘極下方延伸至第一子閘極。如圖所示，摻雜區域之第一子部分的內緣係大約對齊第一子閘極的側壁。第二子部分係大約對齊間隔件的外緣。在沒有間隔件的實施例中，第二子部分係大約對齊第二子閘極的側壁。亦可使用其它組態的摻雜區域。
在一實施例中，第一電晶體的第二擴散區域係作為第一單元終端，而第二電晶體的第二擴散區域係作為記憶體單元的第二單元終端。第一電晶體的閘極係作為第一閘極終端，而第二電晶體的閘極係作為記憶體單元的第二閘極終端。
層間介電(interlevel dielectric；ILD)層190可設置於覆蓋電晶體的基板上。層間介電層可作為前金屬介電(premetal dielectric,PMD)層。可使用各種材料或其中的組合形成PMD層，例如硼磷矽玻璃(BPSG)、磷矽酸鹽玻璃(PSG)、HDP氧化物、HARP、四乙基矽氧烷(TEOS)。亦可使用其它材料。
在PMD層中形成接觸件(contact)以提供連接至記憶體單元的不同終端。接觸件包含例如像是鎢的導電材料。亦可採用其它類型的導電材料。接觸件可包括接觸襯墊(contact liner)。亦可使用各種類型的接觸襯墊。接觸襯墊可為例如鈦(Ti)、氮化鈦(TiN)或其組合。在一些實施例中，襯墊包含複合襯墊(composite liner)，複合襯墊包含Ti及TiN的組合，例如Ti/TiN或Ti/TiN/Ti。亦可採用其它類型的襯墊。
在一實施例中，在PMD層中設置第一接觸件192以及第二接觸件198以耦合第一單元終端以及第二單元終端。第一終端係耦合至接地且第二終端係耦合至位元線。在PMD層中設置第三接觸件194以及第四接觸件196以耦合第一閘極終端以及第二閘極終端。在一實施例中，第三接觸件係耦合至第一電晶體的第二子閘極，第四接觸件係耦合至第二電晶體的第一子閘極及第二子閘極。第一閘極終端係耦合至控制閘線，第二閘極終端係耦合至字元線。
第1表顯示針對記憶體單元的不同操作下之不同終端的偏壓條件之具體實施例。亦可使用其它偏壓條件操作記憶體單元。
如表所示，單元閘極終端(位元線)在寫入操作期間歷經高電壓。暴露於如此高電壓可能在第二(選擇)電晶體中導致接面崩潰或接面劣化。例如，可能發生自第二摻雜區域136a-b至摻雜井115的高洩漏。這會降低第二電晶體之閘極介電層的可靠度。
在一實施例中，在第二電晶體之第二摻雜區域136的第二子部分136b與通道(其係為第二摻雜區域136之第一摻雜子部分136a的內緣)之間的距離D係增加而改善接面崩潰效能。例如，接面的崩潰電壓係因此增加。這會減少接面處的漏電流。因此，增加的接面崩潰電壓改善接面的可靠度。
在一實施例中，距離D係取決於圍繞第一子閘極之部分第二子閘極的寬度。例如，D可藉由圖案化第二閘極層而決定，使得該第二閘極層以相差所需距離D的方式與先圖案化的第一閘極重疊。距離D可為例如大約0.1至0.2μm。提供其它的D值亦可。可選擇D值以達到所需的崩潰電壓。例如，崩潰電壓可自大約具有0μm的D之14V增加至大約具有0.2μm的D之17V。此大約增加20%的崩潰電壓，其改善了第二電晶體或選擇電晶體的可靠度。
可排列複數個記憶體單元以形成記憶體陣列。例如，複數個記憶體單元可以行以及列的方式排列。記憶體單元包含例如第1a-b圖所述之記憶體單元100。列對應於例如字元線(WL)，行對應於陣列的位元線(BL)。亦提供控制閘線以耦合至控制閘極終端。
第1c圖顯示記憶體單元100之另一實施例的剖面圖。如圖所示，記憶體單元100係類似於第1b圖所述，除了第四接觸件196係僅耦合至第二閘極145的第一子閘極147。此造成第二閘極的第二子閘極149係為浮接的結果。
在一實施例中，浮接的第二子閘極可藉由圖案化或移除主動面積外部之一部分的第二子閘極而暴露一部分的第一子閘極所達成，如第1d圖所示。例如，鄰接通道以及摻雜區域的一部分的第二子閘極係被移除。亦可實施其它技術或組態形成浮接第二子閘極。
第2a至2g圖顯示形成裝置或IC之製程200的實施例剖面圖。參閱第2a圖，係提供基板105。基板可包含矽基板，例如輕P型摻雜基板。其它類型的基板，包括矽鍺或絕緣體上覆矽(SOI)亦可。
如第2a圖所示，係顯示裝置的記憶體單元區域110。然而，應了解到基板可包括各種類型的區域(未圖示)。例如，基板可包括陣列區域的其它單元區域以及邏輯區域，其中，記憶體單元係形成於陣列區域的其它單元區域中，邏輯裝置係形成於邏輯區域中。邏輯區域可包括例如裝置的區域，例如用於存取記憶體陣列的支持裝置(support device)。此外，邏輯區域可包括其它類型的裝置，係根據所形成的IC類型而定。邏輯區域可包括例如用於不同電壓裝置的區域。例如，邏輯區域可包括用於高電壓裝置、中電壓裝置以及低電壓裝置的區域。亦可使用其它組態的邏輯區域。
單元區域係藉由隔離區域180與其它區域分隔。隔離區域包含例如淺溝槽隔離(STI)。可採用各種製程以形成淺溝槽隔離區域。例如，可使用蝕刻以及遮罩技術蝕刻基板，以形成溝槽，接著以例如氧化矽的介電材料填充溝槽。可執行化學機械研磨(CMP)以移除過多的氧化物以及提供平坦的基板頂面。淺溝槽隔離區域可在例如形成摻雜井之前或之後形成。亦可使用其它製程或材料以形成淺溝槽隔離。在其它實施例中，隔離可為其它類型的隔離區域。淺溝槽隔離的深度可為例如大約3000至4500埃。亦可使用其它深度的淺溝槽隔離。
摻雜井115係形成於單元區域。在一實施例中，摻雜井包含第二極性的摻雜物。摻雜井的深度可為例如大約10000至25000埃。提供其它深度的摻雜井亦可。使用第二極性之摻雜物的摻雜井以形成第一極性裝置。在一實施例中，摻雜井包含P型摻雜井以形成n型裝置。或者，摻雜井包含n型摻雜井以形成p型裝置。摻雜井可藉由將具有所需劑量及功率的適當摻雜物植入至基板中而形成。
在一實施例中，摻雜井包含p井。摻雜井可藉由執行以不同能量進行一連串三次植入所形成。例如，第一硼(B)植入係藉由劑量大約1×1012 /cm2 、能階(energy level)大約400kev執行，第二硼植入係藉由劑量大約1×1012 /cm2 、能階大約150kev執行，第三硼植入係藉由劑量大約1×1012 /cm2 、能階大約20kev執行。亦可採用形成摻雜井的其它技術。
基板可包括其他類型的裝置區域用於支持其他類型的裝置。例如，基板可包括p型及n型裝置，例如高、中及低電壓p型及n型裝置。各種類型的n型及p型井係提供給這些裝置。可使用植入遮罩藉由個別的植入製程形成各種類型的井。p型摻雜物可包括硼(B)、鋁(Al)、銦(In)或其組合，而n型摻雜物可包括磷(P)、砷(As)、銻(Sb)或其組合。
第2b圖中，單元區域係以第一埋藏摻雜區域131以及第二埋藏摻雜區域132製備。埋藏摻雜區域包含第一極性的摻雜物。例如，埋藏摻雜區域包含n型摻雜物以形成n型記憶體單元。埋藏摻雜區域作為供應電荷給記憶體單元之控制閘極。在一實施例中，埋藏摻雜區域係藉由離子植入形成。例如，砷(As)係以劑量大約4×1014 /cm2 至9×1014 /cm2 、能階大約15至60kev植入。亦可使用其他類型的摻雜物或植入參數形成埋藏摻雜區域。
介電層253係形成於單元區域中之基板的表面上。在一實施例中，介電層做為單元之電晶體的閘極介電層。介電層包含例如熱矽氧化物。例如，介電層係藉由濕氧化，接著在氧化環境中退火基板形成。介電層的厚度係形成為中間厚度。濕氧化的溫度可為例如大約750至900℃。退火可以例如大約1000℃的溫度執行。介電層的厚度可為大約150至220埃。亦可使用其它類型的閘極介電材料或厚度。例如，閘極介電材料可包含其它類型的閘極介電材料及/或藉由其它類型的製程形成，例如化學氣相沈積(CVD)。
介電層係被圖案化以形成暴露基板的開口251。開口的圖案化可利用遮罩以及蝕刻技術達成。例如，遮罩(像是光阻)可選擇性地被圖案化以建立暴露部分介電層的開口。可執行例如反應性離子蝕刻(RIE)的非等向性蝕刻，以移除介電層之暴露部分以暴露基板。亦可使用其它的圖案化技術。例如，亦可使用像是BOE、HF或其組合的蝕刻劑之濕蝕刻。此外，亦可結合反應性離子蝕刻以及濕蝕刻。亦可使用其它技術形成開口。
如第2c圖所示，第二介電層254係形成於單元區域中。在一實施例中，第二介電層包含熱矽氧化物。例如，介電層係藉由大約750至850℃溫度的濕氧化形成。退火可於濕氧化之後執行。退火可為例如大約900至1000℃的溫度執行。第二介電層的厚度可為大約60至90埃。其它類型的閘極介電材料或厚度亦可使用。例如，閘極介電材料可包含其它類型的閘極介電材料及/或可藉由其它類型的製程形成，例如化學氣相沈積(CVD)。例如，介電材料可為ISSG氧化物的氮化氧化物。
第二介電層填充開口251且形成於介電層253之上。介電層於基板表面上形成閘極介電層150。隧道窗口152係形成於具有大約相等於第二介電層厚度的第一電晶體區域中。
參閱第2d圖，第一子閘極電極層221係形成於閘極介電層上的基板上。在一實施例中，第一子閘極層包含多晶矽。第一子閘極電極層可形成為非晶矽(amorphous)層或不是非晶矽層。可摻雜第一子閘極電極。可採用各種技術以摻雜第一子閘極電極，例如，原位摻雜(insitu doping)或離子植入。提供未摻雜第一子閘極電極層亦可。亦可使用其它類型的閘極電極材料。第一子閘極電極的厚度可為大約800至3000埃。亦可使用其它的厚度。可使用例如化學氣相沈積(CVD)的技術形成第一子閘極電極層。亦可使用其它的技術。
第2e圖中，第一子閘極層係被圖案化。在一實施例中，第一子閘極層係被圖案化以形成單元之第一電晶體及第二電晶體的第一子閘極127、147。可使用例如遮罩以及蝕刻的技術。例如，光阻層係形成於閘極層之上然後被圖案化、暴露出部分的第一子閘極層。執行例如反應性離子蝕刻的非等向性蝕刻以移除第一子閘極層的暴露部分。在光阻下方提供防反射塗層(anti-reflective coating,ARC)以改善平版印刷解析度(lithographic resolution)。亦可使用其它技術圖案化第一子閘極層。例如，可使用硬遮罩以圖案化第一子閘極層。
參閱第2f圖，係形成第一電晶體及第二電晶體的第一摻雜區域133及第二摻雜區域134、136。摻雜區域可藉由植入第一型摻雜物至基板形成。在一實施例中，摻雜區域可使用第一子閘極及隔離區域作為植入遮罩而自我對齊。在一實施例中，係形成第一電晶體及第二電晶體的第一摻雜區域及第二摻雜區域的第一子部分133a、134a和136a。在一實施例中，第一子部分係藉由能階大約25至80kev、劑量大約1×1013 /cm2 的離子植入形成。植入可以傾斜角度執行。傾斜角度可為例如多達大約45度。亦可使用以其它傾斜角度執行植入，包括執行未傾斜植入(例如，0度)。在n型裝置的情況下，可植入Ph摻雜物。亦可使用其它類型的摻雜物或植入參數。如圖所示，共同的第一摻雜區域係提供用於第一電晶體及第二電晶體。
第2g圖中，閘極間介電層160係形成於基板上。閘極間介電層覆蓋第一子閘極及基板，例如閘極介電層150。在一實施例中，閘極間介電層包含介電堆疊，例如ONO堆疊。亦可使用其它類型的閘極間介電及介電堆疊。ONO堆疊包含例如底部氧化層、氮化層以及頂部氧化層。可採用各種技術以形成介電堆疊。例如，不同層的介電堆疊可藉由低壓化學氣相沈積(LPCVD)形成。亦可使用其它技術。
第二子閘極電極層222係沈積於基板上，其覆蓋閘極間介電層。在一實施例中，第二子閘極層包含多晶矽。可形成第二子閘極電極層作為非晶矽層或不是非晶矽層。第二子閘極電極層可為摻雜或未摻雜。亦可使用其它類型的閘極電極材料。第二子閘極電極層的厚度係為例如大約800至2500埃。亦可使用其它厚度。亦可使用例如化學氣相沈積(CVD)的技術形成第二子閘極電極層。亦可使用其它技術。
參閱第2h圖，圖案化基板以形成記憶體單元的第一電晶體120及第二電晶體140的第一閘極及第二閘極。例如，圖案化第二子閘極層及閘極間介電層以形成第一電晶體及第二電晶體的第一閘極及第二閘極。在一實施例中，第二子閘極係彎曲圍繞第一子閘極。第二子閘極彎曲圍繞第一子閘極的量可取決於選擇的距離D，以改善接面崩潰效能。距離D可為例如大約0.1至0.2μm。亦可使用其它D值。例如，距離D係取決於所需的位元線接面崩潰效能。亦可使用例如遮罩及蝕刻的技術以形成雙閘極堆疊(dual gate stack)。例如，光阻層係形成於閘極層之上然後被圖案化、暴露出部分的第二子閘極層。執行例如反應性離子蝕刻的非等向性蝕刻以移除第二子閘極層的暴露部分。在光阻下方提供防反射塗層以改善平版印刷解析度。亦可使用用於圖案化第一、第二閘極層的其它技術。例如使用硬遮罩以圖案化第二子閘極層。
製程持續進行以形成裝置。例如，額外的處理可包括遮罩層以及介電層的移除以及閘極側壁間隔件156的形成。閘極側壁間隔件包含例如氮化物。亦可使用其它類型的間隔件材料。為形成側壁間隔件，間隔件介電層係沈積於基板上。間隔件可使用各種技術形成，例如電漿增強化學氣相沈積(PECVD)。亦可使用其它技術形成間隔件介電層。接著非等向性蝕刻間隔件介電層，例如藉由反應性離子蝕刻，以移除水平部分，留下側壁上非水平部分作為間隔件。在一實施例中，額外的處理亦包括矽化物接觸，例如，鈷矽化物、鎢矽化物、鈦矽化物、鎳矽化物或其組合，這些矽化物接觸係形成於汲極/源極區域中之基板的表面上以及閘極電極的表面上。亦可使用其它材料的矽化物接觸。矽化物接觸亦可形成於裝置的其它部分中。
製程進一步接著形成電晶體的摻雜區域之第二子部分、PMD層以及接觸單元終端的接觸件。額外的製程可包括形成一個或多個互連層、最終鈍化、切割、組裝及封裝。亦可使用其它製程。例如，像是低電壓、中電壓及高電壓輸入/輸出裝置的其它元件可在形成互連之前形成。可形成記憶體單元做為記憶體裝置或將記憶體單元嵌入至部分的IC中。
本發明可實施為其它特定形式而不悖離其精神或實質特徵。因此，在各層面所考慮的先前實施例僅為說明而非用於此處限制本發明。本發明的範圍係由附加的專利申請範圍標示，而非先前所述內容及包含於此處專利申請範圍之等效範圍意義的所有改變。
100．．．記憶體單元
105．．．基板
110．．．單元區域
115．．．摻雜井
116．．．第一單元終端
118．．．第二單元終端
120．．．第一電晶體
122、142．．．第一電晶體終端
123、143．．．第二電晶體終端
125．．．第一閘極
127、147．．．第一子閘極
129、149．．．第二子閘極
131．．．第一埋藏摻雜區域
132．．．第二埋藏摻雜區域
133．．．第一摻雜區域
134、136．．．第二摻雜區域
133a、134a、136a．．．第一子部分
133b、134b、136b．．．第二子部分
140．．．第二電晶體
145．．．第二閘極
150．．．閘極介電層
152．．．隧道窗口
156．．．介電間隔件
160．．．閘極間介電層
180．．．隔離區域
181．．．介電蝕刻阻止層
182．．．第一位能
184．．．第一閘極終端
186．．．第二閘極終端
188．．．位元線
190．．．層間介電層
192．．．第一接觸件
194．．．第三接觸件
196．．．第四接觸件
198．．．第二接觸件
200．．．積體電路製程
221．．．第一子閘極電極層
222．．．第二子閘極電極層
251．．．開口
253．．．介電層
254．．．第二介電層
D．．．距離
圖式中，相同的元件符號於不同圖式中係指相同元件。再者，圖式並非一定為實際比例，重點是在於強調本發明之原理。在下列敘述中，本發明之各種實施例係參照下列圖式敘述，其中：
第1a圖顯示記憶體單元實施例之示意圖；
第1b至1c圖顯示記憶體單元實施例之剖面圖；
第1d圖顯示第1c圖之記憶體單元的一部分之上視圖；以及
第2a至2h圖顯示形成記憶體單元實施例之製程的剖面圖。
100．．．記憶體單元
116．．．第一單元終端
118．．．第二單元終端
120．．．第一電晶體
122、142．．．第一電晶體終端
123、143．．．第二電晶體終端
125．．．第一閘極
127、147．．．第一子閘極
129、149．．．第二子閘極
140．．．第二電晶體
145．．．第二閘極
150．．．閘極介電層
160．．．閘極間介電層
182．．．第一位能
184．．．第一閘極終端
186．．．第二閘極終端
188．．．位元線

Claims (25)

  1. 一種形成裝置之方法，包含：提供一基板，其以藉由隔離區域將單元面積與其它主動面積分隔的方式製備；於該單元面積中形成第一電晶體及第二電晶體的第一閘極及第二閘極，其中，該第一閘極包括藉由第一閘極間介電層分隔的第一及第二子閘極，且該第二閘極包括圍繞第一子閘極的第二子閘極，該第二閘極之該第一及第二子閘極係藉由第二閘極間介電層分隔；形成該第一及第二電晶體之第一及第二接面；形成耦合至該第一電晶體之該第二子閘極的第一閘極終端；以及形成耦合至該第二電晶體之至少該第一子閘極的第二閘極終端。
  2. 如申請專利範圍第1項所述之方法，包含：形成耦合至該第一電晶體之該第一接面的第一單元終端；以及形成耦合至該第二電晶體之該第一接面的第二單元終端。
  3. 如申請專利範圍第2項所述之方法，其中，該第一電晶體作為控制閘極；該第二電晶體作為選擇閘極；該第二單元終端作為位元線；以及該第二閘極終端作為字元線。
  4. 如申請專利範圍第1項所述之方法，其中，形成該第一及該第二電晶體之該第二接面包含形成該第一及該第二電晶體之共同第二接面。
  5. 如申請專利範圍第1項所述之方法，其中，該第一電晶體作為控制閘極；該第二電晶體作為選擇閘極；耦合至該第二電晶體的第二單元終端作為位元線；以及該第二閘極終端作為字元線。
  6. 如申請專利範圍第1項所述之方法，其中，形成該第一及第二閘極包含：形成第一子閘極層於該基板上；圖案化該第一子閘極層以形成該第一及第二閘極之第一子閘極；形成共同閘極間介電層於覆蓋該第一子閘極之該基板上，該共同閘極間介電層作為該第一及第二閘極之該第一及第二閘極間介電層；形成第二子閘極層於覆蓋該共同閘極間介電層之該基板上；以及圖案化該第二子閘極層以形成第一及第二閘極，其中，該第一及第二閘極之該第二子閘極彎曲圍繞該第一及第二閘極之該第一子閘極。
  7. 如申請專利範圍第6項所述之方法，其中，該第一及第二電晶體之該第一及第二接面包括重摻雜部分及自該第一閘極至該第二閘極延伸的輕摻雜延伸部分；以及包含：在形成該第一及第二閘極之該第一子閘極之後，形成該第一及第二接面之該輕摻雜延伸部分；以及在形成該第一及第二閘極之該第二子閘極之後，形成該第一及第二接面之該重摻雜部分。
  8. 如申請專利範圍第7項所述之方法，其中，彎曲圍繞該第二閘極之該第一子閘極的該第二子閘極增加從該第一子閘極之邊緣至該第一接面之該重摻雜部分的距離，以減少接面洩漏。
  9. 如申請專利範圍第6項所述之方法，其中，圖案化該第二子閘極層亦形成該裝置中其它電晶體之閘極。
  10. 如申請專利範圍第1項所述之方法，包含在形成該第一子閘極層之前形成閘極介電層於該基板上，其中，該閘極介電層包括在該第一閘極之該第一子閘極下方的一隧道窗口。
  11. 如申請專利範圍第10項所述之方法，其中，形成該閘極介電層包含：形成第一閘極介電層於該基板上；圖案化該第一閘極介電層以形成對應於該隧道窗口之開口；形成第二閘極介電層於該第一閘極介電層之上，且覆蓋該開口以形成該隧道窗口。
  12. 如申請專利範圍第11項所述之方法，其中，該第二閘極介電層亦作為該裝置中其它電晶體之閘極介電層。
  13. 如申請專利範圍第1項所述之方法，其中，該閘極間介電層包含氧化物-氮化物-氧化物堆疊。
  14. 如申請專利範圍第1項所述之方法，其中，該第一閘極間介電層包含多層介電層。
  15. 如申請專利範圍第1項所述之方法，其中，該第二閘極終端係耦合至該第二閘極之該第一及第二子閘極。
  16. 如申請專利範圍第1項所述之方法，其中，該第二閘極終端係耦合至該第二閘極之該第一子閘極，而該第二閘極之該第二子閘極係為浮接。
  17. 一種裝置，包含：一單元，具有串聯耦合之第一及第二電晶體，其中，該第一及第二電晶體係設置於第一及第二單元終端之間，其中，該第一電晶體包括第一閘極，該第一閘極具有以第一閘極間介電層分隔之第一及第二子閘極；該第二電晶體包括第二閘極，該第二閘極具有以第二閘極間介電層分隔之第一及第二子閘極，該第二子閘極圍繞該第二電晶體之該第一子閘極；以及第一閘極終端耦合至該第一閘極之該第二子閘極；以及第二閘極終端耦合至該第二閘極之至少該第一子閘極。
  18. 如申請專利範圍第17項所述之裝置，其中，該第一電晶體作為控制閘極；該第二電晶體作為選擇閘極；該第二單元終端耦合至該第二電晶體之第一接面且作為位元線；以及該第二閘極終端作為字元線。
  19. 如申請專利範圍第17項所述之裝置，包含：該第一閘極下方之第一閘極介電層，其中，該第一閘極介電層包括該第一閘極之該第一子閘極下方的隧道窗口；以及該第二閘極下方之第二閘極介電層。
  20. 如申請專利範圍第17項所述之裝置，其中，該第一閘極間介電層包含多層介電層。
  21. 如申請專利範圍第17項所述之裝置，其中，於該第二閘極中設置圍繞該第一子閘極之該第二子閘極增加從該第一子閘極的邊緣至該第二電晶體之第一接面之重摻雜部分的距離，以改善由於高電壓造成該第一接面之接面崩潰。
  22. 如申請專利範圍第17項所述之裝置，其中，該第二閘極終端係耦合至該第二閘極之該第一及第二子閘極。
  23. 如申請專利範圍第17項所述之裝置，其中，該第二閘極終端係耦合至該第二閘極之該第一子閘極，而該第二閘極之該第二子閘極係浮接。
  24. 一種裝置，包含：一單元，具有第一及第二電晶體，其中，該第一電晶體包括介於該第一電晶體之第一及第二接面之間的第一閘極，該第一閘極包含：該第一閘極之第一及第二子閘極；第一閘極間介電層，係分隔該第一閘極之該第一及第二子閘極；以及第一閘極介電層，係自將該第一閘極之該第一子閘極與該基板分隔；該第二電晶體包括介於該第二電晶體之第一及第二接面之間的第二閘極，該第二閘極包含：該第二閘極之第一及第二子閘極；其中，該第二子閘極圍繞該第二電晶體之該第一子閘極；第二閘極間介電層，係分隔該第二閘極之該第一及第二子閘極；以及第二閘極介電層，係將該第二閘極之該第一子閘極與該基板分隔；以及其中，該第一及第二電晶體之該第二接面係為耦合；第一單元終端耦合至該第一電晶體之該第一接面；第二單元終端耦合至該第二電晶體之該第一接面；第一閘極終端耦合至該第一電晶體之該第二子閘極；以及第二閘極終端耦合至該第二電晶體之至少該第一子閘極。
  25. 如申請專利範圍第24項所述之裝置，其中，該第二閘極終端耦合至該第二閘極之該第一及第二子閘極。
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