CN102412132B - 电子可擦除式只读存储器单元 - Google Patents

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Abstract

本发明涉及一种电子可擦除式只读存储器单元，本发明是揭露一种形成器件的方法。该方法包括提供一衬底，其以通过隔离区域将单元面积与其它主动面积分隔的方式制备。于该单元面积中形成第一晶体管及第二晶体管的第一栅极及第二栅极。该第一栅极包括通过第一栅极间介电层分隔的第一子栅极及第二子栅极。该第二栅极包括围绕第一子栅极的第二子栅极。该第二栅极的第一及第二子栅极是通过第二栅极间介电层分隔。形成第一及第二晶体管的第一及第二接面。该方法亦包括形成耦合至该第一晶体管的该第二子栅极的第一栅极终端以及形成耦合至该第二晶体管的至少该第一子栅极的第二栅极终端。

Description

电子可擦除式只读存储器单元
技术领域
本发明是关于一种只读存储器单元，且特别是关于一种电子可擦除式只读存储器单元。
背景技术
非易失性存储器(Non-volatile memory，NVM)电路，例如，电子可擦除式只读存储器(EEPROM)电路已广泛应用在编码及数据储存应用程序上。NVM电路的重要关键在于其效能，包括持久力(endurance)(编程的数量或写入/擦除周期)以及在写入/擦除周期之后的数据保存。在业界里，NVM技术的效能特性一直十分广泛。通常，即使处在极端的环境温度中，NVM电路应该可以持续数据保存的十万至一百万个编程周期超过20年。
存储器操作(例如编程及擦除)可包含例如自NVM单元的浮接栅极(floating gate)充电或放电电子。电子的充电及放电可通过热载子注入(hot carrier injection，HCI)或Fowler Nordheim(FN)穿隧(tunneling)达成。使用高电压以执行特定存储器操作。然而，高电压可造成接面崩溃或劣化。
本发明是期望提供一种即使暴露于高电压之下仍可改善可靠度的存储器单元。
发明内容
本发明是揭露一种形成器件的方法。该方法包括提供一衬底，其以通过隔离区域将单元面积与其它主动面积分隔的方式制备。于该单元面积中形成第一晶体管及第二晶体管的第一栅极及第二栅极。该第一栅极包括通过第一栅极间介电层分隔的第一子栅极及第二子栅极。该第二栅极包括围绕第一子栅极的第二子栅极。该第二栅极的第一及第二子栅极是通过第二栅极间介电层分隔。形成第一及第二晶体管的第一及第二接面。该方法亦包括形成耦合至该第一晶体管的该第二子栅极的第一栅极终端以及形成耦合至该第二晶体管的至少该第一子栅极的第二栅极终端。
本发明亦揭露一种器件。该器件包含一单元，具有串联耦合的第一及第二晶体管。该第一及第二晶体管是设置于第一及第二单元终端之间。该第一晶体管包括第一栅极，该第一栅极具有以第一栅极间介电层分隔的第一及第二子栅极。该第二晶体管包括第二栅极，该第二栅极具有以第二栅极间介电层分隔的第一及第二子栅极。该第二晶体管的该第二子栅极围绕该第二晶体管的该第一子栅极。第一栅极终端耦合至该第一栅极的该第二子栅极。第二栅极终端耦合至该第二栅极的至少该第一子栅极。
在另一实施例中，亦揭露一种器件。该器件包含一单元，具有第一及第二晶体管。该第一晶体管包括介于该第一晶体管的第一及第二接面之间的第一栅极。该第一栅极包含该第一栅极的第一及第二子栅极；第一栅极间介电层，是分隔该第一栅极的该第一及第二子栅极；以及第一栅极介电层，是自该衬底分隔该第一栅极的该第一子栅极。该第二晶体管包括介于该第二晶体管的第一及第二接面之间的第二栅极。该第二栅极包含该第二栅极的第一及第二子栅极。该第二子栅极围绕该第二晶体管的该第一子栅极。该第二栅极亦包括第二栅极间介电层，是分隔该第二栅极的该第一及第二子栅极；以及第二栅极介电层，是自该衬底分隔该第二栅极的该第一子栅极。该第一及第二晶体管的该第二接面是为耦合。该器件亦包括耦合至该第一晶体管的该第一接面的第一单元终端；耦合至该第二晶体管的该第一接面的第二单元终端；耦合至该第一晶体管的该第二子栅极的第一栅极终端以及耦合至该第二晶体管的至少该第一子栅极的第二栅极终端。
这些目的以及其它目的，随着本发明此处所揭露的优点及特征，将经由参照下列叙述以及伴随图式变得显而易见。此外，应了解此处所述各种实施例的特征并非互相排斥，而是可以各种排列及组合存在。
附图说明
图式中，相同的组件标号于不同图式中是指相同组件。再者，图式并非一定为实际比例，重点是在于强调本发明的原理。在下列叙述中，本发明的各种实施例是参照下列图式叙述，其中：
图1a显示存储器单元实施例的示意图；
图1b至1c显示存储器单元实施例的剖面图；
图1d显示图1c的存储器单元的一部分的上视图；以及
图2a至2h显示形成存储器单元实施例的工艺的剖面图。
具体实施方式
实施例大体上是有关于半导体器件。尤其，某些实施例是关于存储器器件，例如非易失性存储器器件。此类存储器器件能被并入至独立存储器器件(例如USB或其它可携式储存单元)、或集成电路(IC)(例如微控制器或单芯片系统(system on chips；SoCs))内。该器件或IC能被并入至例如计算机、行动电话以及个人数字助理(PDA)的消费性电子产品中，或与其一起使用。
图1a显示存储器单元(memory cell)100的实施例的示意图。存储器单元可包含非易失性存储器单元。例如，存储器单元可为电子可擦除式只读存储器(EEPROM)。在一实施例中，存储器单元包含浮接栅极穿隧氧化物(FLOTOX)EEPROM单元。亦可使用其它类型的存储器单元。
在一实施例中，存储器单元包含第一晶体管120以及第二晶体管140。第一晶体管包含介于第一晶体管终端122以及第二晶体管终端123之间的第一栅极125。第一栅极包括围绕第一子栅极127的第二子栅极129。子栅极之间是通过栅极间介电层(intergate dielectriclayer)160分隔。栅极介电层150是将第一晶体管的沟道与第一栅极分隔。至于第二晶体管，其包含介于第一晶体管终端142以及第二晶体管终端143之间的第二栅极145。第二栅极包括围绕第一子栅极147的第二子栅极149。子栅极之间是通过栅极间介电层160分隔。栅极介电层150是将第二晶体管的沟道与第二栅极分隔。
在一实施例中，晶体管在第一单元终端116及第二单元终端118之间是为串联组态。例如，第一晶体管以及第二晶体管的第一终端是共同地耦合，而第一晶体管的第二终端是耦合至第一单元终端，且第二晶体管的第二终端是耦合至第二单元终端。此外，第一栅极终端184及第二栅极终端186是各自地耦合至第一晶体管及第二晶体管的第一栅极及第二栅极。第一栅极终端及第二栅极终端的其中一个是至少耦合栅极的第一子栅极，而第一栅极终端及第二栅极终端的另一个是耦合至栅极的第二子栅极。在一实施例中，第一栅极终端及第二栅极终端的其中一个是耦合栅极的第一子栅极以及第二子栅极。在一实施例中，第一栅极终端及第二栅极终端的另一个是耦合至第二子栅极而未耦合第一子栅极。
根据一实施例，第一栅极作为控制或浮接栅极，而第二栅极作为存储器单元的选择栅极(select gate)。第一栅极终端是耦合至第一晶体管的第二子栅极，且耦合至控制栅线(control gate line)。第二栅极终端是耦合至第二晶体管的第一子栅极及第二子栅极，且耦合至字线(word line)。第一单元终端是耦合至第一电位(potential)182，第二单元终端是耦合至位线(bitline)188。在一实施例中，第一电位是等于接地。例如，第一电位可为阵列接地。在其它实施例中，终端的耦合可配置为其它组态。
图1b显示图1a所示的存储器单元100的实施例的剖面图。其显示包括单元区域110的衬底105。单元区域通过隔离区域180与其它区域隔离。隔离区域是为例如浅沟槽隔离(STI)区域。亦可采用其它类型的隔离区域。在一实施例中，单元区域包括掺杂井(doped well)115。掺杂井包含第二极性的掺杂物。
第一晶体管120及第二晶体管140是设置于单元区域中。在一实施例中，第一晶体管作为控制栅极。第一晶体管包括设置于衬底上的第一栅极125。在一实施例中，第一栅极包括第一子栅极127以及第二子栅极129。子栅极包含例如多晶硅。使用其它类型的栅极电极材料(例如金属或像是金属硅化物的金属-硅化合物)形成子栅极亦可。应了解到，第一子栅极以及第二子栅极不需以相同材料形成。在一实施例中，第二子栅极是围绕第一子栅极。
栅极间介电层160分隔第一子栅极以及第二子栅极。栅极间介电层可包含例如具有多层介电层的介电堆栈。例如，介电堆栈可包含氧化物-氮化物-氧化物(oxide-nitride-oxide，ONO)堆栈。亦可使用其它类型的栅极间介电层或堆栈。例如，栅极间介电层可包含二氧化硅(SiO2)或具有包含HfOx或Al2O3其中一层的三层堆栈。将第一栅极的底部与衬底分隔者是为栅极介电层150。在一实施例中，栅极介电层包含热氧化硅。栅极介电层可包含二或多层栅极介电层。亦可使用其它类型的栅极介电层。
介电间隔件156可视需要地设置于第一栅极的侧面上。例如，间隔件可设置于第二子栅极的侧面上。间隔件可包含氮化硅。亦可采用其它类型的间隔件。例如，间隔件可包括多重间隔件。可将介电蚀刻阻止层181设置于第二子栅极的表面上。蚀刻阻止层可包含氮化硅。亦可使用其它类型的蚀刻阻止材料以形成蚀刻阻止层。
第一掺杂区域133以及第二掺杂区域134是设置邻接于第一栅极。第一掺杂区域以及第二掺杂区域包含第一极性的掺杂物，该第一极性是与第二极性相反。第一掺杂区域以及第二掺杂区域形成第一晶体管的源极/漏极(S/D)扩散区域。在一实施例中，第一掺杂区域以及第二掺杂区域包括第一子部分133a-b及第二子部分134a-b。第一子部分133a、134a是为轻掺杂部分(例如，x-，其中x可为掺杂物的极性，例如p或n)，而第二子部分是为重掺杂部分(例如，x+)。轻掺杂部分包含例如轻掺杂漏极(LDD)或双重扩散漏极(DDD)。在一实施例中，轻掺杂部分包含DDD。DDD包含例如大于第二子部分的深度。例如，第二子部分是被包围在DDD内。在一实施例中，第一子部分在第二子栅极下方延伸至第一子栅极。如图所示，掺杂区域的第一子部分的内缘是大约对齐第一子栅极的侧壁。第二子部分是大约对齐间隔件的外缘。在没有间隔件的实施例中，第二子部分是大约对齐第二子栅极的侧壁。亦可使用其它组态的掺杂区域。
在一实施例中，第一埋藏掺杂区域131以及第二埋藏掺杂区域132是设置于第一晶体管区域中。埋藏掺杂区域包含第一极性的掺杂物。埋藏掺杂区域包含第一极性掺杂物的中间掺杂浓度(例如，x)。在一实施例中，中间掺杂浓度是介于轻掺杂部分与重掺杂部分(例如，x-＜x＜x+)的掺杂浓度之间。提供其它掺杂浓度给埋藏掺杂区域亦可。埋藏掺杂区域是设置邻接于第一栅极。在一实施例中，埋藏掺杂区域重叠第一掺杂区域及第二掺杂区域，且往第一栅极之下延伸。在一实施例中，埋藏掺杂区域的其中的一往栅极介电层中的隧道窗口(tunnelingwindow)下方延伸。在一实施例中，埋藏掺杂区域的其中一个往栅极介电层中隧道窗口外的第一栅极下方延伸。例如，第一埋藏掺杂区域往栅极介电层中隧道窗口外的第一栅极下方延伸。埋藏掺杂区域经由隧道窗口提供电荷载体给第一子栅极。埋藏掺杂区域亦决定第一子栅极的有效沟道长度以及单元的源极电阻。
在一实施例中，埋藏掺杂区域的注入剂量大约为1×1014/cm2，轻掺杂区域(例如LDD或DDD)的注入剂量大约为1×1013/cm2，重掺杂区域的注入剂量大约为1×1015/cm2。提供其它掺杂浓度给不同的掺杂区域亦可。
至于第二晶体管，其是作为选择栅极。第二晶体管包括设置于衬底上的第二栅极145。第二栅极包括第一子栅极147以及第二子栅极149。子栅极包含例如多晶硅。使用其它类型的栅极电极材料(例如金属或像是金属硅化物的金属-硅化合物)形成子栅极亦可。应了解到，第一子栅极以及第二子栅极不需以相同材料形成。根据一实施例，第二子栅极是围绕第一子栅极。
栅极间介电层160分隔第一子栅极以及第二子栅极。栅极间介电层可包含例如介电堆栈，例如ONO堆栈。亦可使用其它类型的栅极间介电层。例如，栅极间介电层可包含SiO2或具有包含HfOx或Al2O3其中的一层的三层堆栈。将衬底与第一栅极的底部分隔者是为栅极介电层150。在一实施例中，栅极介电层包含热氧化硅。栅极介电层可包含二或多层栅极介电层。亦可使用其它类型的栅极介电层。
介电间隔件156可视需要地设置于第二栅极的侧面上。例如，间隔件可设置于第二子栅极的侧面上。间隔件可包含氮化硅。亦可采用其它类型的间隔件。例如，间隔件可包括多重间隔件。可设置介电蚀刻阻止层181于第二子栅极的表面上。蚀刻阻止层可包含氮化硅。亦可使用其它类型的蚀刻阻止材料以形成蚀刻阻止层。
第二栅极的第一掺杂区域133以及第二掺杂区域136是设置邻接于第二栅极。第一掺杂区域以及第二掺杂区域包含第一极性的掺杂物。第一掺杂区域以及第二掺杂区域形成第二晶体管的S/D扩散区域。第一掺杂区域是为例如第一晶体管以及第二晶体管共同的第一掺杂区域。在一实施例中，第一掺杂区域以及第二掺杂区域包括第一子部分133a-b及第二子部分136a-b。第一子部分133a、136a是为轻掺杂部分而第二子部分是为重掺杂部分。轻掺杂部分包含例如LDD或DDD。在一实施例中，轻掺杂部分包含DDD。如图所示，DDD包含大于第二子部分的深度。例如，第二子部分是被包围在DDD内。在一实施例中，第一子部分在第二子栅极下方延伸至第一子栅极。如图所示，掺杂区域的第一子部分的内缘是大约对齐第一子栅极的侧壁。第二子部分是大约对齐间隔件的外缘。在没有间隔件的实施例中，第二子部分是大约对齐第二子栅极的侧壁。亦可使用其它组态的掺杂区域。
在一实施例中，第一晶体管的第二扩散区域是作为第一单元终端，而第二晶体管的第二扩散区域是作为存储器单元的第二单元终端。第一晶体管的栅极是作为第一栅极终端，而第二晶体管的栅极是作为存储器单元的第二栅极终端。
层间介电(interlevel dielectric；ILD)层190可设置于覆盖晶体管的衬底上。层间介电层可作为前金属介电(premetal dielectric，PMD)层。可使用各种材料或其中的组合形成PMD层，例如硼磷硅玻璃(BPSG)、磷硅酸盐玻璃(PSG)、HDP氧化物、HARP、四乙基硅氧烷(TEOS)。亦可使用其它材料。
在PMD层中形成接触件(contact)以提供连接至存储器单元的不同终端。接触件包含例如像是钨的导电材料。亦可采用其它类型的导电材料。接触件可包括接触衬垫(contact liner)。亦可使用各种类型的接触衬垫。接触衬垫可为例如钛(Ti)、氮化钛(TiN)或其组合。在一些实施例中，衬垫包含复合衬垫(composite liner)，复合衬垫包含Ti及TiN的组合，例如Ti/TiN或Ti/TiN/Ti。亦可采用其它类型的衬垫。
在一实施例中，在PMD层中设置第一接触件192以及第二接触件198以耦合第一单元终端以及第二单元终端。第一终端是耦合至接地且第二终端是耦合至位线。在PMD层中设置第三接触件194以及第四接触件196以耦合第一栅极终端以及第二栅极终端。在一实施例中，第三接触件是耦合至第一晶体管的第二子栅极，第四接触件是耦合至第二晶体管的第一子栅极及第二子栅极。第一栅极终端是耦合至控制栅线，第二栅极终端是耦合至字线。
表1显示针对存储器单元的不同操作下的不同终端的偏压条件的具体实施例。亦可使用其它偏压条件操作存储器单元。
表1
如表所示，单元栅极终端(位线)在写入操作期间历经高电压。暴露于如此高电压可能在第二(选择)晶体管中导致接面崩溃或接面劣化。例如，可能发生自第二掺杂区域136a-b至掺杂井115的高泄漏。这会降低第二晶体管的栅极介电层的可靠度。
在一实施例中，在第二晶体管的第二掺杂区域136的第二子部分136b与沟道(其是为第二掺杂区域136的第一掺杂子部分136a的内缘)之间的距离D是增加而改善接面崩溃效能。例如，接面的崩溃电压是因此增加。这会减少接面处的漏电流。因此，增加的接面崩溃电压改善接面的可靠度。
在一实施例中，距离D是取决于围绕第一子栅极的部分第二子栅极的宽度。例如，D可通过图案化第二栅极层而决定，使得该第二栅极层以相差所需距离D的方式与先图案化的第一栅极重叠。距离D可为例如大约0.1至0.2μm。提供其它的D值亦可。可选择D值以达到所需的崩溃电压。例如，崩溃电压可自大约具有0μm的D的14V增加至大约具有0.2μm的D的17V。此大约增加20％的崩溃电压，其改善了第二晶体管或选择晶体管的可靠度。
可排列多个存储器单元以形成存储器阵列。例如，多个存储器单元可以行以及列的方式排列。存储器单元包含例如图1a-b所述的存储器单元100。列对应于例如字线(WL)，行对应于阵列的位线(BL)。亦提供控制栅线以耦合至控制栅极终端。
图1c显示存储器单元100的另一实施例的剖面图。如图所示，存储器单元100是类似于图1b所述，除了第四接触件196是仅耦合至第二栅极145的第一子栅极147。此造成第二栅极的第二子栅极149是为浮接的结果。
在一实施例中，浮接的第二子栅极可通过图案化或移除主动面积外部的一部分的第二子栅极而暴露一部分的第一子栅极所达成，如图1d所示。例如，邻接沟道以及掺杂区域的一部分的第二子栅极是被移除。亦可实施其它技术或组态形成浮接第二子栅极。
图2a至2g显示形成器件或IC的工艺200的实施例剖面图。参阅图2a，是提供衬底105。衬底可包含硅衬底，例如轻P型掺杂衬底。其它类型的衬底，包括硅锗或绝缘体上覆硅(SOI)亦可。
如图2a所示，是显示器件的存储器单元区域110。然而，应了解到衬底可包括各种类型的区域(未图标)。例如，衬底可包括阵列区域的其它单元区域以及逻辑区域，其中，存储器单元是形成于阵列区域的其它单元区域中，逻辑器件是形成于逻辑区域中。逻辑区域可包括例如器件的区域，例如用于存取存储器阵列的支持器件(supportdevice)。此外，逻辑区域可包括其它类型的器件，是根据所形成的IC类型而定。逻辑区域可包括例如用于不同电压器件的区域。例如，逻辑区域可包括用于高电压器件、中电压器件以及低电压器件的区域。亦可使用其它组态的逻辑区域。
单元区域是通过隔离区域180与其它区域分隔。隔离区域包含例如浅沟槽隔离(STI)。可采用各种工艺以形成浅沟槽隔离区域。例如，可使用蚀刻以及掩膜技术蚀刻衬底，以形成沟槽，接着以例如氧化硅的介电材料填充沟槽。可执行化学机械研磨(CMP)以移除过多的氧化物以及提供平坦的衬底顶面。浅沟槽隔离区域可在例如形成掺杂井之前或之后形成。亦可使用其它工艺或材料以形成浅沟槽隔离。在其它实施例中，隔离可为其它类型的隔离区域。浅沟槽隔离的深度可为例如大约3000至4500埃。亦可使用其它深度的浅沟槽隔离。
掺杂井115是形成于单元区域。在一实施例中，掺杂井包含第二极性的掺杂物。掺杂井的深度可为例如大约10000至25000埃。提供其它深度的掺杂井亦可。使用第二极性的掺杂物的掺杂井以形成第一极性器件。在一实施例中，掺杂井包含P型掺杂井以形成n型器件。或者，掺杂井包含n型掺杂井以形成p型器件。掺杂井可通过将具有所需剂量及功率的适当掺杂物注入至衬底中而形成。
在一实施例中，掺杂井包含p井。掺杂井可通过执行以不同能量进行一连串三次注入所形成。例如，第一硼(B)注入是通过剂量大约1×1012/cm2、能阶(energy level)大约400kev执行，第二硼注入是通过剂量大约1×1012/cm2、能阶大约150kev执行，第三硼注入是通过剂量大约1×1012/cm2、能阶大约20kev执行。亦可采用形成掺杂井的其它技术。
衬底可包括其它类型的器件区域用于支持其它类型的器件。例如，衬底可包括p型及n型器件，例如高、中及低电压p型及n型器件。各种类型的n型及p型井是提供给这些器件。可使用注入掩膜通过个别的注入工艺形成各种类型的井。p型掺杂物可包括硼(B)、铝(Al)、铟(In)或其组合，而n型掺杂物可包括磷(P)、砷(As)、锑(Sb)或其组合。
图2b中，单元区域是以第一埋藏掺杂区域131以及第二埋藏掺杂区域132制备。埋藏掺杂区域包含第一极性的掺杂物。例如，埋藏掺杂区域包含n型掺杂物以形成n型存储器单元。埋藏掺杂区域作为供应电荷给存储器单元的控制栅极。在一实施例中，埋藏掺杂区域是通过离子注入形成。例如，砷(As)是以剂量大约4×1014/cm2至9×1014/cm2、能阶大约15至60kev注入。亦可使用其它类型的掺杂物或注入参数形成埋藏掺杂区域。
介电层253是形成于单元区域中的衬底的表面上。在一实施例中，介电层做为单元的晶体管的栅极介电层。介电层包含例如热硅氧化物。例如，介电层是通过湿氧化，接着在氧化环境中退火衬底形成。介电层的厚度是形成为中间厚度。湿氧化的温度可为例如大约750至900℃。退火可以例如大约1000℃的温度执行。介电层的厚度可为大约150至220埃。亦可使用其它类型的栅极介电材料或厚度。例如，栅极介电材料可包含其它类型的栅极介电材料及/或通过其它类型的工艺形成，例如化学气相沉积(CVD)。
介电层是被图案化以形成暴露衬底的开口251。开口的图案化可利用掩膜以及蚀刻技术达成。例如，掩膜(像是光刻胶)可选择性地被图案化以建立暴露部分介电层的开口。可执行例如反应性离子蚀刻(RIE)的非等向性蚀刻，以移除介电层的暴露部分以暴露衬底。亦可使用其它的图案化技术。例如，亦可使用像是BOE、HF或其组合的蚀刻剂的湿蚀刻。此外，亦可结合反应性离子蚀刻以及湿蚀刻。亦可使用其它技术形成开口。
如图2c所示，第二介电层254是形成于单元区域中。在一实施例中，第二介电层包含热硅氧化物。例如，介电层是通过大约750至850℃温度的湿氧化形成。退火可于湿氧化之后执行。退火可为例如大约900至1000℃的温度执行。第二介电层的厚度可为大约60至90埃。其它类型的栅极介电材料或厚度亦可使用。例如，栅极介电材料可包含其它类型的栅极介电材料及/或可通过其它类型的工艺形成，例如化学气相沉积(CVD)。例如，介电材料可为ISSG氧化物的氮化氧化物。
第二介电层填充开口251且形成于介电层253之上。介电层于衬底表面上形成栅极介电层150。隧道窗口152是形成于具有大约相等于第二介电层厚度的第一晶体管区域中。
参阅图2d，第一子栅极电极层221是形成于栅极介电层上的衬底上。在一实施例中，第一子栅极层包含多晶硅。第一子栅极电极层可形成为非晶硅(amorphous)层或不是非晶硅层。可掺杂第一子栅极电极。可采用各种技术以掺杂第一子栅极电极，例如，原位掺杂(insitudoping)或离子注入。提供未掺杂第一子栅极电极层亦可。亦可使用其它类型的栅极电极材料。第一子栅极电极的厚度可为大约800至3000埃。亦可使用其它的厚度。可使用例如化学气相沉积(CVD)的技术形成第一子栅极电极层。亦可使用其它的技术。
图2e中，第一子栅极层是被图案化。在一实施例中，第一子栅极层是被图案化以形成单元的第一晶体管及第二晶体管的第一子栅极127、147。可使用例如掩膜以及蚀刻的技术。例如，光刻胶层是形成于栅极层之上然后被图案化、暴露出部分的第一子栅极层。执行例如反应性离子蚀刻的非等向性蚀刻以移除第一子栅极层的暴露部分。在光刻胶下方提供防反射涂层(anti-reflective coating，ARC)以改善平版印刷分辨率(lithographic resolution)。亦可使用其它技术图案化第一子栅极层。例如，可使用硬掩膜以图案化第一子栅极层。
参阅图2f，是形成第一晶体管及第二晶体管的第一掺杂区域133及第二掺杂区域134、136。掺杂区域可通过注入第一型掺杂物至衬底形成。在一实施例中，掺杂区域可使用第一子栅极及隔离区域作为注入掩膜而自我对齐。在一实施例中，是形成第一晶体管及第二晶体管的第一掺杂区域及第二掺杂区域的第一子部分133a、134a和136a。在一实施例中，第一子部分是通过能阶大约25至80kev、剂量大约1×1013/cm2的离子注入形成。注入可以倾斜角度执行。倾斜角度可为例如多达大约45度。亦可使用以其它倾斜角度执行注入，包括执行未倾斜注入(例如，0度)。在n型器件的情况下，可注入Ph掺杂物。亦可使用其它类型的掺杂物或注入参数。如图所示，共同的第一掺杂区域是提供用于第一晶体管及第二晶体管。
图2g中，栅极间介电层160是形成于衬底上。栅极间介电层覆盖第一子栅极及衬底，例如栅极介电层150。在一实施例中，栅极间介电层包含介电堆栈，例如ONO堆栈。亦可使用其它类型的栅极间介电及介电堆栈。ONO堆栈包含例如底部氧化层、氮化层以及顶部氧化层。可采用各种技术以形成介电堆栈。例如，不同层的介电堆栈可通过低压化学气相沉积(LPCVD)形成。亦可使用其它技术。
第二子栅极电极层222是沉积于衬底上，其覆盖栅极间介电层。在一实施例中，第二子栅极层包含多晶硅。可形成第二子栅极电极层作为非晶硅层或不是非晶硅层。第二子栅极电极层可为掺杂或未掺杂。亦可使用其它类型的栅极电极材料。第二子栅极电极层的厚度是为例如大约800至2500埃。亦可使用其它厚度。亦可使用例如化学气相沉积(CVD)的技术形成第二子栅极电极层。亦可使用其它技术。
参阅图2h，图案化衬底以形成存储器单元的第一晶体管120及第二晶体管140的第一栅极及第二栅极。例如，图案化第二子栅极层与栅极间介电层以形成第一晶体管及第二晶体管的第一栅极及第二栅极。在一实施例中，第二子栅极是弯曲围绕第一子栅极。第二子栅极弯曲围绕第一子栅极的量可取决于选择的距离D，以改善接面崩溃效能。距离D可为例如大约0.1至0.2μm。亦可使用其它D值。例如，距离D是取决于所需的位线接面崩溃效能。亦可使用例如掩膜及蚀刻的技术以形成双栅极堆栈(dual gate stack)。例如，光刻胶层是形成于栅极层之上然后被图案化、暴露出部分的第二子栅极层。执行例如反应性离子蚀刻的非等向性蚀刻以移除第二子栅极层的暴露部分。在光刻胶下方提供防反射涂层以改善平版印刷分辨率。亦可使用用于图案化第一、第二栅极层的其它技术。例如使用硬掩膜以图案化第二子栅极层。
工艺持续进行以形成器件。例如，额外的处理可包括掩膜层以及介电层的移除以与栅极侧壁间隔件156的形成。栅极侧壁间隔件包含例如氮化物。亦可使用其它类型的间隔件材料。为形成侧壁间隔件，间隔件介电层是沉积于衬底上。间隔件可使用各种技术形成，例如电浆增强化学气相沉积(PECVD)。亦可使用其它技术形成间隔件介电层。接着非等向性蚀刻间隔件介电层，例如通过反应性离子蚀刻，以移除水平部分，留下侧壁上非水平部分作为间隔件。在一实施例中，额外的处理亦包括硅化物接触，例如，钴硅化物、钨硅化物、钛硅化物、镍硅化物或其组合，这些硅化物接触是形成于漏极/源极区域中的衬底的表面上以与栅极电极的表面上。亦可使用其它材料的硅化物接触。硅化物接触亦可形成于器件的其它部分中。
工艺进一步接着形成晶体管的掺杂区域的第二子部分、PMD层以及接触单元终端的接触件。额外的工艺可包括形成一个或多个互连层、最终钝化、切割、组装及封装。亦可使用其它工艺。例如，像是低电压、中电压及高电压输入/输出器件的其它组件可在形成互连之前形成。可形成存储器单元做为存储器器件或将存储器单元嵌入至部分的IC中。
本发明可实施为其它特定形式而不悖离其精神或实质特征。因此，在各层面所考虑的先前实施例仅为说明而非用于此处限制本发明。本发明的范围是由附加的权利要求标示，而非先前所述内容及包含于此处权利要求的等效范围意义的所有改变。

Claims (25)

1.一种形成存储器器件的方法，包含：
提供一衬底，其以通过隔离区域将单元面积与其它主动面积分隔的方式制备；
于该单元面积中形成第一晶体管及第二晶体管的第一栅极及第二栅极，其中，该第一栅极包括通过第一栅极间介电层分隔的第一及第二子栅极，且该第二栅极包括围绕第一子栅极的第二子栅极，该第二栅极的该第一及第二子栅极是通过第二栅极间介电层分隔；
形成该第一及第二晶体管的第一及第二接面；
形成耦合至该第一晶体管的该第二子栅极的第一栅极终端；以及
形成耦合至该第二晶体管的至少该第一子栅极的第二栅极终端。
2.如权利要求1所述的方法，包含：
形成耦合至该第一晶体管的该第一接面的第一单元终端；以及
形成耦合至该第二晶体管的该第一接面的第二单元终端。
3.如权利要求2所述的方法，其中，
该第一晶体管作为控制栅极；
该第二晶体管作为选择栅极；
该第二单元终端作为位线；以及
该第二栅极终端作为字线。
4.如权利要求1所述的方法，其中，形成该第一及该第二晶体管的该第二接面包含形成该第一及该第二晶体管的共同第二接面。
5.如权利要求1所述的方法，其中，
该第一晶体管作为控制栅极；
该第二晶体管作为选择栅极；
耦合至该第二晶体管的第二单元终端作为位线；以及
该第二栅极终端作为字线。
6.如权利要求1所述的方法，其中，形成该第一及第二栅极包含：
形成第一子栅极层于该衬底上；
图案化该第一子栅极层以形成该第一及第二栅极的第一子栅极；
形成共同栅极间介电层于覆盖该第一子栅极的该衬底上，该共同栅极间介电层作为该第一及第二栅极的该第一及第二栅极间介电层；
形成第二子栅极层于覆盖该共同栅极间介电层的该衬底上；以及
图案化该第二子栅极层以形成第一及第二栅极，其中，该第一及第二栅极的该第二子栅极弯曲围绕该第一及第二栅极的该第一子栅极。
7.如权利要求6所述的方法，其中，该第一及第二晶体管的该第一及第二接面包括重掺杂部分及自该第一栅极至该第二栅极延伸的轻掺杂延伸部分；以及
包含：
在形成该第一及第二栅极的该第一子栅极之后，形成该第一及第二接面的该轻掺杂延伸部分；以及
在形成该第一及第二栅极的该第二子栅极之后，形成该第一及第二接面的该重掺杂部分。
8.如权利要求7所述的方法，其中，弯曲围绕该第二栅极的该第一子栅极的该第二子栅极增加从该第一子栅极的边缘至该第一接面的该重掺杂部分的距离，以减少接面泄漏。
9.如权利要求6所述的方法，其中，图案化该第二子栅极层亦形成该存储器器件中其它晶体管的栅极。
10.如权利要求1所述的方法，包含在形成该第一子栅极层之前形成栅极介电层于该衬底上，其中，该栅极介电层包括在该第一栅极的该第一子栅极下方的一隧道窗口。
11.如权利要求10所述的方法，其中，形成该栅极介电层包含：
形成第一栅极介电层于该衬底上；
图案化该第一栅极介电层以形成对应于该隧道窗口的开口；
形成第二栅极介电层于该第一栅极介电层之上，且覆盖该开口以形成该隧道窗口。
12.如权利要求11所述的方法，其中，该第二栅极介电层亦作为该存储器器件中其它晶体管的栅极介电层。
13.如权利要求1所述的方法，其中，该栅极间介电层包含氧化物-氮化物-氧化物堆栈。
14.如权利要求1所述的方法，其中，该第一栅极间介电层包含多层介电层。
15.如权利要求1所述的方法，其中，该第二栅极终端是耦合至该第二栅极的该第一及第二子栅极。
16.如权利要求1所述的方法，其中，该第二栅极终端是耦合至该第二栅极的该第一子栅极，而该第二栅极的该第二子栅极是浮接的。
17.一种存储器器件，包含：
一单元，具有串联耦合的第一及第二晶体管，其中，
该第一及第二晶体管是设置于第一及第二单元终端之间，其中，该第一晶体管包括第一栅极，该第一栅极具有以第一栅极间介电层分隔的第一及第二子栅极；
该第二晶体管包括第二栅极，该第二栅极具有以第二栅极间介电层分隔的第一及第二子栅极，该第二子栅极围绕该第二晶体管的该第一子栅极；以及
第一栅极终端耦合至该第一栅极的该第二子栅极；以及
第二栅极终端耦合至该第二栅极的至少该第一子栅极。
18.如权利要求17所述的存储器器件，其中，
该第一晶体管作为控制栅极；
该第二晶体管作为选择栅极；
该第二单元终端耦合至该第二晶体管的第一接面且作为位线；以及
该第二栅极终端作为字线。
19.如权利要求17所述的存储器器件，包含：
该第一栅极下方的第一栅极介电层，其中，该第一栅极介电层包括该第一栅极的该第一子栅极下方的隧道窗口；以及
该第二栅极下方的第二栅极介电层。
20.如权利要求17所述的存储器器件，其中，该第一栅极间介电层包含多层介电层。
21.如权利要求17所述的存储器器件，其中，于该第二栅极中设置围绕该第一子栅极的该第二子栅极增加从该第一子栅极的边缘至该第二晶体管的第一接面的重掺杂部分的距离，以改善由于高电压造成该第一接面的接面崩溃。
22.如权利要求17所述的存储器器件，其中，该第二栅极终端是耦合至该第二栅极的该第一及第二子栅极。
23.如权利要求17所述的存储器器件，其中，该第二栅极终端是耦合至该第二栅极的该第一子栅极，而该第二栅极的该第二子栅极是浮接的。
24.一种存储器器件，包含：
一单元，具有第一及第二晶体管，其中，
该第一晶体管包括介于该第一晶体管的第一及第二接面之间的第一栅极，该第一栅极包含：
该第一栅极的第一及第二子栅极；
第一栅极间介电层，是分隔该第一栅极的该第一及第二子栅极；以及
第一栅极介电层，是将该第一栅极的该第一子栅极与衬底分隔；
该第二晶体管包括介于该第二晶体管的第一及第二接面之间的第二栅极，该第二栅极包含：
该第二栅极的第一及第二子栅极；其中，该第二子栅极围绕该第二晶体管的该第一子栅极；
第二栅极间介电层，是分隔该第二栅极的该第一及第二子栅极；以及
第二栅极介电层，是将该第二栅极的该第一子栅极与该衬底
分隔；以及
其中，该第一及第二晶体管的该第二接面被耦合；
第一单元终端耦合至该第一晶体管的该第一接面；
第二单元终端耦合至该第二晶体管的该第一接面；
第一栅极终端耦合至该第一晶体管的该第二子栅极；以及
第二栅极终端耦合至该第二晶体管的至少该第一子栅极。
25.如权利要求24所述的存储器器件，其中，该第二栅极终端耦合至该第二栅极的该第一及第二子栅极。
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