CN105321954B - 制造半导体器件的方法 - Google Patents

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Abstract

本发明的各个实施例涉及制造半导体器件的方法。半导体器件的性能得到改进。在用于制造半导体器件的方法中，在存储器单元区域中，在半导体衬底的主表面之上形成由第一导电膜所形成的控制栅极电极。然后，按照覆盖控制栅极电极的方式形成绝缘膜和第二导电膜，并且对第二导电膜进行回蚀刻。结果，在控制栅极电极的侧壁之上经由绝缘膜而保留第二导电膜，从而形成存储器栅极电极。然后，在外围电路区域中，在半导体衬底的主表面中形成p型阱。在p型阱之上形成第三导电膜。然后，形成由第三导电膜所形成的栅极电极。

Description

制造半导体器件的方法
相关申请的交叉引用
2014年8月1日提交的日本专利申请2014-158245号的公开，包括说明书、附图和摘要，以引用的方式全部并入本文。
技术领域
本发明涉及一种用于制造半导体器件的方法，并且优选地适用于例如用于制造包括形成在其中的半导体衬底中的半导体元件的半导体器件的方法。
背景技术
半导体器件已经得到广泛使用，半导体器件具有：存储器单元区域，在该存储器单元区域中，存储器单元(诸如，非易失性存储器) 形成在半导体衬底之上；以及外围电路区域，在该外围电路区域中，包括例如MISFET(金属绝缘体半导体场效应晶体管)的外围电路形成在半导体衬底之上。
例如，作为非易失性存储器，可以形成有存储器单元，该存储器单元由使用MONOS(金属氧化物氮化物氧化物半导体)膜的分离栅极(split gate)型单元形成。在这种情况下，存储器单元由具有控制栅极电极的控制晶体管和具有存储器栅极电极的存储器晶体管的两个MISFET形成。并且，存储器晶体管的栅极绝缘膜由层合膜 (lamination film)形成，该层合膜包括，例如，氧化硅膜、氮化硅膜和氧化硅膜，并且称为ONO(氧化物氮化物氧化物)膜。
日本特开2004-200504号公报(专利文件1)公开了以下技术：在半导体集成电路器件中，在衬底的主表面处在存储器单元形成区域中形成存储器单元，并且在衬底的主表面处在低电压p MIS(金属绝缘体半导体)形成区域中形成低击穿电压p型MISFET。
引用文件
专利文件
[专利文件1]
日本特开2004-200504号公报
发明内容
在具有存储器单元区域和外围电路区域的半导体器件的制造步骤中，在外围电路区域中形成有源区域之后，可以形成ONO膜和用于存储器栅极电极的导电膜。
然而，ONO膜是在较高温度下形成。因此，在形成ONO膜之前已经在外围电路区域中形成了作为半导体区域的阱的情况下，在形成 ONO膜期间，在外围电路区域中的掺杂到阱中的杂质在高温下扩散，从而导致在阱中的杂质的浓度分布发生变化。因此，形成在外围电路区域等中的MISFET的阈值电压改变。结果，不能够改进包括非易失性存储器的半导体器件的性能。
其他目的和新颖特征将通过对本说明书和对应附图的说明而变得显而易见。
根据一个实施例，利用一种用于制造半导体器件的方法，在第一区域中，在半导体衬底的主表面之上形成由第一导电膜形成的控制栅极电极。然后，按照覆盖控制栅极电极的方式形成绝缘膜和第二导电膜，并且对第二导电膜进行回蚀刻。结果，经由绝缘膜将第二导电膜保留在控制栅极电极的侧壁之上，从而形成存储器栅极电极。然后，在第二区域中，在半导体衬底的主表面中形成半导体区域。在该半导体区域之上，形成第三导电膜。然后，形成由第三导电膜形成的栅极电极。
根据实施例，可以改进半导体器件的性能。
附图说明
图1是第一实施例的半导体器件的基本部分截面图；
图2是在第一实施例的半导体器件中的存储器单元的等效电路图；
图3是示出了在“写入”、“擦除”和“读出”时向储器单元的每一个部位施加电压的条件的一个示例的表格；
图4是示出了第一实施例的半导体器件的制造步骤中的一些制造步骤的工艺流程图；
图5是示出了第一实施例的半导体器件的制造步骤中的另外制造步骤的工艺流程图；
图6是第一实施例的半导体器件在一个制造步骤期间的基本部分截面图；
图7是第一实施例的半导体器件在一个制造步骤期间的基本部分截面图；
图8是第一实施例的半导体器件在一个制造步骤期间的基本部分截面图；
图9是第一实施例的半导体器件在一个制造步骤期间的基本部分截面图；
图10是第一实施例的半导体器件在一个制造步骤期间的基本部分截面图；
图11是第一实施例的半导体器件在一个制造步骤期间的基本部分截面图；
图12是第一实施例的半导体器件在一个制造步骤期间的基本部分截面图；
图13是第一实施例的半导体器件在一个制造步骤期间的基本部分截面图；
图14是第一实施例的半导体器件在一个制造步骤期间的基本部分截面图；
图15是第一实施例的半导体器件在一个制造步骤期间的基本部分截面图；
图16是第一实施例的半导体器件在一个制造步骤期间的基本部分截面图；
图17是第一实施例的半导体器件在一个制造步骤期间的基本部分截面图；
图18是第一实施例的半导体器件在一个制造步骤期间的基本部分截面图；
图19是第一实施例的半导体器件在一个制造步骤期间的基本部分截面图；
图20是第一实施例的半导体器件在一个制造步骤期间的基本部分截面图；
图21是对比示例的半导体器件在一个制造步骤期间的基本部分截面图；
图22是第二实施例的半导体器件在一个制造步骤期间的基本部分截面图；
图23是示出了第二实施例的半导体器件的制造步骤中的一些制造步骤的工艺流程图；
图24是示出了第二实施例的半导体器件的制造步骤中的另外制造步骤的工艺流程图；
图25是第二实施例的半导体器件在一个制造步骤期间的基本部分截面图；
图26是第二实施例的半导体器件在一个制造步骤期间的基本部分截面图；
图27是第二实施例的半导体器件在一个制造步骤期间的基本部分截面图；
图28是第二实施例的半导体器件在一个制造步骤期间的基本部分截面图；
图29是第二实施例的半导体器件在一个制造步骤期间的基本部分截面图；
图30是第二实施例的半导体器件在一个制造步骤期间的基本部分截面图；
图31是第二实施例的半导体器件在一个制造步骤期间的基本部分截面图；
图32是第二实施例的半导体器件在一个制造步骤期间的基本部分截面图；
图33是第二实施例的半导体器件在一个制造步骤期间的基本部分截面图；
图34是第二实施例的半导体器件在一个制造步骤期间的基本部分截面图；
图35是第二实施例的半导体器件在一个制造步骤期间的基本部分截面图；
图36是第二实施例的半导体器件在一个制造步骤期间的基本部分截面图；
图37是第二实施例的半导体器件在一个制造步骤期间的基本部分截面图；以及
图38是第二实施例的半导体器件在一个制造步骤期间的基本部分截面图。
具体实施方式
在对以下实施例的说明中，若需要，则出于方便起见，可以通过将该实施例分成多个部分或者实施例，来对该实施例进行描述。然而，除非另有说明，否则这些部分或者实施例并不是互无关系的，而是有这些部分或者实施例中的一个部分或者实施例是另外的部分或者实施例的一部分或者整体的修改示例、细节、补充说明等的关系。
进一步地，在以下多个实施例中，当提及元件的数目等(包括数目、数值、数量、范围等)时，元件的该数目不限于该特定数目，而是可以大于或者小于该特定数目，除非另有说明，除非是该数目在原理上明确限于该特定数目的情况以及其他情况。
进一步地，在以下各个实施例中，不言自明的，构成要素(包括要素步骤等)并不一定是不可缺少的，除非另有说明，除非是在原理上将这些构成元件明显考虑为不可缺少的情况以及其他情况。相似地，在以下各个实施例中，当提及构成元件等的形状、位置关系等时，要理解，它们包括与该形状等基本类似或者相似的形状等，除非另有说明，除非在原理上明显考虑为该形状等的情况以及其他情况。这也适用于上述数值和范围。
下面将参照对应附图对各个代表性实施例进行详细描述。顺便提及，在用于描述以下各个实施例的所有附图中，具有相同功能的构件给出有相同的附图标记和数字，并且省略对其的重复阐释。进一步地，在以下各个实施例中，除非另有要求，否则原则上不再重复对相同或者相似的部分进行说明。
进一步地，在用于实施例的附图中，为了便于理解附图，即使在截面图中也可以省略影线。
第一实施例
<半导体器件的结构>
首先，将参照对应附图对第一实施例的半导体器件的结构进行描述。图1是第一实施例的半导体器件的基本部分截面图。图2是在第一实施例的半导体器件中的存储器单元的等效电路图。
如图1所示，半导体器件具有半导体衬底1。半导体衬底1是由，例如，具有大约1Ωcm至10Ωcm的比电阻的p型单晶硅形成的半导体晶片。
半导体器件具有存储器单元区域1A以及外围电路区域1B和1C，作为半导体衬底1的主表面1a的一些区域。在存储器单元区域1A中，形成有存储器单元MC1。在外围电路区域1B中，形成有MISFET QH。在外围电路区域1C中，形成有MISFET QL。存储器单元区域1A和外围电路区域1B不要求彼此相邻。存储器单元区域1A和外围电路区域1C不要求彼此相邻。外围电路区域1B和外围电路区域1C不要求彼此相邻。然而，为了便于理解，在图1的截面图中，将外围电路区域1B示出为与存储器单元区域1A相邻，并且将外围电路区域1C 示出为与外围电路区域1B相邻。
此处，外围电路是除了非易失性存储器之外的电路，并且是处理器，诸如CPU(中央处理单元)、控制电路、感测放大器、列解码器、行解码器、输入/输出电路等。形成在外围电路区域1B中的MISFET QH和形成在外围电路区域1C中的MISFET QL中的每一个都是用于外围电路的MISFET。
外围电路区域1B是高电压型MIS(金属绝缘体半导体)区域。外围电路区域1C是低电压型MIS区域。因此，形成在外围电路区域 1B中的MISFET QH是高击穿电压MISFET。形成在外围电路区域1C 中的MISFET QL是低击穿电压MISFET。外围电路区域包括高电压型MIS区域和低电压型MIS区域，这就使得能够形成各种电路。
首先，将对形成在存储器单元区域1A中的存储器单元MC1的结构进行具体描述。
在存储器单元区域1A中，半导体器件具有有源区域AR1和元件隔离区域IR1。元件隔离区域IR1用于隔离元件。在元件隔离区域IR1 中，形成有元件隔离膜2。有源区域AR1由元件隔离区域IR1限定，即分开，并且通过元件隔离区域IR1与其他有源区域电隔离。在有源区域AR1中，形成有p型阱PW1。即，有源区域AR1是包括形成在其中的p型阱PW1的区域。p型阱PW1具有p型导电类型。
如图1所示，在存储器单元区域1A中的p型阱PW1中，形成有由存储器晶体管MT和控制晶体管CT形成的存储器单元MC1。在存储器单元区域1A中，事实上，多个存储器单元MC1形成为阵列。图 1示出了它们中的一个存储器单元MC1的截面。存储器单元MC1被包括在设置在半导体器件中的非易失性存储器中。
存储器单元MC1是分离栅极型存储器单元。即，如图1所示，存储器单元MC1具有：控制晶体管CT，其具有控制栅极电极CG；以及存储器晶体管MT，其耦合至控制晶体管CT，并且具有存储器栅极电极MG。
如图1所示，存储器单元MC1具有：n型半导体区域MS、n型半导体区域MD、控制栅极电极CG和存储器栅极电极MG。n型半导体区域MS和n型半导体区域MD中的每一个都具有n型导电类型，该n型导电类型是与p型导电类型相反的导电类型。进一步地，存储器单元MC1具有：封盖(cap)绝缘膜CP1，其形成在控制栅极电极 CG之上；以及封盖绝缘膜CP2，其形成在封盖绝缘膜CP1之上。更进一步地，存储器单元MC1具有：栅极绝缘膜GIt，其形成在控制栅极电极CG与半导体衬底1的p型阱PW1之间；以及栅极绝缘膜GIm，其形成在存储器栅极电极MG与半导体衬底1的p型阱PW1之间，以及形成在存储器栅极电极MG与控制栅极电极CG之间。
控制栅极电极CG和存储器栅极电极MG沿着半导体衬底1的主表面1a延伸并且并排布置，其中栅极绝缘膜GIm中介在彼此相对的侧表面(即，其侧壁)之间。控制栅极电极CG和存储器栅极电极 MG的延伸的方向是与图1的纸平面垂直的方向。控制栅极电极CG 形成在位于半导体区域MD与半导体区域MS之间的这部分p型阱 PW1之上，即，形成在半导体衬底1的主表面1a之上并且具有栅极绝缘膜GIt中介其间。而存储器栅极电极MG形成在位于在半导体区域MD与半导体区域MS之间的这部分p型阱PW1之上，即，在半导体衬底1的主表面1a之上并且具有栅极绝缘膜GIm中介其间。进一步地，在半导体区域MS侧，布置有存储器栅极电极MG。在半导体区域MD侧，布置有控制栅极电极CG。控制栅极电极CG和存储器栅极电极MG中的每一个都是形成存储器单元MC1(即，非易失性存储器)的栅极电极。
顺便提及，形成在控制栅极电极CG之上的封盖绝缘膜CP1和封盖绝缘膜CP2也沿着半导体衬底1的主表面1a延伸。
控制栅极电极CG和存储器栅极电极MG彼此相邻并且具有栅极绝缘膜GIm中介其间。存储器栅极电极MG按照侧壁间隔件的形状形成在侧表面(即，控制栅极电极CG的侧壁)之上并且具有栅极绝缘膜GIm中介其间。并且，栅极绝缘膜GIm在存储器栅极电极MG 与半导体衬底1的p型阱PW1之间的区域以及在存储器栅极电极MG 与控制栅极电极CG之间的区域这两个区域之上延伸。
形成在控制栅极电极CG与p型阱PW1之间的栅极绝缘膜GIt 用作控制晶体管CT的栅极绝缘膜。而形成在存储器栅极电极MG与 p型阱PW1之间的栅极绝缘膜GIm用作存储器晶体管MT的栅极绝缘膜。
栅极绝缘膜GIt由绝缘膜3a形成。绝缘膜3a由氧化硅膜、氮化硅膜、或者氮氧化硅膜、或者具有比氮化硅膜的相对介电常数更高的相对介电常数的高介电常数膜(即，所谓的高k膜)形成。顺便提及，在本申请中使用的术语“高k膜或者高介电常数膜”指在介电常数(相对介电常数)方面高于氮化硅的膜。作为绝缘膜3a，可以使用，例如，金属氧化物膜，诸如氧化铪膜、氧化锆膜、氧化铝膜、氧化钽膜、或者氧化镧膜。
栅极绝缘膜GIm由绝缘膜8形成。绝缘膜8由的层合膜形成，该层合膜包括氧化硅膜8a、在氧化硅膜8a之上的作为电荷累积部的氮化硅膜8b、和在氮化硅膜8b之上的氧化硅膜8c，并且称为ONO膜。顺便提及，在存储器栅极电极MG与p型阱PW1之间的栅极绝缘膜 GIm用作前述的存储器晶体管MT的栅极绝缘膜。另一方面，在存储器栅极电极MG与控制栅极电极CG之间的栅极绝缘膜GIm用作在存储器栅极电极MG与控制栅极电极CG之间建立绝缘(即，电隔离) 的膜。
绝缘膜8的氮化硅膜8b是用于累积电荷的绝缘膜，并且用作电荷累积部。即，氮化硅膜8b是形成在绝缘膜8中的捕获绝缘膜。因此，可以将绝缘膜8视为在内部具有电荷累积部的绝缘膜。分别位于氮化硅膜8b之上和之下的氧化硅膜8c和氧化硅膜8a中的每一个都可以用作将电荷限制在其中的电荷阻挡层。氮化硅膜8b中介在氧化硅膜8c与氧化硅膜8a之间。该结构使电荷能够累积到氮化硅膜8b 中。将氧化硅膜8a、氮化硅膜8b和氧化硅膜8c也可以视为如之前所描述的ONO膜。
控制栅极电极CG由导电膜4a形成。导电膜4a由硅形成，并且由例如n型多晶硅膜形成，该n型多晶硅膜是掺杂有n型杂质的多晶体硅膜。具体地，控制栅极电极CG由图案化的导电膜4a形成。
存储器栅极电极MG由导电膜9形成。导电膜9由硅形成，并且由例如n型多晶硅膜形成，该n型多晶硅膜是掺杂有n型杂质的多体晶硅膜。按照以下方式形成存储器栅极电极MG：对按照覆盖控制栅极电极CG的方式形成在半导体衬底1之上的导电膜9进行各向异性蚀刻，即，回蚀刻；结果，使导电膜9经由绝缘膜8保留在控制栅极电极CG的侧壁之上。因此，存储器栅极电极MG按照侧壁间隔件的形状，经由绝缘膜8，在位于控制栅极电极CG的与存储器栅极电极 MG相邻的第一侧的侧壁之上形成。
封盖绝缘膜CP2经由封盖绝缘膜CP1形成在控制栅极电极CG之上。因此，存储器栅极电极MG按照侧壁间隔件的形状，经由绝缘膜 8，在形成在控制栅极电极CG之上以及在与存储器栅极电极MG相邻的封盖绝缘膜CP2的第一侧的侧壁之上形成。
封盖绝缘膜CP1由包含硅和氧的绝缘膜5形成。绝缘膜5由例如氧化硅膜形成。封盖绝缘膜CP2由包含硅和氮的绝缘膜6形成。绝缘膜6由例如氮化硅膜形成。
封盖绝缘膜CP2是：用于保护控制栅极电极CG的保护膜、用于将导电膜4图案化并且形成控制栅极电极CG的硬掩膜、或者在对导电膜9进行回蚀刻以形成存储器栅极电极MG时用于调节存储器栅极电极MG的高度的间隔膜。通过将封盖绝缘膜CP2形成为间隔膜，可以使控制栅极电极CG的膜厚度小于存储器栅极电极MG的高度。
半导体区域MS是用作源极区域或者漏极区域中的一个的半导体区域。半导体区域MD是用作源极区域或者漏极区域中的另一个的半导体区域。此处，半导体区域MS是用作例如源极区域的半导体区域。半导体区域MD是用作例如漏极区域的半导体区域。半导体区域MS 和半导体区域MD中的每一个都由掺杂有n型杂质的半导体区域形成，并且每一个都包括LDD(轻掺杂漏极)结构。
用于源极的半导体区域MS具有：n-型半导体区域11a、以及具有比其杂质浓度更高的杂质浓度的n+型半导体区域12a。而用于漏极的半导体区域MD具有：n-型半导体区域11b、以及具有比其杂质浓度更高的杂质浓度的n+型半导体区域12b。与n-型半导体区域11a相比，n+型半导体区域12a结深度更深并且杂质浓度更高。而与n-型半导体区域11b相比，n+型半导体区域12b结深度更深并且杂质浓度更高。
在存储器栅极电极MG和控制栅极电极CG的在其彼此不相邻的相应侧的侧壁之上，分别形成由绝缘膜形成的侧壁间隔件SW，该绝缘膜诸如是氧化硅膜、或者氮化硅膜、或者其层合膜。换言之，在侧壁之上，即，在存储器栅极电极MG的与经由栅极绝缘膜GIm与控制栅极电极CG相邻的侧相对的侧表面之上)，以及在侧壁之上，即，在控制栅极电极CG的与经由栅极绝缘膜GIm与存储器栅极电极MG 相邻的侧相对的侧表面之上，分别形成侧壁间隔件SW。
顺便提及，在存储器栅极电极MG与侧壁间隔件SW之间、在控制栅极电极CG与侧壁间隔件SW之间、以及在控制栅极电极CG与栅极绝缘膜GIm之间，可以分别中介有未示出的侧壁绝缘膜。
n-型半导体区域11a形成为与存储器栅极电极MG的侧表面自对准。n+型半导体区域12a形成为与侧壁间隔件SW的侧表面自对准。因此，低浓度n-型半导体区域11a在存储器栅极电极MG的侧壁之上的侧壁间隔件SW之下形成。高浓度n+型半导体区域12a在低浓度n-型半导体区域11a的外侧处形成。因此，低浓度n-型半导体区域11a 按照与作为存储器晶体管MT的沟道区域的p型阱PW1相邻的方式来形成。而高浓度n+型半导体区域12a按照与低浓度n-型半导体区域 11a接触的方式来形成，并且与作为存储器晶体管MT的沟道区域的 p型阱PW1相隔开了对应于n-型半导体区域11a的距离。
n-型半导体区域11b形成为与控制栅极电极CG的侧表面自对准。 n+型半导体区域12b形成为与侧壁间隔件SW的侧表面自对准。因此，低浓度n-型半导体区域11b在控制栅极电极CG的侧壁之上的侧壁间隔件SW之下形成。高浓度n+型半导体区域12b在低浓度n-型半导体区域11b的外侧处形成。因此，低浓度n-型半导体区域11b按照与作为控制晶体管CT的沟道区域的p型阱PW1相邻的方式来形成。而高浓度n+型半导体区域12b按照与低浓度n-型半导体区域11b接触的方式来形成，并且与作为控制器晶体管CT的沟道区域的p型阱PW1 间隔开了对应于n-型半导体区域11b的距离。
在存储器栅极电极MG之下的栅极绝缘膜GIm之下，形成存储器晶体管的沟道区域。在控制栅极电极CG之下的栅极绝缘膜GIt之下，形成控制晶体管CT的沟道区域。
在n+型半导体区域12a之上、或者在n+型半导体区域12b之上，即，在n+型半导体区域12a或者n+型半导体区域12b的顶表面处，通过自对准硅化物技术等形成金属硅化物层13。金属硅化物层13由例如硅化钴层、硅化镍层、或者铂掺杂的硅化镍层形成。金属硅化物层 13可以减小扩散电阻和接触电阻。顺便提及，金属硅化物层13可以在存储器栅极电极MG之上形成。
然后，将对形成在外围电路区域1B中的高击穿电压MISFET QH 的配置进行具体描述。
在外围电路区域1B中，半导体器件具有有源区域AR2和元件隔离区域IR2。元件隔离区域IR2用于隔离元件。在元件隔离区域IR2 中，形成有元件隔离膜2。有源区域AR2由元件隔离区域IR2限定，即分开，并且通过元件隔离区域IR2与其他有源区域电隔离。在有源区域AR2中，形成有p型阱PW2。即，有源区域AR2是包括形成在其中的p型阱PW2的区域。p型阱PW2具有p型导电类型。
顺便提及，如之前所描述的，在图1的截面图中，为了便于理解，将外围电路区域1B示出为与存储器单元区域1A相邻。因此，在图1 的截面图中，示出了在其中在存储器单元区域1A中的元件隔离区域 IR1也是在外围电路区域1B中的元件隔离区域IR2的示例。
如图1所示，在外围电路区域1B中的p型阱PW2中，形成有高击穿电压MISFET QH。在外围电路区域1B中，事实上，形成有多个高击穿电压MISFET QH。图1示出了与它们中的一个高击穿电压 MISFET QH的栅极宽度方向垂直的截面。
如图1所示，高击穿电压MISFET QH具有由n-型半导体区域11c 和n+型半导体区域12c、形成在p型阱PW2之上的栅极绝缘膜GIH、和形成在栅极绝缘膜GIH之上的栅极电极GEH形成的半导体区域。 n-型半导体区域11c和n+型半导体区域12c形成在半导体衬底1的p 型阱PW2的上层部分中。n-型半导体区域11c和n+型半导体区域12c 中的每一个都具有n型导电类型，该n型导电类型是与p型导电类型相反的导电类型。
栅极绝缘膜GIH用作MISFET QH的栅极绝缘膜。栅极绝缘膜 GIH由绝缘膜23b形成。绝缘膜23b由氧化硅膜、氮化硅膜、或者氮氧化硅膜、或者具有比氮化硅膜的相对介电常数更高的相对介电常数的高介电常数膜(即，所谓的高k膜)形成。作为由高K膜形成的绝缘膜23b，可以使用例如金属氧化物膜，诸如氧化铪膜、氧化锆膜、氧化铝膜、氧化钽膜、或者氧化镧膜。
栅极电极GEH由导电膜24b形成。导电膜24b由硅形成，并且由例如n型多晶硅膜形成，该n型多晶硅膜是掺杂有n型杂质的多晶体硅膜。具体地，栅极电极GEH由图案化的导电膜24b形成。作为导电膜24b，可以使用与被包括在控制栅极电极CG中的导电膜4a不同的导电膜。因此，可以将栅极电极GEH的膜厚度TEH设置为与控制栅极电极CG的膜厚度TG不同。
顺便提及，在金属硅化物层13形成在栅极电极GEH之上的情况下，可以将栅极电极GEH的膜厚度TEH定义为从栅极电极GEH的底表面至形成在栅极电极GEH之上的金属硅化物层13的顶表面的距离。
其中每一个都由n-型半导体区域11c和n+型半导体区域12c形成的半导体区域，是用于源极和用于漏极的、掺杂有n型杂质的半导体区域，并且其中每一个都包括正如存储器单元MC1的半导体区域MS 和MD一样的LDD结构。即，与n-型半导体区域11c相比，n+型半导体区域12c结深度更浅并且杂质浓度更高。
在栅极电极GEH的侧壁之上，形成有由绝缘膜形成的侧壁间隔件SW，该绝缘膜诸如是氧化硅膜、或者氮化硅膜、或者其层合膜。
在n+型半导体区域12c之上，即，在n+型半导体区域12c的顶表面之上，正如在n+型半导体区域12a之上一样，或者在存储器单元 MC1的n+型半导体区域12b之上，通过自对准硅化物技术等形成金属硅化物层13。顺便提及，金属硅化物层13也可以在栅极电极GEH 之上形成。
然后，将对形成在外围电路区域1C中的低击穿电压MISFET QL 的配置进行具体描述。
在外围电路区域1C中，半导体器件具有有源区域AR3和元件隔离区域IR3。元件隔离区域IR3用于隔离元件。在元件隔离区域IR3 中，形成有元件隔离膜2。有源区域AR3由元件隔离区域IR3限定，即分开，并且通过元件隔离区域IR3与其他有源区域电隔离。在有源区域AR3中，形成有p型阱PW3。即，有源区域AR3是包括形成在其中的p型阱PW3的区域。p型阱PW3具有p型导电类型。
顺便提及，如之前所描述的，在图1的截面图中，为了便于理解，将外围电路区域1C示出为与外围电路区域1B相邻。因此，在图1 的截面图中，示出了在其中在外围电路区域1B中的元件隔离区域IR2 也是在外围电路区域1C中的元件隔离区域IR3的示例。
如图1所示，在外围电路区域1C中的p型阱PW3中，形成有低击穿电压MISFET QL。在外围电路区域1C中，事实上，形成有多个 MISFET QL。图1示出了与它们中的一个MISFET QL的栅极宽度方向垂直的截面。
如图1所示，低击穿电压MISFET QL具有由n-型半导体区域11d 和n+型半导体区域12d、形成在p型阱PW3之上的栅极绝缘膜GIL、和形成在栅极绝缘膜GIL之上的栅极电极GEL形成的半导体区域。 n-型半导体区域11d和n+型半导体区域12d形成在半导体衬底1的p 型阱PW3的上层部分中。n-型半导体区域11d和n+型半导体区域12d 中的每一个都具有n型导电类型，该n型导电类型是与p型导电类型相反的导电类型。
栅极绝缘膜GIL用作MISFET QL的栅极绝缘膜。栅极绝缘膜GIL 由绝缘膜23c形成。作为绝缘膜23c，可以使用形成在与被包括在 MISFET QH的栅极绝缘膜GIH中的绝缘膜23b相同层处的绝缘膜。
栅极电极GEL由导电膜24c形成。作为导电膜24c，可以使用形成在与被包括在MISFET QH的栅极电极GEH中的导电膜24b相同层处的导电膜。进一步地，可以将栅极电极GEL的膜厚度TEL设置为等于栅极电极GEH的膜厚度TEH。
顺便提及，在金属硅化物层13形成在栅极电极GEL之上的情况下，可以将栅极电极GEL的膜厚度TEL定义为从栅极电极GEL的底表面至形成在栅极电极GEL之上的金属硅化物层13的顶表面的距离。
其中每一个都由n-型半导体区域11d和n+型半导体区域12d形成的半导体区域是用于源极和用于漏极的、掺杂有n型杂质的半导体区域，并且其中每一个都包括与存储器单元MC1的半导体区域MS和 MD一样的LDD结构。即，与n-型半导体区域11d相比，n+型半导体区域12d结深度更深并且杂质浓度更高。
在栅极电极GEL的侧壁之上，形成有由绝缘膜形成的侧壁间隔件SW，该绝缘膜诸如是氧化硅膜、或者氮化硅膜、或者其层合膜。
在n+型半导体区域12d之上，即，在n+型半导体区域12d的顶表面之上，正如在n+型半导体区域12a之上一样，或者在存储器单元 MC1的n+型半导体区域12b之上，通过自对准硅化物技术等形成金属硅化物层13。顺便提及，金属硅化层13也可以在栅极电极GEL之上形成。
顺便提及，虽然未示出，但是低击穿电压MISFET QL可以具有中空区域。中空区域的导电类型是与n-型半导体区域11d相反的导电类型，并且是与p型阱PW3的导电类型相同的导电类型。中空区域形成用于抑制短沟道特性(穿通)。中空区域按照包括在其中的n-型半导体区域11d的方式来形成。在中空区域中的p型杂质浓度高于在p型阱PW3中的p型杂质浓度。
如之前所描述的，形成在外围电路区域1B中的MISFET QH是高击穿电压MISFET。形成在外围电路区域1C中的MISFET QL是低击穿电压MISFET。高击穿电压MISFET QH是用在电路中的用于在例如半导体器件与其外部器件之间执行电流的输入/输出的元件。另一方面，低击穿电压MISFET QL是形成例如逻辑电路的元件，并且要求在高速下操作。为此，高击穿电压MISFET QH的栅极长度比低击穿电压MISFET QL的栅极长度更长。进一步地，高击穿电压MISFET QH的驱动电压高于低击穿电压MISFET QL的驱动电压。高击穿电压 MISFET QH的击穿电压高于低击穿电压MISFET QL的击穿电压。
优选地，栅极绝缘膜GIH的膜厚度TIH大于栅极绝缘膜GIL的膜厚度TIL。结果，可以将高击穿电压MISFET QH的驱动电压设置为高于低击穿电压MISFET QL的驱动电压。
可替代地，优选地，在p型阱PW2中的p型杂质浓度低于在p 型阱PW3中的p型杂质浓度。结果，可以将高击穿电压MISFET QH 的驱动电压设置为高于低击穿电压MISFET QL的驱动电压。
顺便提及，可以将n-型半导体区域11c的底表面的深度位置设置为比n-型半导体区域11d的底表面的深度位置更深。可以将n+型半导体区域12c的底表面的深度位置设置为与n+型半导体区域12d的底表面的深度位置基本上相同。在这种情况下，在高击穿电压MISFETQH 中，n+型半导体区域12c的底表面的深度位置比n-型半导体区域11c 的底表面的深度位置更浅。另一方面，在低击穿电压MISFET QL中， n+型半导体区域12d的底表面的深度位置比n-型半导体区域11d的底表面的深度位置更深。
然后，将对在形成在存储器单元区域1A中的存储器单元MC1之上、在形成在外围电路区域1B中的MISFET QH之上、以及在形成在外围电路区域1C中的MISFET QL之上的配置进行具体描述。
在半导体衬底1之上，按照覆盖封盖绝缘膜CP2、栅极绝缘膜 GIm、存储器栅极电极MG、栅极电极GEH、栅极电极GEL、和侧壁间隔件SW的方式，来形成绝缘膜14。绝缘膜14由例如氮化硅膜形成。
在绝缘膜14之上，形成层间绝缘膜15。层间绝缘膜15由氧化硅膜的单个膜、氮化硅膜和氧化硅膜的层合膜等形成。将层间绝缘膜15 的顶表面平面化。
在层间绝缘膜15中，形成有接触孔CNT。在每个接触孔CNT中，嵌入导电塞PG作为导体部分。
塞PG由形成在底部处和形成在侧壁之上(即，在接触孔CNT的侧表面之上)的薄阻挡导体膜和按照填充接触孔CNT的方式形成在该阻挡导体膜之上的主导体膜形成。在图1中，为了简化附图，形成塞PG的阻挡导体膜和主导体膜一体地示出。顺便提及，可以将形成塞PG的阻挡导体膜设置为例如钛(Ti)膜、氮化钛(TiN)膜、或者其层合膜。可以将形成塞PG的主导体膜设置为钨(W)膜。
接触孔CNT和嵌入在其中的塞PG形成在n+型半导体区域12a、 12b、12c和12d之上、在控制栅极电极CG之上、在存储器栅极电极 MG之上、在栅极电极GEH之上、在栅极电极GEL之上等。在每个接触孔CNT的底部处，暴露出了例如，金属硅化物层13的在n+型半导体区域12a、12b、12c和12d中的每一个的表面之上的部分、金属硅化物层13的在控制栅极电极CG的表面之上的部分、或者金属硅化物层13的在存储器栅极电极MG的表面之上的部分。可替代地，在每个接触孔CNT的底部处，暴露出了例如，金属硅化物层13的在栅极电极GEH或者栅极电极GEL的表面之上的部分。然后，将塞PG 耦合至每个暴露的部分。顺便提及，图1示出了其中金属硅化物层13 的在n+型半导体区域12b、12c和12d中的每一个的表面之上的部分暴露在每个接触孔CNT的底部并且与填充接触孔CNT的塞PG电耦合的截面。
在填有塞PG的层间绝缘膜15之上，作为如包括例如铜(Cu) 作为主要导电材料的嵌入接线的大马士革接线，形成第一层接线。在第一层接线之上，也形成上覆层接线作为大马士革接线，但是未示出或者描述。进一步地，第一层接线和在其上方的层处的接线不限于大马士革接线，也可以通过将布线导电膜图案化而形成，并且可以设置为例如钨(W)接线或者铝(AL)接线。
然后，将对形成在存储器单元区域1A中的存储器单元MC1的操作进行说明。图3是示出了在“写入”、“擦除”和“读出”时向储器单元的每一个部位施加电压的条件的一个示例的表格。
在图3的表格中，描述了分别在“写入”、“擦除”和“读出”时，施加至存储器栅极电极MG的电压Vmg、施加至半导体区域MS 的电压VS、施加至控制栅极电极CG的电压Vcg、和施加至半导体区域MD的电压Vd。进一步地，在图3的表格中，描述了分别在“写入”、“擦除”和“读出”时，施加至p型阱PW1的电压Vb。顺便提及，在图3的表格中示出的示例是电压的施加条件的一个优选示例，而不是排他的，并且若要求，可以做出各种改变。
在本第一实施例中，将向作为在存储器晶体管的绝缘膜8中的电荷累积部的氮化硅膜8b注入电子定义为“写入”。将注入空穴(即，正空穴)定义为“擦除”。进一步地，将电源电压Vdd设置为1.5V。
针对写入方法，可以使用称为所谓的源极侧注入(SSI)方法的热电子写入。例如，向存储器单元MC1的每个部位施加如在图3的“写入”行中示出的这种电压，以便执行写入。由此，将电子注入到在存储器单元MC1的栅极绝缘膜GIm中的氮化硅膜8b中。热电子经由栅极绝缘膜GIm，而主要生成在位于存储器栅极电极MG之下的这部分处的沟道区域中，并且被注入到作为在栅极绝缘膜GIm中的电荷累积部的氮化硅膜8b中。通过在栅极绝缘膜GIm中的氮化硅膜 8b中的陷阱能级来捕获注入的热电子。结果，存储器晶体管的阈值电压(Vth)增加。
针对擦除方法，可以使用通过带间遂穿(BTBT)现象的热空穴注入擦除方法。换言之，通过将空穴，即通过BTBT现象生成的正空穴，注入到电荷累积部(即，在栅极绝缘膜GIm中的氮化硅膜8b) 中，来执行擦除。例如，向存储器单元MC1的每个部位施加如在图3 的“擦除”行中示出的这种电压，以便执行擦除。由此，空穴通过 BTBT现象生成，并且在电场下加速。因此，将空穴注入到在存储器单元MC1的栅极绝缘膜GIm中的氮化硅膜8b中。结果，减小了存储器晶体管的阈值电压。
针对擦除方法，也可以使用通过使用直接遂穿现象的空穴注入擦除方法。换言之，通过直接遂穿现象，将空穴注入到电荷累积部(即，在栅极绝缘膜GIm中的氮化硅膜8b)中，从而执行擦除。虽然未在图3的“擦除”行中示出，但是将施加至存储器栅极电极MG的电压Vmg设置为例如12V的正电压，并且将施加至p型阱PW1的电压 Vb设置为例如0V。结果，通过直接遂穿现象，将空穴经由氧化硅膜 8c从存储器栅极电极MG侧注入到了电荷累积部(即，氮化硅膜8b) 中，并且抵消在氮化硅膜8b中的电子。结果，执行了擦除。可替代地，通过在氮化硅膜8b中的陷阱能级来捕获注入到氮化硅膜8b中的空穴。结果，执行了擦除。这减小了存储器晶体管的阈值电压，从而导致擦除状态。在使用这种擦除方法的情况下，与使用通过BTBT现象的擦除方法的情况相比，可以更加减小电流消耗。
针对读出，例如，向存储器单元MC1的每个部位施加如在图3 的“读出”行中示出的这种电压，以便执行读出。将施加至存储器栅极电极MG的用于读出的电压Vmg，设置为在存储器晶体管在写入状态下的阈值电压与存储器晶体管在擦除状态下的阈值电压之间的值。结果，可以区分写入状态与擦除状态。
<制造半导体器件的方法>
然后，将对用于制造本第一实施例的半导体器件的方法进行说明。
图4和图5中的每一个都是示出了第一实施例的半导体器件的制造步骤中的一些制造步骤的工艺流程图。图6至图20中的每一个都是第一实施例的半导体器件在一个制造步骤期间的基本部分截面图。图6至图20中的每一个截面图都示出了存储器单元区域1A以及外围电路区域1B和1C的基本部分截面图，并且示出了存储器单元MC1 形成在存储器单元区域1A中、MISFET QH形成在外围电路区域1B 中、以及MISFET QL形成在外围电路区域1C中的方式。
如之前所描述的，不要求存储器单元区域1A和外围电路区域1B 彼此相邻。不要求存储器单元区域1A和外围电路区域1C彼此相邻。不要求外围电路区域1B和外围电路区域1C彼此相邻。然而，为了便于理解，在图6至图20的每个截面图中，将外围电路区域1B示出为与存储器单元区域1A相邻，并且将外围电路区域1C示出为与外围电路区域1B相邻。
进一步地，在本第一实施例中，将对在存储器单元区域1A中形成n沟道型的控制晶体管CT和存储器晶体管MT的情况进行说明。然而，也可以使导电类型反转，以在存储器单元区域1A中形成p沟道型的控制晶体管CT和存储器晶体管MT。
相似地，在本第一实施例中，将对在外围电路区域1B中形成n 沟道型MISFET QH的情况进行说明。然而，也可以使导电类型反转，以在外围电路区域1B中形成p沟道型MISFETQH。进一步地，也可以在外围电路区域1B中形成CMISFET(互补型MISFET)等。进一步地，相似地，在本第一实施例中，将对在外围电路区域1C中形成 n沟道型MISFET QL的情况进行说明。然而，也可以使导电类型反转，以在外围电路区域1C中形成p沟道型MISFET QL。进一步地，也可以在外围电路区域1C中形成CMISFET等。
如图6所示，首先，设置(即，制备)作为半导体晶片的半导体衬底1(图4的步骤S1)，该半导体晶片由例如具有大约1Ωcm至 10Ωcm的比电阻的p型单晶硅形成。
然后，如图6所示，形成元件隔离膜2(图4的步骤S2)。元件隔离膜2充当用于在半导体衬底1的主表面1a处的存储器单元区域 1A中限定出有源区域AR1的元件隔离区域IR1。进一步地，元件隔离膜2充当用于在半导体衬底1的主表面1a处的外围电路区域1B中限定出有源区域AR2的元件隔离区域IR2，并且充当用于在半导体衬底1的主表面1a处的外围电路区域1C中限定出有源区域AR3的元件隔离区域IR3。
元件隔离膜2由绝缘体诸如氧化硅形成，并且可以通过例如STI (浅沟槽隔离)方法或者LOCOS(局部硅氧化)方法而形成。例如，在元件隔离区域IR1、IR2和IR3中，分别形成有用于元件隔离的沟槽。然后，将由例如氧化硅形成的绝缘膜嵌入在用于元件隔离的沟槽中的每一个中。结果，可以形成元件隔离膜2。
然后，如图6所示，在存储器单元区域1A中，在有源区域AR1 中形成p型阱PW1(图4的步骤S3)。p型阱PW1可以通过离子注入方法等将p型杂质诸如硼(B)掺杂到半导体衬底1中来形成。p 型阱PW1形成为距离半导体衬底1的主表面1a规定深度处。
然后，通过使用例如氢氟酸(HF)水溶液进行湿法蚀刻等，去除在半导体衬底1的表面处的自然氧化物膜，并且清洁半导体衬底1的表面。由此，使半导体衬底1的表面洁净。结果，使半导体衬底1的表面暴露了出来，并且使p型阱PW1的表面暴露在存储器单元区域 1A中。
然后，如图6所示，在半导体衬底1的整个主表面1a之上，形成绝缘膜3和导电膜4(图4的步骤S4)。
在步骤S4中，首先，如图6所示，在存储器单元区域1A以及外围电路区域1B和1C中，在半导体衬底1的主表面1a之上形成绝缘膜3。绝缘膜3的形成在存储器单元区域1A中的部分称为绝缘膜3a；绝缘膜3的形成在外围电路区域1B中的部分称为绝缘膜3b；而绝缘膜3的形成在外围电路区域1C中的部分称为绝缘膜3c。将绝缘膜3b 形成在与绝缘膜3a相同的层处，并且将绝缘膜3c形成在与绝缘膜3a 相同的层处。绝缘膜3a是用于存储器单元MC1的栅极绝缘膜GIt(见稍后描述的图7)的绝缘膜。进一步地，在p型阱PW1之上形成绝缘膜3a。
在图6中示出的示例中，将绝缘膜3b与绝缘膜3a一体地形成，并且将绝缘膜3c与绝缘膜3a一体地形成。然而，可以将绝缘膜3b 与绝缘膜3a间隔开地形成，并且可以将绝缘膜3c与绝缘膜3a间隔开地形成。
如之前作为绝缘膜3a所描述的，作为绝缘膜3，可以使用氧化硅膜、氮化硅膜、或者氮氧化硅膜、或者高k膜(即，高介电常数膜)。可以用作绝缘膜3的材料的示例如如之前所描述的如绝缘膜3a。进一步地，可以通过使用热氧化方法、溅射方法、原子层沉积(ALD)方法、化学汽相沉积(CVD)方法等，来形成绝缘膜3c。
然后，在步骤S4中，如图6所示，在存储器单元区域1A以及外围电路区域1B和1C中，在绝缘膜3之上，形成有导电膜4。导电膜 4的形成在存储器单元区域1A中的部分称为导电膜4a；导电膜4的形成在外围电路区域1B中的部分称为导电膜4b；而导电膜4的形成在外围电路区域1C中的部分称为导电膜4c。将导电膜4b形成在与导电膜4a相同的层处，并且将导电膜4c形成在与导电膜4a相同的层处。导电膜4a是用于存储器单元MC1的控制栅极电极CG(见稍后描述的图7)的导电膜。
在图6中示出的示例中，将导电膜4b与导电膜4a一体地形成，并且将导电膜4c与导电膜4a一体地形成。然而，可以将导电膜4b 与导电膜4a间隔开地形成，并且可以将导电膜4c与导电膜4a间隔开地形成。
优选地，导电膜4由多晶体硅膜(即，多晶硅膜)形成。这种导电膜4可以通过使用CVD方法等来形成。可以将导电膜4的膜厚度设置为足以覆盖绝缘膜3的厚度。可替代地，以下也是可能的：针对沉积，将导电膜4沉积为非晶硅膜；然后，通过随后的热处理，将该非晶硅膜转化为多体晶硅膜。
作为导电膜4，优选的是使用通过掺杂有n型杂质(诸如，磷(p) 或者砷(As))或者p型杂质(诸如，硼(B))而电阻率有所减小的膜。杂质可以在导电膜4的沉积期间或者沉积之后掺杂。在沉积导电膜4期间掺杂杂质的情况下，通过允许用于沉积导电膜4的气体包含掺杂气体，可以沉积掺杂有杂质的导电膜4。另一方面，当在不故意掺杂杂质的情况下沉积硅膜之后掺杂杂质的情况下，通过离子注入方法等对硅膜掺杂杂质。结果，可以形成掺杂有杂质的导电膜4。
然后，如图6所示，在半导体衬底1的整个主表面1a之上，即，在导电膜4之上，形成绝缘膜5和绝缘膜6(图4的步骤S5)。
在步骤S5中，首先，如图6所示，在存储器单元区域1A以及外围电路区域1B和1C中，在导电膜4之上，形成绝缘膜5。绝缘膜5 是用于封盖绝缘膜CP1(见稍后描述的图7)的绝缘膜。
通过使由例如硅膜形成的导电膜4的表面热氧化，可以形成由具有例如大约6nm的厚度的氧化硅膜形成的绝缘膜5。可替代地，由氧化硅膜形成的绝缘膜5，也可以通过使用CVD方法来替代使由硅膜形成的导电膜4的表面热氧化而形成。
进一步地，针对用于绝缘膜5的材料，也可以使用由其他材料形成的绝缘膜来替代氧化硅膜。可替代地，在不形成绝缘膜5的情况下，也可以在导电膜4上直接形成绝缘膜6。
在步骤S5中，然后，如图6所示，在存储器单元区域1A以及外围电路区域1B和1C中，在绝缘膜5之上，形成有绝缘膜6。可以使用例如CVD方法来形成由氮化硅膜形成的绝缘膜6。
然后，如图7所示，将绝缘膜6、绝缘膜5和导电膜4图案化(图 4的步骤S6)。在步骤S6中，通过使用例如光刻技术和蚀刻，将绝缘膜6、绝缘膜5和导电膜4图案化。
首先，在绝缘膜6之上，形成抗蚀剂膜。然后，在存储器单元区域1A的除了其中待形成控制栅极电极CG的区域之外的区域中，形成有穿透抗蚀剂膜并且到达绝缘膜6的开口。这导致形成抗蚀剂图案，该抗蚀剂图案由包括形成在其中的开口的抗蚀剂膜形成。在该步骤中，使用抗蚀剂膜来覆盖：在存储器单元区域1A中的布置在其中待形成控制栅极电极CG的区域中的这部分绝缘膜6、以及布置在外围电路区域1B和1C中的这部分绝缘膜6。
然后，将抗蚀剂图案用作蚀刻掩膜，通过例如干法蚀刻，对绝缘膜6、绝缘膜5和导电膜4进行蚀刻和图案化。结果，在存储器单元区域1A中，形成有由导电膜4a形成的控制栅极电极CG，并且形成有由在控制栅极电极CG与半导体衬底1的p型阱PW1之间的绝缘膜3a形成的栅极绝缘膜GIt。即，在存储器单元区域1A中，控制栅极电极CG经由的栅极绝缘膜GIt形成在半导体衬底1的p型阱PW1 之上。
进一步地，形成封盖绝缘膜CP1，该封盖绝缘膜CP1由形成在控制栅极电极CG之上的这部分绝缘膜5形成。由此，形成封盖绝缘膜 CP2，该封盖绝缘膜CP2由经由封盖绝缘膜CP1形成在控制栅极电极 CG之上的这部分绝缘膜6形成。另一方面，在外围电路区域1B和1C中，保留绝缘膜6、绝缘膜5和导电膜4。在外围电路区域1B中，保留导电膜4b。在外围电路区域1C中，保留导电膜4c。然后，去除抗蚀剂图案，即，抗蚀剂膜。
顺便提及，在存储器单元区域1A中，可以通过进行步骤S6的干法蚀刻，或者通过在步骤S6的干法蚀刻之后进行湿法蚀刻，来去除未被控制栅极电极CG覆盖的这部分绝缘膜3a。然后，在存储器单元区域1A的其中未形成控制栅极电极CG的部分中，半导体衬底1的 p型阱PW1暴露出来。
顺便提及，虽然未示出，但是在步骤S6中，在形成控制栅极电极CG和封盖绝缘膜CP1之后，将封盖绝缘膜CP1和控制栅极电极 CG用作掩膜，可以通过离子注入方法对p型阱PW1掺杂n型杂质。
然后，如图8所示，在外围电路区域1B和1C中，去除绝缘膜6 (图4的步骤S7)。
在步骤S7中，首先，在存储器单元区域1A中，按照覆盖封盖绝缘膜CP2和控制栅极电极CG的方式来形成抗蚀剂膜(未示出)。并且，按照覆盖保留在外围电路区域1B和1C中的这部分绝缘膜6以及分别保留在外围电路区域1B和1C中的这部分导电膜4(即，导电膜4b和4c)的方式，来形成抗蚀剂膜(未示出)。
然后，对抗蚀剂膜进行图案化曝光，之后显影。结果，抗蚀剂膜被图案化。由此，在外围电路区域1B和1C中去除抗蚀剂膜，并且在存储器单元区域1A中保留抗蚀剂膜。这导致形成抗蚀剂图案，该抗蚀剂图案由保留在存储器单元区域1A中的这部分抗蚀剂膜形成。
然后，将抗蚀剂图案用作蚀刻掩膜，通过例如干法蚀刻，蚀刻并且去除绝缘膜6。结果，如图8所示，可以完全去除保留在外围电路区域1B和1C中的这部分绝缘膜6。然后，去除保留在存储器单元区域1A中的这部分抗蚀剂膜，即，抗蚀剂图案。
顺便提及，如图8所示，绝缘膜5的膜厚度小于绝缘膜6的膜厚度。为此，当蚀刻并且去除保留在外围电路区域1B和1C中的这部分绝缘膜6时，也去除保留在外围电路区域1B和1C中的这部分绝缘膜5。
然后，如图9所示，形成绝缘膜8和导电膜9(图4的步骤S8)。
在步骤S8中，首先，如图9所示，在存储器单元区域1A以及外围电路区域1B和1C中，在半导体衬底1的主表面1a处，形成用于存储器晶体管MT(见稍后描述的图11)的栅极绝缘膜GIm的绝缘膜 8。在该步骤中，在存储器单元区域1A中，在半导体衬底1的主表面 1a的暴露部分、控制栅极电极CG的侧表面、以及封盖绝缘膜CP2 的顶表面和侧表面处，形成绝缘膜8。并且，在保留在外围电路区域 1B和1C中的这部分导电膜4的顶表面和侧表面处，形成绝缘膜8。即，按照覆盖半导体衬底1的主表面1a、控制栅极电极CG的侧表面、封盖绝缘膜CP2的表面、和保留在外围电路区域1B和1C中的这部分导电膜4的表面的方式，来形成绝缘膜8。
如之前所描述的，绝缘膜8是在内部具有电荷累积部的绝缘膜，并且由作为绝缘膜的从底部依次堆叠的氧化硅膜8a、氮化硅膜8b和氧化硅膜8c的层合膜形成。
绝缘膜8的氧化硅膜8a可以通过热氧化方法、ISSG氧化方法等，在例如大约900℃的温度下形成。然后，可以在例如高达大约1025℃的温度下执行氮化处理。而绝缘膜8的氮化硅膜8b可以通过例如CVD 方法来形成。此外，绝缘膜8的氧化硅膜8c可以通过例如CVD方法来形成。
首先，在半导体衬底1的主表面1a的暴露部分、控制栅极电极 CG的侧表面、封盖绝缘膜CP2的顶表面和侧表面、和保留在外围电路区域1B和1C中的这部分导电膜4的的顶表面和侧表面处，通过例如热氧化方法或者ISSG氧化方法来形成氧化硅膜8a。在该步骤中，将半导体衬底1的主表面1a的暴露部分、控制栅极电极CG的侧表面、封盖绝缘膜CP2的顶表面和侧表面、和保留在外围电路区域1B 和1C中的这部分导电膜4的的顶表面和侧表面氧化。可以将氧化硅膜8a的厚度设置为例如大约4nm。
作为另一种形式，也可以通过ALD方法来形成氧化硅膜8a。在该步骤中，在半导体衬底1的主表面1a的暴露部分、控制栅极电极 CG的侧表面、封盖绝缘膜CP2的顶表面和侧表面、和保留在外围电路区域1B和1C中的这部分导电膜4的的顶表面和侧表面处，生长氧化硅。因此，也在这种情况下，半导体衬底1的主表面1a的暴露部分、控制栅极电极CG的侧表面、封盖绝缘膜CP2的顶表面和侧表面、和保留在外围电路区域1B和1C中的这部分导电膜4的的顶表面和侧表面覆盖有氧化物膜。
然后，在氧化硅膜8a之上，通过例如CVD方法来形成氮化硅膜 8b。进一步地，在氮化硅膜8b之上，通过例如CVD方法或者热氧化方法或者其两者来形成氧化硅膜8c。结果，可以形成由氧化硅膜8a、氮化硅膜8b和氧化硅膜8c的层合膜形成的绝缘膜8。
形成在存储器单元区域1A中的绝缘膜8用作存储器栅极电极 MG(见稍后描述的图10)的栅极绝缘膜，并且具有电荷保持功能。绝缘膜8具有如下结构：作为电荷累积部的氮化硅膜8b中介在作为电荷阻挡层的氧化硅膜8a与氧化硅膜8c之间。然后，由氧化硅膜8a 和8c形成的电荷阻挡层的每个势垒高度都高于由氮化硅膜8b形成的电荷累积部的势垒高度。
顺便提及，在本第一实施例中，将氮化硅膜8b用作具有陷阱能级的绝缘膜。鉴于可靠性，优选使用氮化硅膜8b。然而，具有陷阱能级的绝缘膜不限于氮化硅膜。可以使用具有比氮化硅膜(诸如，氧化铝(铝氧化物)膜、氧化铪膜、或者氧化钽膜)的介电常数更高的介电常数的高介电常数膜。
在本第一实施例中，在执行了形成步骤S8的绝缘膜8的步骤之后，去除保留在外围电路区域1B和1C中的这部分导电膜4。在外围电路区域1B中，形成有p型阱PW2(见稍后描述的图13)。在外围电路区域1C中，形成有p型阱PW3(见稍后描述的图13)。在形成绝缘膜8的步骤中，如之前所描述的，执行在例如大约1025℃下的高温处理。因此，在其中在形成绝缘膜8之后形成p型阱PW2和PW3 的本第一实施例中，可以防止掺杂到p型阱PW2或者PW3中的n型杂质在形成绝缘膜8时在高温下扩散。然后，可以防止在p型阱PW2 中的杂质浓度分布变化或者在p型阱PW3中的杂质浓度分布变化。
然后，在步骤S8中，如图9所示，在存储器单元区域1A以及外围电路区域1B和1C中，在绝缘膜8之上，形成有导电膜9。
优选地，导电膜9由例如多体晶硅膜(即，多晶硅膜)形成。这种导电膜9可以使用CVD方法等来形成。可替代地，以下也是可能的：针对沉积，将导电膜9沉积为非晶硅膜；然后，通过随后的热处理，将该非晶硅膜转化为多体晶硅膜。
作为导电膜9，优选的是使用通过掺杂有n型杂质(诸如，磷(p) 或者砷(As))或者p型杂质(诸如，硼(B))而电阻率有所减小的膜。杂质可以在导电膜9的沉积期间或者沉积之后掺杂。虽然可以在沉积导电膜9之后通过离子注入对导电膜9掺杂杂质，但是也可以在沉积导电膜9期间对导电膜9掺杂杂质。在沉积导电膜9期间掺杂杂质的情况下，通过允许用于沉积导电膜9的气体包含掺杂气体，可以沉积掺杂有杂质的导电膜9。
然后，如图10所示，通过各向异性蚀刻技术，对导电膜9进行回蚀刻，从而形成存储器栅极电极MG(图4的步骤S9)。
在步骤S9中，导电膜9被回蚀刻掉导电膜9的膜厚度。结果，经由绝缘膜8按照侧壁间隔件的形状将导电膜9保留在侧壁之上，即，在控制栅极电极CG的相对侧的侧表面之上，并且去除在其他区域中的导电膜9。
结果，如图10所示，在存储器单元区域1A中，形成有存储器栅极电极MG，该存储器栅极电极MG由导电膜9形成，该导电膜9经由绝缘膜8按照侧壁间隔件的形状，在控制栅极电极CG的相对的侧的侧壁之中，保留在控制栅极电极CG的第一侧(即，存储器栅极电极MG布置为在其处与控制栅极电极CG相邻的侧)的侧壁之上。并且，形成有间隔件SP1，该间隔件SP1由导电膜9形成，该导电膜9 经由绝缘膜8按照侧壁间隔件的形状，在控制栅极电极CG的相对的侧的侧壁之中，保留在控制栅极电极CG的与第一侧(即，存储器栅极电极MG布置为在其处与控制栅极电极CG相邻的侧)相对的侧壁之上。
存储器栅极电极MG按照经由绝缘膜8与控制栅极电极CG相邻的方式，在绝缘膜8之上形成。存储器栅极电极MG和间隔件SP1 形成在控制栅极电极CG的彼此相对的侧的侧壁之上，并且具有跨控制栅极电极CG的基本对称结构。
在控制栅极电极CG之上，经由封盖绝缘膜CP1形成封盖绝缘膜 CP2。因此，存储器栅极电极MG由导电膜9形成，该导电膜9经由绝缘膜8按照侧壁间隔件的形状，保留在封盖绝缘膜CP2的在第一侧的侧壁之上。并且，间隔件SP1由导电膜9形成，该导电膜9经由绝缘膜8按照侧壁间隔件的形状，保留在封盖绝缘膜CP2的与其第一侧相对的侧壁之上。
顺便提及，在保留在外围电路区域1B中的这部分导电膜4(即，导电膜4b)的侧表面之上、以及在保留在外围电路区域1C中的这部分导电膜4(即，导电膜4c)的侧表面之上，每个间隔件SP1也由经由绝缘膜8按照侧壁间隔件的形状保留的导电膜9形成。
在步骤S9中形成的存储器栅极电极MG与半导体衬底1的p型阱PW1之间、以及在存储器栅极电极MG与控制栅极电极CG之间，中介有绝缘膜8。存储器栅极电极MG由与绝缘膜8接触的导电膜9 形成。
在已经执行了步骤S9的回蚀刻步骤的阶段中，暴露出绝缘膜8 的未被存储器栅极电极MG和间隔件SP1中的任何一个覆盖的部分，即，绝缘膜8的未被存储器栅极电极MG和间隔件SP1中的任何一个覆盖的部分。在存储器单元区域1A中的存储器栅极电极MG之下的绝缘膜8充当存储器晶体管MT(见稍后描述的图11)的栅极绝缘膜 GIm。进一步地，通过调节在步骤S8中形成的导电膜9的膜厚度，可以调节存储器栅极长度。
然后，如图11所示，去除间隔件SP1和绝缘膜8(图4的步骤 S10)。
在步骤S10中，首先，通过使用光刻技术，在半导体衬底1之上形成覆盖存储器栅极电极MG并且使间隔件SP1暴露出来的这种抗蚀剂图案。然后，通过将形成的抗蚀剂图案用作蚀刻掩膜进行干法蚀刻，来去除间隔件SP1。另一方面，由于存储器栅极电极MG已经被抗蚀剂图案覆盖，因此未被蚀刻并且被保留下来。然后，去除抗蚀剂图案。
然后，在步骤S10中，通过蚀刻诸如湿法蚀刻，来去除未被存储器栅极电极MG覆盖的这部分绝缘膜8。在该步骤中，在存储器单元区域1A中，不去除并且保留位于在存储器栅极电极MG与p型阱PW1 之间以及在存储器栅极电极MG与控制栅极电极CG之间的绝缘膜8。去除在其他区域中的绝缘膜8。在该步骤中，在存储器单元区域1A 中，形成有栅极绝缘膜GIm，该栅极绝缘膜GIm由保留在存储器栅极电极MG与p型阱PW1之间的这部分绝缘膜8以及保留在存储器栅极电极MG与控制栅极电极CG之间的这部分绝缘膜8形成。
顺便提及，在步骤S10中，也可以执行蚀刻，从而去除绝缘膜8 的氧化硅膜8c和氮化硅膜8b，并且不去除并且保留绝缘膜8的氧化硅膜8a。
然后，如图12所示，形成绝缘膜21和绝缘膜22(图4的步骤 S11)。
在步骤S11中，首先，在存储器单元区域1A以及外围电路区域 1B和1C中，在半导体衬底1的主表面1a处形成绝缘膜21。在该步骤中，按照覆盖半导体衬底1的主表面1a的暴露部分、控制栅极电极CG、封盖绝缘膜CP2和存储器栅极电极MG的方式，来在存储器单元区域1A中形成绝缘膜21。此外，按照覆盖保留在外围电路区域 1B中的这部分导电膜4(即，导电膜4b)和保留在外围电路区域1C 中的这部分导电膜4(即，导电膜4c)的方式，来形成绝缘膜21。
例如，在半导体衬底1的主表面1a的暴露部分、控制栅极电极 CG的侧表面、封盖绝缘膜CP2的顶表面和侧表面、存储器栅极电极 MG的表面、和保留在外围电路区域1B和1C中的这部分导电膜4的的顶表面和侧表面处，通过CVD方法形成由氧化硅膜形成的绝缘膜 21。在该步骤中，用氧化物膜来覆盖半导体衬底1的主表面1a的暴露部分、控制栅极电极CG的侧表面、封盖绝缘膜CP2的顶表面和侧表面、存储器栅极电极MG的表面、和保留在外围电路区域1B和1C 中的这部分导电膜4的的顶表面和侧表面。
作为另一种形式，也可以通过ALD方法来形成由氧化硅膜形成的绝缘膜21。在该步骤中，在氧化气氛下，对半导体衬底1的主表面 1a的暴露部分、控制栅极电极CG的侧表面、封盖绝缘膜CP2的顶表面和侧表面、存储器栅极电极MG的表面、和保留在外围电路区域 1B和1C中的这部分导电膜4的的顶表面和侧表面进行热处理。因此，同样在该步骤中，将半导体衬底1的主表面1a的暴露部分、控制栅极电极CG的侧表面、封盖绝缘膜CP2的顶表面和侧表面、存储器栅极电极MG的表面、和保留在外围电路区域1B和1C中的这部分导电膜4的的顶表面和侧表面氧化。
然后，在步骤S11中，在存储器单元区域1A以及外围电路区域 1B和1C中，在绝缘膜21之上，形成绝缘膜22。通过使用例如CVD 方法来形成由氮化硅膜形成的绝缘膜22。
然后，如图13所示，在外围电路区域1B和1C中，去除绝缘膜 22、绝缘膜21和导电膜4(图5的步骤S12)。
在步骤S12中，首先，在存储器单元区域1A中，经由绝缘膜21 和绝缘膜22按照覆盖封盖绝缘膜CP2和控制栅极电极CG的方式，形成抗蚀剂膜(未示出)。并且，经由绝缘膜21和绝缘膜22按照覆盖保留在外围电路区域1B和1C中的这部分导电膜4的方式，形成抗蚀剂膜(未示出)。
然后，对抗蚀剂膜进行图案化曝光，之后显影。结果，抗蚀剂膜被图案化。由此，在外围电路区域1B和1C中去除了抗蚀剂膜，并且在存储器单元区域1A中保留了抗蚀剂膜。这导致形成抗蚀剂膜，该抗蚀剂膜由保留在存储器单元区域1A中的这部分抗蚀剂膜形成。
然后，将抗蚀剂图案用作蚀刻掩膜，通过例如干法蚀刻，蚀刻并且去除绝缘膜22、绝缘膜21和导电膜4。结果，如图13所示，可以完全去除保留在外围电路区域1B和1C中的这部分绝缘膜4。即，可以在外围电路区域1B中去除导电膜4b，并且可以在外围电路区域1C 中去除导电膜4c。然后，去除保留在存储器单元区域1A中的这部分抗蚀剂膜，即，抗蚀剂图案。
执行步骤S11和步骤S12，从而将绝缘膜21和绝缘膜22保留在存储器单元区域1A中。结果，可以防止或者抑制以下情况：在继步骤S12之后的步骤(步骤S13至步骤S16)中，例如，当形成绝缘膜 23时，将位于与控制栅极电极CG或者存储器栅极电极MG相邻的这部分p型阱PW1的上层部分氧化，以形成栅极鸟嘴。可替代地，可以防止或者抑制以下情况：在继步骤S12之后的步骤(步骤S13至步骤S16)中，例如，当形成绝缘膜23时，将控制栅极电极CG或者存储器栅极电极MG的表面氧化，从而使得，例如，栅极长度改变。因此，可以防止或者抑制非易失性存储器的特性的劣化。这可以改进具有非易失性存储器的半导体器件的性能。
顺便提及，在外围电路区域1B中未形成高击穿电压MISFET QH (见稍后描述的图19)的情况下，不要求形成绝缘膜21和绝缘膜22。即，在外围电路区域1B中未形成高击穿电压MISFET QH的情况下，可以采用以下程序：在执行步骤S10之后，不执行步骤S11；并且在步骤S12中，去除导电膜4，并且然后，执行步骤S13的步骤。在外围电路区域1B中未形成高击穿电压MISFET QH的情况下，例如，缩短在氧化气氛中的热处理时间，以在稍后描述的步骤S14中形成绝缘膜23。为此，甚至在不形成绝缘膜21和绝缘膜22的情况下，也可以防止或者抑制栅极鸟嘴的形成、或者控制栅极电极CG或者存储器栅极电极MG的表面的氧化。
进一步地，例如，可以在步骤S6之后并且在步骤S12之前的任何时间处，执行在步骤S12中的去除导电膜4b和4c的步骤。然而，通过在步骤S12中(即，紧接在稍后描述的步骤S13之前)去除导电膜4b和4c，可以保护形成有p型阱PW2和PW3的这部分半导体衬底1的主表面1a。
然后，如图13所示，在外围电路区域1B中，在有源区域AR2 中形成p型阱PW2；并且在外围电路区域1C中，在有源区域AR3 中形成p型阱PW3(图5的步骤S13)。可以通过离子注入方法等将 p型杂质(诸如，硼(B))掺杂到半导体衬底1中，来按照与p型阱PW1相同的方式形成p型阱PW2和p型阱PW3。p型阱PW2和p 型阱PW3形成为距离半导体衬底1的主表面1a规定深度处。
优选地，在p型阱PW2中的p型杂质浓度低于在p型阱PW3中的p型杂质浓度。结果，可以将高击穿电压MISFET QH(见稍后描述的图19)的驱动电压设置为高于低击穿电压MISFETQL(见稍后描述的图19)的驱动电压。
然后，例如，通过使用氢氟酸(HF)水溶液进行湿法蚀刻，去除在半导体衬底1的表面之上的自然氧化物膜。由此，清洁了半导体衬底1的表面，并且从而使半导体衬底1的表面洁净。结果，在外围电路区域1B和1C中，暴露出了半导体衬底1的表面，即，p型阱PW2 和PW3的表面。
然后，如图14所示，在半导体衬底1的整个主表面1a之上，形成绝缘膜23和导电膜4(图5的步骤S14)。
在步骤S14中，首先，如图14所示，在存储器单元区域1A以及外围电路区域1B和1C中，在半导体衬底1的主表面1a之上形成绝缘膜23。绝缘膜23的形成在存储器单元区域1A中的部分称为绝缘膜23a；绝缘膜23的形成在外围电路区域1B中的部分称为绝缘膜 23b；而绝缘膜23的形成在外围电路区域1C中的部分称为绝缘膜23c。将绝缘膜23b形成在与绝缘膜23a相同的层处，并且将绝缘膜23c形成在与绝缘膜23a相同的层处。绝缘膜23b是用于MISFET QH(见稍后描述的图19)的栅极绝缘膜GIH(见稍后描述的图16)的绝缘膜。绝缘膜23c是用于MISFET QL(见稍后描述的图19)的栅极绝缘膜GIL(见稍后描述的图16)的绝缘膜。进一步地，在p型阱PW2 之上形成绝缘膜23b，并且在p型阱PW3之上形成绝缘膜23c。
在图14中示出的示例中，将绝缘膜23b与绝缘膜23a一体地形成。将绝缘膜23c与绝缘膜23a一体地形成。然而，可以将绝缘膜23b 与绝缘膜23a间隔开地形成。可以将绝缘膜23c与绝缘膜23a间隔开地形成。
如之前作为绝缘膜23b所描述的，作为绝缘膜23，可以使用氧化硅膜、氮化硅膜、或者氮氧化硅膜、或者高k膜(即，高介电常数膜)。可以用作绝缘膜23的材料的示例如之前作为绝缘膜23b所描述的。进一步地，绝缘膜23可以通过使用热氧化方法、溅射方法、ALD方法、CVD方法等来形成。
如之前所描述的，形成在外围电路区域1B中的MISFET QH(见稍后描述的图19)是高击穿电压MISFET。形成在外围电路区域1C 中的MISFET QL(见稍后描述的图19)是低击穿电压MISFET。因此，优选地，用于栅极绝缘膜GIH(见稍后描述的图16)的绝缘膜 23b的膜厚度TIb大于用于栅极绝缘膜GIL(见稍后描述的图16)的绝缘膜23c的膜厚度TIc。在这种情况下，绝缘膜23b由通过将p型阱PW2的上表面氧化而形成的绝缘膜和通过例如CVD方法而形成的绝缘膜的层合膜形成。并且，绝缘膜23c由通过将p型阱PW3的上表面氧化而形成的绝缘膜形成。使用这种方法，可以将绝缘膜23b的膜厚度TIb设置为大于绝缘膜23c的膜厚度TIc。
然后，在步骤S14中，如图14所示，在存储器单元区域1A以及外围电路区域1B和1C中，在绝缘膜23之上形成导电膜24。导电膜 24的形成在存储器单元区域1A中的部分称为导电膜24a；导电膜24 的形成在外围电路区域1B中的部分称为导电膜24b；而导电膜24的形成在外围电路区域1C中的部分称为导电膜24c。将导电膜24b形成在与导电膜24a相同的层处，并且将导电膜24c形成在与导电膜24a 相同的层处。导电膜24b是用于MISFET QH(见稍后描述的图19) 的栅极电极GEH(见稍后描述的图16)的导电膜。导电膜24c是用于MISFET QL(见稍后描述的图19)的栅极电极GEL(见稍后描述的图16)的导电膜。
在图14中示出的示例中，将导电膜24b与导电膜24a一体地形成。将导电膜24c与导电膜24a一体地形成。然而，可以将导电膜24b 与导电膜24a间隔开地形成。可以将导电膜24c与导电膜24a间隔开地形成。
优选地，导电膜24由多体晶硅膜(即，多晶硅膜)形成。这种导电膜24可以通过使用CVD方法等来形成。可以将导电膜24的膜厚度设置为足以覆盖绝缘膜23的厚度。可替代地，以下也是可能的：针对沉积，将导电膜24沉积为非晶硅膜；然后，通过随后的热处理，将该非晶硅膜转化为多体晶硅膜。
作为导电膜24，优选的是使用通过掺杂有n型杂质(诸如，磷(p) 或者砷(As))或者p型杂质(诸如，硼(B))而电阻率有所减小的膜。杂质可以在导电膜24的沉积期间或者沉积之后掺杂。在沉积导电膜24期间掺杂杂质的情况下，通过允许用于沉积导电膜24的气体包含掺杂气体，可以沉积掺杂有杂质的导电膜24。另一方面，在沉积硅膜之后掺杂杂质的情况下，在不故意掺杂杂质的情况下沉积硅膜之后，通过离子注入方法等对硅膜掺杂杂质。结果，可以形成掺杂有杂质的导电膜24。
可以将导电膜24c的膜厚度TEc设置为等于导电膜24b的膜厚度 TEb。可以将导电膜24b的膜厚度TEb和导电膜24c的膜厚度TEc中的每一个都设置为与控制栅极电极CG的膜厚度TG不同。
然后，如图15所示，在存储器单元区域1A中，去除导电膜24 (图5的步骤S15)。
在步骤S15中，首先，在存储器单元区域1A以及外围电路区域 1B和1C中，按照覆盖导电膜24的方式形成抗蚀剂膜(未示出)。然后，对抗蚀剂膜进行图案化曝光，之后显影。结果，抗蚀剂膜图被案化。由此，在存储器单元区域1A中去除了抗蚀剂膜，并且在外围电路区域1B和1C中保留了抗蚀剂膜。这导致形成了抗蚀剂图案，该抗蚀剂图案由保留在外围电路区域1B和1C中的这部分抗蚀剂膜形成。
然后，将抗蚀剂图案用作蚀刻掩膜，通过例如干法蚀刻，蚀刻并且去除导电膜24。结果，如图15所示，可以去除保留在存储器单元区域1A中的这部分绝缘膜24，即，导电膜24a。然后，去除保留在外围电路区域1B和1C中的这部分抗蚀剂膜，即，抗蚀剂图案。
顺便提及，在步骤S15中，如图15所示，当在存储器单元区域 1A中去除导电膜24时，可以在存储器单元区域1A中将绝缘膜23与导电膜24一起去除。
可替代地，在步骤S15中，当在存储器单元区域1A中去除导电膜24和绝缘膜23时，可以去除保留在存储器单元区域1A中的这部分绝缘膜22和绝缘膜21。而在当去除导电膜24和绝缘膜23时、去除保留在存储器单元区域1A中的这部分绝缘膜22和绝缘膜21的这种情况下，随后，在执行稍后描述的步骤S16的步骤之前，优选地，在存储器单元区域1A中再次形成与绝缘膜21和绝缘膜22对应的绝缘膜。
然后，如图16所示，在外围电路区域1B和1C中，将导电膜24 图案化(图5的步骤S16)。在步骤S16中，通过使用例如光刻技术和蚀刻，在外围电路区域1B和1C中，将导电膜24图案化。
首先，在半导体衬底1的整个主表面1a之上，形成抗蚀剂膜。然后，在外围电路区域1B的除了其中待形成栅极电极GEH的区域之外的区域中，形成有穿透抗蚀剂膜并且到达导电膜24的开口。在外围电路区域1C的除了其中待形成栅极电极GEL的区域之外的区域中，形成有穿透抗蚀剂膜并且到达导电膜24的开口。然后，形成有由包括形成在外围电路区域1B和1C中的开口的抗蚀剂膜形成的抗蚀剂图案。在该步骤中，使用抗蚀剂膜来覆盖：布置在外围电路区域 1B之中的其中待形成栅极电极GEH的区域中的这部分导电膜24b、以及布置在外围电路区域1C之中的其中待形成栅极电极GEL的区域中的这部分导电膜24c。并且使用抗蚀剂膜来覆盖保留在存储器单元区域1A中的这部分绝缘膜22。
然后，将抗蚀剂图案用作蚀刻掩膜，通过例如干法蚀刻，蚀刻并且从而图案化导电膜24。
结果，在外围电路区域1B中，形成有由导电膜24b形成的栅极电极GEH，并且形成有由在栅极电极GEH与半导体衬底1的p型阱 PW2之间的绝缘膜23b形成的栅极绝缘膜GIH。即，在外围电路区域 1B中，经由栅极绝缘膜GIH在半导体衬底1的p型阱PW2之上形成栅极电极GEH。
并且，在外围电路区域1C中，形成有由导电膜24c形成的栅极电极GEL，并且形成有由在栅极电极GEL与半导体衬底1的p型阱 PW3之间的绝缘膜23c形成的栅极绝缘膜GIL。即，在外围电路区域 1C中，经由栅极绝缘膜GIL在半导体衬底1的p型阱PW3之上形成栅极电极GEL。
另一方面，在存储器单元区域1A中，经由绝缘膜21和绝缘膜 22使用抗蚀剂图案来覆盖存储器栅极电极MG和控制栅极电极CG。为此，不对存储器栅极电极MG和控制栅极电极CG进行蚀刻。然后，去除抗蚀剂图案，即，抗蚀剂膜。
顺便提及，在外围电路区域1B中，可以通过进行步骤S16的干法蚀刻，或者通过在步骤S16的干法蚀刻之后进行湿法蚀刻，来去除未被栅极电极GEH覆盖的这部分绝缘膜23b。而在外围电路区域1C 中，可以通过进行步骤S16的干法蚀刻，或者通过在步骤S16的干法蚀刻之后进行湿法蚀刻，来去除未被栅极电极GEL覆盖的这部分绝缘膜23c。
如之前所描述的，当绝缘膜23b的膜厚度TIb(见图14)大于绝缘膜23c的膜厚度TIc(见图14)时，由绝缘膜23b形成的栅极绝缘膜GIH的膜厚度TIH大于由绝缘膜23c形成的栅极绝缘膜GIL的膜厚度TIL。结果，可以使栅极绝缘膜GIH充当高击穿电压MISFET QH (见稍后描述的图19)的栅极绝缘膜，并且可以使栅极绝缘膜GIL 充当低击穿电压MISFET QL(见稍后描述的图19)的栅极绝缘膜。
进一步地，如之前所描述的，可以将导电膜24c的膜厚度TEc(见图14)设置为等于导电膜24b的膜厚度TEb(见图14)。可以将导电膜24b的膜厚度TEb和导电膜24c的膜厚度TEc中的每一个都设置为与控制栅极电极CG的膜厚度TG不同。因此，可以将由导电膜 24c形成的栅极电极GEL的膜厚度TEL设置为等于由导电膜24b形成的栅极电极GEH的膜厚度TEH。可以将栅极电极GEH的膜厚度 TEH和栅极电极GEL的膜厚度TEL中的每一个都设置为与控制栅极电极CG的膜厚度TG不同。
然后，如图17所示，去除绝缘膜22和绝缘膜21(图5的步骤 S17)。
在步骤S17中，首先，在存储器单元区域1A中，经由绝缘膜21 和绝缘膜22，按照覆盖封盖绝缘膜CP2、控制栅极电极CG和存储器栅极电极MG的方式，形成抗蚀剂膜(未示出)。并且，按照在外围电路区域1B中覆盖栅极电极GEH并且在外围电路区域1C中覆盖栅极电极GEL的方式，来形成抗蚀剂膜(未示出)。
然后，对抗蚀剂膜进行图案化曝光，之后显影。结果，抗蚀剂膜被图案化。由此，在存储器单元区域1A中去除了抗蚀剂膜，并且在外围电路区域1B和1C中保留了抗蚀剂膜。这导致形成抗蚀剂图案，该抗蚀剂图案由保留在外围电路区域1B和1C中的这部分抗蚀剂膜形成。
然后，将抗蚀剂图案用作蚀刻掩膜，通过例如干法蚀刻，蚀刻并且去除绝缘膜22和绝缘膜21。结果，如图17所示，可以完全去除保留在存储器单元区域1A中的这部分绝缘膜22、和保留在存储器单元区域1A中的这部分绝缘膜21。然后，去除保留在外围电路区域1B和1C中的这部分抗蚀剂膜，即，抗蚀剂图案。
然后，如图18所示，通过使用离子注入方法等(图5的步骤S18) 来形成n-型半导体区域11a、11b、11c和11d。在步骤S18中，将控制栅极电极CG、存储器栅极电极MG、栅极电极GEH和栅极电极 GEL用作掩膜，将n型杂质(诸如，砷(As)或者磷(P))掺杂到半导体衬底1的p型阱PW1、PW2和PW3中。这导致形成n-型半导体区域11a、11b、11c和11d。
在该步骤中，在存储器单元区域1A中，将n-型半导体区域11a 形成为与存储器栅极电极MG的侧表面自对准。在存储器单元区域 1A中，将n-型半导体区域11b形成为与控制栅极电极CG的侧表面自对准。进一步地，在外围电路区域1B中，将n-型半导体区域11c 形成为与栅极电极GEH的侧表面自对准。在外围电路区域1C中将 n-型半导体区域11d形成为与栅极电极GEL的侧表面自对准。
在图18中示出的示例中，将用于使用离子注入方法形成n-型半导体区域11c的注入能量设置为大于用于通过离子注入方法形成n-型半导体区域11d的注入能量。结果，可以将n-型半导体区域11c的底表面的深度位置设置为比n-型半导体区域11d的底表面的深度位置更深。
顺便提及，n-型半导体区域11a、11b、11c和11d也可以通过相同的离子注入步骤来形成。
然后，如图19所示，在控制栅极电极CG的侧壁之上、在存储器栅极电极MG的侧壁之上、在栅极电极GEH的侧壁之上、以及在栅极电极GEL的侧壁之上，形成侧壁间隔件SW(图5的步骤S19)。
首先，在半导体衬底1的整个主表面1a之上，形成用于侧壁间隔件SW的绝缘膜。通过例如各向异性蚀刻，对形成的绝缘膜进行回蚀刻。按照这种方式，将绝缘膜选择性地保留在控制栅极电极CG的侧壁之上、在存储器栅极电极MG的侧壁之上、在栅极电极GEH的侧壁之上、以及在栅极电极GEL的侧壁之上，从而形成侧壁间隔件 SW。侧壁间隔件SW由绝缘膜诸如氧化硅膜、或者氮化硅膜、或者其层合膜形成。
然后，如图19所示，通过使用离子注入方法等，来形成n+型半导体区域12a、12b、12c和12d(图5的步骤S20)。在步骤S20中，将控制栅极电极CG、存储器栅极电极MG、栅极电极GEH、和栅极电极GEL、和在其相应的侧壁之上的侧壁间隔件SW用作掩膜，将n 型杂质(诸如，砷(As)或者磷(P))掺杂到半导体衬底1的p型阱PW1、PW2和PW3中。这导致形成n+型半导体区域12a、12b、12c 和12d。
在该步骤中，在存储器单元区域1A中，将n+型半导体区域12a 形成为与存储器栅极电极MG的侧壁之上的侧壁间隔件SW自对准。并且，在存储器单元区域1A中，将n+型半导体区域12b形成为与控制栅极电极CG的侧壁之上的侧壁间隔件SW自对准。进一步地，在外围电路区域1B中，将n+型半导体区域12c形成为与栅极电极GEH 的相对侧壁之上的侧壁间隔件SW自对准。在外围电路区域1C中，将n+型半导体区域12d形成为与栅极电极GEL的相对侧壁之上的侧壁间隔件SW自对准。结果，形成了LDD结构。
在本第一实施例中，将用于通过离子注入方法形成n+型半导体区域12c的注入能量设置为基本上等于用于通过离子注入方法形成n+型半导体区域12d的注入能量。结果，可以将每个n+型半导体区域 12c的底表面的深度位置设置为与每个n+型半导体区域12d的底表面的深度位置基本上相同。因此，可以将每个n+型半导体区域12c的底表面的深度位置设置为比每个n-型半导体区域11c的底表面的深度位置更浅，并且可以将每个n+型半导体区域12d的底表面的深度位置设置为比每个n-型半导体区域11d的底表面的深度位置更深。
顺便提及，n-型半导体区域12a、12b、12c和12d也可以通过互不相同的离子注入步骤来分别形成。
按照这种方式，n-型半导体区域11a和具有比其杂质浓度更高的杂质浓度的n+型半导体区域12a，形成用作存储器晶体管MT的源极区域的n型半导体区域MS。并且，n-型半导体区域11b和具有比其杂质浓度更高的杂质浓度的n+型半导体区域12b，形成用作控制晶体管CT的漏极区域的n型半导体区域MD。在平面图中，将半导体区域MS形成在位于跨存储器栅极电极MG与控制栅极电极CG相对的这部分p型阱PW1的上层部分中。在平面图中，将半导体区域MD 形成在位于跨控制栅极电极CG与存储器栅极电极MG相对的这部分 p型阱PW1的上层部分中。
然后，执行活化退火，该活化退火是用于将掺杂到n-型半导体区域11a、11b、11c和11d、n+型半导体区域12a、12b、12c和12d等中的杂质活化的热处理。
结果，如图19所示，在存储器单元区域1A中，形成有控制晶体管CT和存储器晶体管MT。控制晶体管CT和存储器晶体管MT形成作为非易失性存储器的存储器单元MC1。即，控制栅极电极CG、栅极绝缘膜GIt、存储器栅极电极MG和栅极绝缘膜GIm，形成作为非易失性存储器的存储器单元MC1。
进一步地，如图19所示，在外围电路区域1B中，形成有高击穿电压MISFET QH。在外围电路区域1C中，形成有低击穿电压MISFET QL。即，栅极电极GEH和栅极绝缘膜GIH形成高击穿电压MISFET QH，并且栅极电极GEL和栅极绝缘膜GIL形成低击穿电压MISFET QL。
然后，如图20所示，形成金属硅化物层13、绝缘膜14和层间绝缘膜15(图5的步骤S21)。
在步骤S21中，首先，如图20所示，形成金属硅化物层13。在半导体衬底1的整个主表面1a之上，按照覆盖封盖绝缘膜CP2、栅极绝缘膜GIm、存储器栅极电极MG、栅极电极GEH和GEL、和侧壁间隔件SW的方式，来形成金属膜。金属膜由例如钴(Co)膜、镍 (Ni)膜、或者镍铂合金膜形成，并且可以通过使用溅射方法等而形成。然后，对半导体衬底1进行热处理。结果，使n+型半导体区域 12a、12b、12c和12d的相应的上层部分与金属膜反应。这使得在n+型半导体区域12a、12b、12c和12d中的每一个之上，都形成金属硅化物层13。
可以将金属硅化物层13设置为例如硅化钴层、硅化镍层、或者铂掺杂的硅化镍层。然后，去除未反应的金属膜。通过执行这种所谓的自对准硅化物工艺，可以在如图20所示的n+型半导体区域12a、12b、12c和12d中的每一个之上，都形成金属硅化物层13。顺便提及，金属硅化物层13可以也形成在存储器栅极电极MG之上、在栅极电极GEH之上、以及在栅极电极GEL之上。
然后，在步骤S21中，如图20所示，形成绝缘膜14。绝缘膜14 按照覆盖封盖绝缘膜CP2、栅极绝缘膜GIm、存储器栅极电极MG、栅极电极GEH和GEL、和侧壁间隔件SW的方式来形成。绝缘膜14 由例如氮化硅膜形成。可以通过例如CVD方法来形成绝缘膜14。
然后，在步骤S21中，如图20所示，在绝缘膜14之上形成层间绝缘膜15。层间绝缘膜15由氧化硅膜的单个膜、氮化硅膜和氧化硅膜的层合膜等形成。在通过例如CVD方法形成层间绝缘膜15之后，将层间绝缘膜15的顶表面平面化。
然后，如图1所示，形成有穿透层间绝缘膜15的塞PG(图5的步骤S22)。首先，将通过使用光刻技术形成在层间绝缘膜15之上的抗蚀剂图案(未示出)用作蚀刻掩膜，对层间绝缘膜15进行干法蚀刻。结果，在层间绝缘膜15中形成了接触孔CNT。然后，在每个接触孔CNT中，形成有作为导体部分的由钨(W)等形成的导电塞PG。
为了形成塞PG，例如，在包括接触孔CNT的内部的层间绝缘膜 15之上，形成有阻挡导体膜，该阻挡导体膜由例如钛(Ti)膜、氮化钛(TiN)膜、或者其层合膜形成。然后，在阻挡导体膜之上，按照填充接触孔CNT的方式形成由钨(W)膜等形成的主导体膜。通过 CMP(化学机械抛光)方法、回蚀刻方法等，去除主导体膜和阻挡导体膜的在层间绝缘膜15之上的不必要的部分。结果，可以形成塞PG。顺便提及，为了简化附图，将形成塞PG的阻挡导体膜和主导体膜一体地示出。
接触孔CNT和嵌入在其中的塞PG，形成在n+型半导体区域12a、 12b、12c和12d之上、在控制栅极电极CG之上、在存储器栅极电极 MG之上、在栅极电极GEH之上、在栅极电极GEL之上等。在每个接触孔CNT的底部处，例如，使金属硅化物层13的在n+型半导体区域12a、12b、12c和12d中的每一个的表面之上的部分、金属硅化物层13的在控制栅极电极CG的表面之上的部分、或者金属硅化物层 13的在存储器栅极电极MG的表面之上的部分暴露出来。可替代地，在每个接触孔CNT的底部处，例如，使金属硅化物层13的在栅极电极GEH之上的部分或者金属硅化物层13的在栅极电极GEL之上的部分暴露出来。
顺便提及，图1示出了其中金属硅化物层13的在n+型半导体区域12b、12c和12d中的每一个之上的部分暴露在接触孔CNT的底部处并且与填充接触孔CNT的塞PG电耦合的截面。
按照到目前为止的方式，制造参照图1描述的本第一实施例的半导体器件。顺便提及，在包括嵌入在其中的塞PG的层间绝缘膜15 之上，可以使用例如大马士革技术来形成包括例如铜(Cu)作为主导电膜的接线，但是此处省略了对其的说明。
<关于形成在外围电路区域中的MISFET的特性变化>
然后，将通过与对比示例的半导体器件的制造方法进行比较，来对形成在外围电路区域中的MISFET的特性变化进行描述。图21是对比示例的半导体器件在一个制造步骤期间的基本部分截面图。
利用用于制造对比示例的半导体器件的方法，按照与用于制造第一实施例的半导体器件的方法相同的方式，执行与图4的步骤S1和步骤S2对应的步骤。然后，利用用于制造对比示例的半导体器件的方法，作为与制造第一实施例的半导体器件的步骤的不同之处，在与图4的步骤S3对应的步骤中，在外围电路区域1B中，在有源区域 AR2中形成p型阱PW2，并且在外围电路区域1C中，在有源区域 AR3中形成p型阱PW3。
然后，利用用于制造对比示例的半导体器件的方法，执行与图4 的步骤S4至步骤S8对应的步骤。结果，如图21所示，形成了作为 ONO膜的绝缘膜8、和导电膜9。
然而，当形成作为ONO膜的绝缘膜8时，如之前所描述的，执行在例如大约1025℃下的高温处理。因此，在对比示例中，在形成绝缘膜8之前，在外围电路区域1C中已经形成了作为半导体区域的 p型阱PW3。为此，掺杂到p型阱PW3中用于形成绝缘膜8的n型杂质在高温下扩散。这导致在p型阱PW3中的杂质浓度分布发生变化。因此，形成在外围电路区域1C等中的MISFET QL的阈值电压改变。这可以改进具有非易失性存储器的半导体器件的性能。
<本实施例的特征和效果>
另一方面，利用用于制造本第一实施例的半导体器件的方法，在存储器单元区域1A中，在半导体衬底1的主表面1a之上，形成有由导电膜4a形成的控制栅极电极CG。然后，按照覆盖控制栅极电极 CG的方式，形成作为ONO膜的绝缘膜8、和导电膜9。由此，对导电膜9进行回蚀刻。结果，将导电膜9经由绝缘膜8保留在控制栅极电极CG的侧壁之上，以形成存储器栅极电极MG。然后，在外围电路区域1C中，在半导体衬底1的主表面1a中形成p型阱PW3。在p型阱PW3之上，形成导电膜24。然后，形成由导电膜24形成的栅极电极GEL。
在形成作为ONO膜的绝缘膜8的步骤中，如之前所描述的，执行在例如大约1025℃下的高温处理。因此，根据本第一实施例，在形成绝缘膜8之后，形成p型阱PW3。为此，当形成绝缘膜8时，可以防止掺杂到p型阱PW3中的n型杂质在高温下扩散。然后，可以防止在p型阱PW3中的杂质的浓度分布发生改变。因此，可以防止或者抑制形成在外围电路区域1C等中的MISFET QL的阈值电压的变化。这可以改进具有非易失性存储器的半导体器件的性能。
顺便提及，在本第一实施例中，已经以如下情况为例给出了说明：在形成存储器栅极电极MG之后形成p型阱PW3的情况下，形成p 型阱PW2；而在p型阱PW3之上形成栅极电极GEL的情况下，在p 型阱PW2之上形成栅极电极GEH。然而，也可以采用以下方案：在形成存储器栅极电极MG之后并且在形成p型阱PW3之前，形成p 型阱PW2；以及在p型阱PW2之上，形成栅极电极GEH。
第二实施例
利用用于制造第一实施例的半导体器件的方法，在高电压型MIS 区域和低电压型MIS区域两者中，在形成作为ONO膜的绝缘膜之后，形成p型阱。与之形成对照，利用用于制造第二实施例的半导体器件的方法，在低电压型MIS区域中，在形成作为ONO膜的绝缘膜之后，形成p型阱。然而，在高电压型MIS区域中，在形成作为ONO膜的绝缘膜之前，形成p型阱。
<半导体器件的结构>
首先，将参照附图对本第二实施例的半导体器件的结构进行描述。图22是第二实施例的半导体器件的基本部分截面图。
同样在本第二实施例中，如在第一实施例中，半导体器件具有作为半导体衬底1的主表面1a的一些区域的存储器单元区域1A和外围电路区域1B和1C。在存储器单元区域1A中，形成有存储器单元 MC1。在外围电路区域1B中，形成有MISFET QH。在外围电路区域 1C中，形成有MISFET QL。
同样在本第二实施例中，如在第一实施例中，外围电路区域1B 是高电压型MIS区域，并且外围电路区域1C是低电压型MIS区域。因此，形成在外围电路区域1B中的MISFET QH是高击穿电压 MISFET，并且形成在外围电路区域1C中的MISFET QL是低击穿电压MISFET。
在本第二实施例中，如在第一实施例中，存储器单元MC1具有： n型半导体区域MS、n型半导体区域MD、控制栅极电极CG和存储器栅极电极MG。进一步地，存储器单元MC1具有：栅极绝缘膜GIt，其形成在控制栅极电极CG与半导体衬底1之间；以及栅极绝缘膜 GIm，其形成在存储器栅极电极MG与半导体衬底1之间、以及在存储器栅极电极MG与控制栅极电极CG之间。
在本第二实施例中，如稍后描述的，可以将控制栅极电极CG的膜厚度TG设置为大于栅极电极GEL的膜厚度TEL。因此，在本第二实施例中，作为与第一实施例的不同之处，可以将控制栅极电极 CG的膜厚度TG设置为等于存储器栅极电极MG的高度。为此，在控制栅极电极CG之上，不要求经由封盖绝缘膜CP1(见图1)形成封盖绝缘膜CP2(见图1)。
顺便提及，金属硅化物层13在控制栅极电极CG之上形成的情况下，可以将控制栅极电极CG的膜厚度TG定义为，从控制栅极电极 CG的底表面至形成在控制栅极电极CG之上的金属硅化物层13的顶表面的距离。
进一步地，同样在本第二实施例中，如在第一实施例中，高击穿电压MISFET QH具有由n-型半导体区域11c和n+型半导体区域12c、形成在p型阱PW2之上的栅极绝缘膜GIH、以及形成在栅极绝缘膜 GIH之上的栅极电极GEH形成的半导体区域。
另一方面，在本第二实施例中，作为与第一实施例的不同之处，栅极电极GEH由导电膜4b形成。作为导电膜4b，可以使用形成在与被包括在存储器单元MC1的控制栅极电极CG中的导电膜4a相同的层处的导电膜。为此，可以将栅极电极GEH的膜厚度TEH设置为等于控制栅极电极CG的膜厚度TG。
顺便提及，在金属硅化物层13形成在栅极电极GEH之上的情况下，可以将栅极电极GEH的膜厚度TEH定义为从栅极电极GEH的底表面至形成在栅极电极GEH之上的金属硅化物层13的顶表面的距离。
进一步地，同样在本第二实施例中，如在第一实施例中，低击穿电压MISFET QL具有由n-型半导体区域11d和n+型半导体区域12d、形成在p型阱PW3之上的栅极绝缘膜GIL、以及形成在栅极绝缘膜 GIL之上的栅极电极GEL形成的半导体区域。
在本第二实施例中，如在第一实施例中，栅极电极GEL由导电膜24c形成。导电膜24c由硅形成，并且由例如n型多晶硅膜形成，该n型多晶硅膜是掺杂有n型杂质的多晶体硅膜。具体地，栅极电极 GEL由图案化的导电膜24c形成。作为导电膜24c，可以使用与被包括在存储器单元MC1的控制栅极电极CG中的导电膜4a和被包括在 MISFET QH的栅极电极GEH中的导电膜4b两者不同的导电膜。为此，可以将栅极电极GEL的膜厚度TEL设置为与栅极电极GEH的膜厚度TEH不同。
顺便提及，在金属硅化物层13形成在栅极电极GEL之上的情况下，可以将栅极电极GEL的膜厚度TEL定义为从栅极电极GEL的底表面至形成在栅极电极GEL之上的金属硅化物层13的顶表面的距离。
同样在本第二实施例中，如在第一实施例中，高击穿电压MISFET QH的栅极长度大于低击穿电压MISFET QL的栅极长度。并且，高击穿电压MISFET QH的驱动电压高于低击穿电压MISFET QL的驱动电压。高击穿电压MISFET QH的击穿电压高于低击穿电压MISFET QL的击穿电压。
优选地，栅极绝缘膜GIH的膜厚度TIH大于栅极绝缘膜GIL的膜厚度TIL。结果，可以将高击穿电压MISFET QH的驱动电压设置为高于低击穿电压MISFET QL的驱动电压。
可替代地，优选地，在p型阱PW2中的p型杂质浓度低于在p 型阱PW3中的p型杂质浓度。结果，可以将高击穿电压MISFET QH 的驱动电压设置为高于低击穿电压MISFET QL的驱动电压。
可替代地，优选地，栅极电极GEL的膜厚度TEL小于栅极电极 GEH的膜厚度TEH。即，栅极电极GEL的膜厚度TEL小于控制栅极电极CG的膜厚度TG。结果，甚至在低击穿电压MISFET QL的栅极长度小于高击穿电压MISFET QH的栅极长度的情况下，也可以形成形状精确的栅极电极GEL。可替代地，甚至在外围电路区域1C中在相邻的两个栅极电极GEL之间的距离较小的情况下，也可以容易地用层间绝缘膜15经由绝缘膜14填充在相邻的两个栅极电极GEL之间的空间。
顺便提及，可以将n-型半导体区域11c的底表面的深度位置设置为比n-型半导体区域11d的底表面的深度位置更深。可以将N+型半导体区域12c的底表面的深度位置设置为与n+型半导体区域12d的底表面的深度位置基本上相同。在该步骤中，在高击穿电压MISFETQH 中，N+型半导体区域12c的底表面的深度位置比n-型半导体区域11c 的底表面的深度位置更浅。另一方面，在低击穿电压MISFET QL中， n+型半导体区域12d的底表面的深度位置比n-型半导体区域11d的底表面的深度位置更深。
同样在本第二实施例中，可以将形成在存储器单元区域1A中的存储器单元MC1的操作设置为与在第一实施例中形成在存储器单元区域1A中的存储器单元MC1的操作相同。
<半导体器件的制造步骤>
图23和图24中的每一个都是示出了第二实施例的半导体器件的制造步骤中的一些制造步骤的工艺流程图。图25至图38中的每一个都是第二实施例的半导体器件在一个制造步骤期间的基本部分截面图。在图25至图38中的每一个截面图中，示出了存储器单元区域1A 和外围电路区域1B和1C的基本部分截面图。此处，示出了其中在存储器单元区域1A中形成存储器单元MC1、在外围电路区域1B中形成MISFET QH、以及在外围电路区域1C中形成MISFET QL的方式。
在本第二实施例中，按照与在第一实施例中相同的方式中，在执行与图6的步骤S1和步骤S2相同的步骤(图23的步骤S31和步骤 S32)之后，如图25所示，在存储器单元区域1A中，在有源区域AR1 中形成p型阱PW1(图23的步骤S33)。
然而，在本第二实施例中，作为与第一实施例的不同之处，当形成p型阱PW1时，在外围电路区域1B中，在有源区域AR2中形成p 型阱PW2。可以按照与图4的步骤S3相同的方式来执行p型阱PW1 的形成步骤。可以按照与图5的步骤S13相同的方式来执行p型阱 PW2的形成步骤。
优选地，在p型阱PW2中的p型杂质浓度低于在p型阱PW3(见稍后描述的图31)中的p型杂质浓度。结果，可以将高击穿电压 MISFET QH(见稍后描述的图37)的驱动电压设置为高于低击穿电压MISFET QL(见稍后描述的图37)的驱动电压。
然后，如图25所示，在半导体衬底1的整个主表面1a之上，形成绝缘膜3和导电膜4(图23的步骤S34)。
在步骤S34中，首先，如图25所示，在存储器单元区域1A和外围电路区域1B和1C中，在半导体衬底1的主表面1a之上，形成绝缘膜3。绝缘膜3的形成在存储器单元区域1A中的部分称为绝缘膜 3a；绝缘膜3的形成在外围电路区域1B中的部分称为绝缘膜3b；而绝缘膜3的形成在外围电路区域1C中的部分称为绝缘膜3c。将绝缘膜3b形成在与绝缘膜3a相同的层处，并且将绝缘膜3c形成在与绝缘膜3a相同的层处。绝缘膜3a是用于存储器单元MC1(见稍后描述的图37)的栅极绝缘膜GIt(见稍后描述的图26)的绝缘膜。绝缘膜 3b是用于MISFETQH(见稍后描述的图37)的栅极绝缘膜GIH(见稍后描述的图26)的绝缘膜。并且，在p型阱PW1之上形成绝缘膜 3a，并且在p型阱PW2之上形成绝缘膜3b。
在图25中示出的示例中，将绝缘膜3b与绝缘膜3a一体地形成，并且将绝缘膜3c与绝缘膜3a一体地形成。然而，可以将绝缘膜3b 与绝缘膜3a间隔开地形成，并且可以将绝缘膜3c与绝缘膜3a间隔开地形成。
如在第一实施例中，作为绝缘膜3，可以使用氧化硅膜、氮化硅膜、或者氮氧化硅膜、或者高k膜(即，高介电常数膜)。可以用作绝缘膜3的材料的示例如之前在第一实施例中所描述的。进一步地，可以通过使用热氧化方法、溅射方法、ALD方法、CVD方法等，来形成绝缘膜3。
如之前所描述的，形成在外围电路区域1B中的MISFET QH(见稍后描述的图37)是高击穿电压MISFET。因此，优选地，用于栅极绝缘膜GIH(见稍后描述的图26)的绝缘膜3b的膜厚度TIb大于用于栅极绝缘膜GIL(见稍后描述的图34)的绝缘膜23c的膜厚度TIc (见稍后描述的图32)。绝缘膜3b可以由层合膜形成，该层合膜由通过将p型阱PW2的顶表面氧化而形成的绝缘膜和通过例如CVD方法而形成的绝缘膜形成。利用这种方法，可以将绝缘膜3b的膜厚度 TIb设置为大于绝缘膜23c的膜厚度TIc。
顺便提及，在图25中示出的示例中，绝缘膜3c的膜厚度等于绝缘膜3b的膜厚度TIb。然而，可以将绝缘膜3c的膜厚度设置为小于绝缘膜3b的膜厚度TIb。然而，如图25所示，可以将绝缘膜3a的膜厚度设置为小于绝缘膜3b的膜厚度TIb。
然后，在步骤S34中，如图25所示，在存储器单元区域1A和外围电路区域1B和1C中，在绝缘膜3之上，形成导电膜4。导电膜4 的形成在存储器单元区域1A中的部分称为导电膜4a；导电膜4的形成在外围电路区域1B中的部分称为导电膜4b；而导电膜4的形成在外围电路区域1C中的部分称为导电膜4c。将导电膜4b形成在与导电膜4a相同的层处，并且将导电膜4c形成在与导电膜4a相同的层处。导电膜4a是用于存储器单元MC1(见稍后描述的图37)的控制栅极电极CG(见稍后描述的图26)的导电膜。导电膜4b是用于高击穿电压MISFET QH(见稍后描述的图37)的栅极电极GEH(见稍后描述的图26)的导电膜。
在图25中示出的示例中，将导电膜4b与导电膜4a一体地形成，并且将导电膜4c与导电膜4a一体地形成。然而，可以将导电膜4b 与导电膜4a间隔开地形成，并且可以将导电膜4c与导电膜4a间隔开地形成。
可以按照与在图4的步骤S4中形成导电膜4的步骤相同的方式，来执行导电膜4的形成步骤。然而，可以将导电膜4b的膜厚度TEb 设置为等于导电膜4a的膜厚度TEa。
然后，如图26所示，将导电膜4图案化(图23的步骤S35)。在步骤S35中，通过使用例如光刻技术和蚀刻，将导电膜4图案化。
按照与在图4的步骤S6中的步骤相同的方式，将抗蚀剂图案用作蚀刻掩膜，通过例如干法蚀刻，蚀刻并且从而图案化导电膜4。结果，在存储器单元区域1A中，形成有由导电膜4a形成的控制电极 CG，并且形成有由在控制栅极电极CG与半导体衬底1的p型阱PW1 之间的绝缘膜3a形成的栅极绝缘膜GIt。即，经由在存储器单元区域 1A中的栅极绝缘膜GIt，在半导体衬底1的p型阱PW1之上形成控制栅极电极CG。
然而，在外围电路区域1B中，形成有由导电膜4b形成的栅极电极GEH，并且形成有由在栅极电极GEH与半导体衬底1的p型阱PW2 之间的绝缘膜3b形成的栅极绝缘膜GIH。另一方面，在外围电路区域1C中，保留导电膜4，即，导电膜4c。
顺便提及，在存储器单元区域1A中，可以通过进行步骤S35的干法蚀刻，或者通过在步骤S35的干法蚀刻之后进行湿法蚀刻，来去除未被控制栅极电极CG覆盖的这部分绝缘膜3a。然后，在未形成有控制栅极电极CG的这部分存储器单元区域1A中，使半导体衬底1 的p型阱PW1暴露出来。
同时，在外围电路区域1B中，可以通过进行步骤S35的干法蚀刻，或者通过在步骤S35的干法蚀刻之后进行湿法蚀刻，来去除未被栅极电极GEH覆盖的这部分绝缘膜3b。然后，在未形成有栅极电极 GEH的这部分外围电路区域1B中，使半导体衬底1的p型阱PW2 暴露出来。
顺便提及，虽然未示出，但是在步骤S35中，在形成控制栅极电极CG之后，将控制栅极电极CG用作掩膜，可以通过离子注入方法对p型阱PW1掺杂n型杂质。
如之前所描述的，当导电膜4b的膜厚度TEb(见图25)等于导电膜4a的膜厚度TEa(见图25)时，由导电膜4b形成的栅极电极 GEH的膜厚度TEH等于由导电膜4a形成的控制栅极电极CG的膜厚度TG。进一步地，由具有膜厚度TIb的绝缘膜3b形成的栅极绝缘膜 GIH的膜厚度称为膜厚度TIH。
顺便提及，图26示出了如下示例：在图案化导电膜4a的同时，图案化导电膜4b，并且在形成控制栅极电极CG的同时，形成栅极电极GEH。然而，也可以单独地将导电膜4a和导电膜4b图案化，并且也可以单独地形成控制栅极电极CG和栅极电极GEH。
然后，如图27所示，形成有绝缘膜8和导电膜9(图23的步骤 S36)。
在步骤S36中，首先，在存储器单元区域1A和外围电路区域1B 和1C中，在半导体衬底1的主表面1a之上，形成有用于存储器晶体管MT(见稍后描述的图37)的栅极绝缘膜GIm(见稍后描述的图29) 的绝缘膜8。可以按照与在图4的步骤S8中形成导电膜8的步骤相同的方式，来执行导电膜8的形成步骤。
在该步骤中，在存储器单元区域1A中，在半导体衬底1的主表面1a的暴露部分和控制栅极电极CG的顶表面和侧表面处，形成绝缘膜8。在外围电路区域1B中，在半导体衬底1的主表面1a的暴露部分和栅极电极GEH的顶表面和侧表面处，形成绝缘膜8。进一步地，在保留在外围电路区域1C中的这部分导电膜4处，即，在导电膜4c 的顶表面和侧表面处，形成绝缘膜8。即，绝缘膜8按照覆盖半导体衬底1的主表面1a、控制栅极电极CG的表面、栅极电极GEH的表面、和保留在外围电路区域1C中的这部分导电膜4的表面的方式来形成。
然后，在步骤S36中，在存储器单元区域1A和外围电路区域1B 和1C中，在绝缘膜8之上，形成导电膜9。可以按照与在图4的步骤S8中去除导电膜9的步骤相同的方式，来执行导电膜9的形成步骤。
然后，执行与图4的步骤S9相同的步骤。由此，如图28所示，通过各向异性蚀刻技术，对导电膜9进行回蚀刻，从而形成存储器栅极电极MG(图23的步骤S37)。
结果，如图28所示，在存储器单元区域1A中，形成有存储器栅极电极MG，该存储器栅极电极MG由导电膜9形成，该导电膜9经由绝缘膜8按照侧壁间隔件的形状，在控制栅极电极CG的相对的侧的侧壁之中，保留在控制栅极电极CG的在第一侧(即，存储器栅极电极MG布置为在其处与控制栅极电极CG相邻的侧)的侧壁之上。然而，形成间隔件SP1，该间隔件SP1由导电膜9形成，该导电膜9 经由绝缘膜8按照侧壁间隔件的形状，在控制栅极电极CG的相对的侧的侧壁之中，保留在控制栅极电极CG的与第一侧(即，存储器栅极电极MG布置为在其处与控制栅极电极CG相邻的侧)相对的侧壁之上。
顺便提及，也在栅极电极GEH的侧壁之上，形成间隔件SP1，该间隔件SP1由经由绝缘膜8按照侧壁间隔件的形状保留的导电膜9 形成。同时，也在保留在外围电路区域1C的这部分导电膜4(即，导电膜4c)的侧表面之上，形成间隔件SP1，该间隔件SP1由经由绝缘膜8按照侧壁间隔件的形状保留的导电膜9形成。
然后，执行与图4的步骤S10相同的步骤，从而去除如图29所示的间隔件SP1和绝缘膜8(图23的步骤S38)。在该步骤中，在存储器单元区域1A中，形成有栅极绝缘膜GIm，该栅极绝缘膜GIm由保留在存储器栅极电极MG与p型阱PW1之间的这部分绝缘膜8以及保留在存储器栅极电极MG与控制栅极电极CG之间的这部分绝缘膜8形成。
然后，如图30所示，形成绝缘膜21和绝缘膜22(图23的步骤 S39)。
在步骤S39中，首先，在存储器单元区域1A和外围电路区域1B 和1C中，在半导体衬底1的主表面1a之上，形成绝缘膜21。可以按照与在图4的步骤S11中形成绝缘膜21的步骤相同的方式，来执行绝缘膜21的形成步骤。
在该步骤中，绝缘膜21按照如下方式形成：覆盖半导体衬底1 的主表面1a的暴露部分、控制栅极电极CG、和在存储器单元区域 1A中的存储器栅极电极MG，并且覆盖半导体衬底1的主表面1a的暴露部分和在外围电路区域1B中的栅极电极GEH。进一步地，按照覆盖保留在外围电路区域1C中的这部分导电膜4(即，导电膜4c) 的方式，形成绝缘膜21。
然后，在步骤S39中，在存储器单元区域1A和外围电路区域1B 和1C中，在绝缘膜21之上，形成绝缘膜22。可以按照与在图4的步骤S11中形成绝缘膜22的步骤相同的方式，来执行绝缘膜22的形成步骤。
然后，执行与图5的步骤S12相同的步骤。结果，如图31所示，在外围电路区域1C中，去除绝缘膜22、绝缘膜21和导电膜4(图 24的步骤S40)。
同样在本第二实施例中，如在第一实施例中，执行步骤S39和步骤S40，从而将绝缘膜21和绝缘膜22保留在存储器单元区域1A中。结果，可以防止或者抑制以下情况：例如，在继步骤S40之后的步骤 (步骤S41至步骤S44)中，当形成绝缘膜23等时，将位于与控制栅极电极CG或者存储器栅极电极MG相邻的这部分p型阱PW1的上层部分氧化，导致形成栅极鸟嘴。
可替代地，可以防止或者抑制以下情况：例如，在继步骤S40之后的步骤(步骤S41至步骤S44)中，当形成绝缘膜23等时，将控制栅极电极CG或者存储器栅极电极MG的表面氧化，导致例如栅极长度发生变化。因此，可以防止或者抑制非易失性存储器的特性的劣化。这可以改进具有非易失性存储器的半导体器件的性能。
进一步地，在本第二实施例中，执行步骤S39和步骤S40，从而将绝缘膜21和绝缘膜22保留在外围电路区域1B中。结果，可以防止或者抑制以下情况：在继步骤S40之后的步骤(步骤S41至步骤 S44)中，例如，当形成绝缘膜23时，或类似时候，将位于与栅极电极GEH相邻的这部分p型阱PW2的上层部分氧化，导致形成栅极鸟嘴。
在第一实施例中，如图14所示，在形成控制栅极电极CG和存储器栅极电极MG之后，形成用于栅极绝缘膜GIH的绝缘膜23b。进一步地，用于栅极绝缘膜GIH的绝缘膜23b的膜厚度TIb大于用于栅极绝缘膜GIL的绝缘膜23c的膜厚度TIc。因此，在第一实施例中，当形成用于栅极绝缘膜GIH的绝缘膜23b时，可以将位于与控制栅极电极CG或者存储器栅极电极MG相邻的这部分p型阱PW1的上层部分氧化，导致形成栅极鸟嘴。可替代地，当形成用于栅极绝缘膜GIH 的绝缘膜23b时，可以将控制栅极电极CG或者存储器栅极电极MG 的表面氧化，导致例如栅极长度发生变化。
另一方面，在本第二实施例中，在形成用于栅极绝缘膜GIH的绝缘膜3b之后，形成控制栅极电极CG和存储器栅极电极MG。因此，可以防止或者抑制以下情况：当形成用于栅极绝缘膜GIH的绝缘膜 3b时，将控制栅极电极CG或者存储器栅极电极MG的表面氧化，导致例如栅极长度发生变化。因此，可以防止或者抑制非易失性存储器的特性的劣化。这可以改进具有非易失性存储器的半导体器件的性能。
顺便提及，例如，可以在步骤S35之后并且在步骤S40之前的任何时间处，执行在步骤S40中的去除导电膜4c的步骤。然而，在步骤S40中(即，紧接在稍后描述的步骤S41之前)，去除导电膜4c。结果，可以保护形成有p型阱PW3(见稍后描述的图31)的这部分半导体衬底1的主表面1a。
然后，如图31所示，在外围电路区域1C中，在有源区域AR3 中形成p型阱PW3(图24的步骤S41)。可以通过离子注入方法等将p型杂质(诸如，硼(B))掺杂到半导体衬底1中，来按照与p 型阱PW1和p型阱PW2相同的方式而形成p型阱PW3。p型阱PW3 形成为距离半导体衬底1的主表面1a规定深度处。
如之前所描述的，优选地，在p型阱PW3中的p型杂质浓度高于在p型阱PW2中的p型杂质浓度。结果，可以将高击穿电压MISFET QH(见稍后描述的图37)的驱动电压设置为高于低击穿电压MISFET QL(见稍后描述的图37)的驱动电压。
然后，例如，通过使用氢氟酸(HF)水溶液进行湿法蚀刻，来去除在半导体衬底1的表面处的自然氧化物膜。由此，清洁半导体衬底 1的表面，并且从而使半导体衬底1的表面洁净。结果，暴露出了在外围电路区域1C中，使半导体衬底1的表面，即，p型阱PW3的表面。
然后，如图32所示，在半导体衬底1的整个主表面1a之上，形成绝缘膜23和导电膜24(图24的步骤S42)。
在步骤S42中，首先，如图32所示，在存储器单元区域1A和外围电路区域1B和1C中，在半导体衬底1的主表面1a之上形成绝缘膜23。绝缘膜23的形成在存储器单元区域1A中的部分称为绝缘膜 23a；绝缘膜23的形成在外围电路区域1B中的部分称为绝缘膜23b；而绝缘膜23的形成在外围电路区域1C中的部分称为绝缘膜23c。将绝缘膜23b形成在与绝缘膜23a相同的层处，并且将绝缘膜23c形成在与绝缘膜23a相同的层处。绝缘膜23c是用于MISFETQL(见稍后描述的图37)的栅极绝缘膜GIL(见稍后描述的图34)的绝缘膜。进一步地，在p型阱PW3之上形成绝缘膜23c。
在图32中示出的示例中，将绝缘膜23b与绝缘膜23a一体地形成。将绝缘膜23c与绝缘膜23a一体地形成。然而，可以将绝缘膜23b 与绝缘膜23a间隔开地形成。可以将绝缘膜23c与绝缘膜23a间隔开地形成。
可以按照与在图5的步骤S14中形成绝缘膜23的步骤相同的方式，来执行绝缘膜23的形成步骤。
如之前所描述的，形成在外围电路区域1B中的MISFET QH(见稍后描述的图37)是高击穿电压MISFET。形成在外围电路区域1C 中的MISFET QL(见稍后描述的图37)是低击穿电压MISFET。因此，优选地，用于栅极绝缘膜GIL(将稍后描述的图34)的绝缘膜 23c的膜厚度TIc小于栅极绝缘膜GIH的膜厚度TIH。
然后，在步骤S42中，如图32所示，在存储器单元区域1A和外围电路区域1B和1C中，在绝缘膜23之上形成导电膜24。导电膜 24的形成在存储器单元区域1A中的部分称为导电膜24a；导电膜24 的形成在外围电路区域1B中的部分称为导电膜24b；而导电膜24的形成在外围电路区域1C中的部分称为导电膜24c。将导电膜24b形成在与导电膜24a相同的层处，并且将导电膜24c形成在与导电膜24a 相同的层处。导电膜24c是用于MISFET QL(见稍后描述的图37) 的栅极电极GEL(见稍后描述的图34)的导电膜。
在图32中示出的示例中，将导电膜24b与导电膜24a一体地形成，并且将导电膜24c与导电膜24a一体地形成。然而，可以将导电膜24b与导电膜24a间隔开地形成，并且可以将导电膜24c与导电膜 24a间隔开地形成。
可以按照与在图5的步骤S14中形成导电膜24的步骤相同的方式，来执行导电膜24的形成步骤。
可以将导电膜24c的膜厚度TEc设置为小于栅极电极GEH的膜厚度TEH。结果，甚至在低击穿电压MISFET QL(见稍后描述的图 37)的栅极长度小于高击穿电压MISFET QH(见稍后描述的图37) 的栅极长度的情况下，也可以形成形状精确的栅极电极GEL。可替代地，甚至在外围电路区域1C中在相邻的两个栅极电极GEL之间的距离较小的情况下，在稍后描述的步骤S49中，也可以容易地用层间绝缘膜15经由绝缘膜14填充在相邻的两个栅极电极GEL之间的空间。
然后，如图33所示，在存储器单元区域1A和外围电路区域1B 中，去除导电膜24(图5的步骤S43)。
在步骤S43中，首先，在存储器单元区域1A和外围电路区域1B 和1C中，按照覆盖导电膜24的方式形成抗蚀剂膜(未示出)。然后，对抗蚀剂膜进行图案化曝光，之后显影。结果，抗蚀剂膜被图案化。由此，在存储器单元区域1A和外围电路区域1B中去除了抗蚀剂膜，并且在外围电路区域1C中保留了抗蚀剂膜。这导致形成抗蚀剂图案，该抗蚀剂图案由保留在外围电路区域1C中的这部分抗蚀剂膜形成。
然后，将抗蚀剂图案用作蚀刻掩膜，通过例如干法蚀刻，蚀刻并且去除绝缘膜24。结果，如图33所示，可以去除布置在存储器单元区域1A中的这部分导电膜24(即，导电膜24a)和布置在外围电路区域1B中的这部分导电膜24(即，导电膜24b)。顺便提及，在存储器单元区域1A和外围电路区域1B中，当去除导电膜24时，可以将绝缘膜23与导电膜24一起去除。
然后，如图34所示，在外围电路区域1C中，将导电膜24图案化(图24的步骤S44)。在步骤S44中，通过使用例如光刻技术和蚀刻，将保留在外围电路区域1C中的这部分导电膜24(即，导电膜 24c)图案化。
按照与在图5的步骤S16的步骤中相同的方式，将抗蚀剂图案用作蚀刻掩膜，通过例如干法蚀刻，蚀刻并且从而图案化导电膜24c。结果，在外围电路区域1C中，形成有由导电膜24c形成的栅极电极 GEL，并且形成有由在栅极电极GEL与半导体衬底1的p型阱PW3 之间的绝缘膜23c形成的栅极绝缘膜GIL。即，在外围电路区域1C 中，经由栅极绝缘膜GIL在半导体衬底1的p型阱PW3之上形成栅极电极GEL。
另一方面，在存储器单元区域1A和外围电路区域1B中，使用抗蚀剂图案来覆盖存储器栅极电极MG和控制栅极电极CG。因此，不对存储器栅极电极MG和控制栅极电极CG进行蚀刻。
顺便提及，在外围电路区域1C中，可以通过进行步骤S44的干法蚀刻，或者通过在步骤S44的干法蚀刻之后进行湿法蚀刻，来去除未被栅极电极GEL覆盖的这部分绝缘膜23c。
如之前所描述的，当绝缘膜23c的膜厚度TIc(见图32)小于栅极绝缘膜GIH的膜厚度TIH时，由绝缘膜23c形成的栅极绝缘膜GIL 的膜厚度TIL小于栅极绝缘膜GIH的膜厚度TIH。结果，可以允许栅极绝缘膜GIH充当高击穿电压MISFET QH(见稍后描述的图37)的栅极绝缘膜，并且可以允许栅极绝缘膜GIL充当低击穿电压MISFET QL(见稍后描述的图37)的栅极绝缘膜。
进一步地，如之前所描述的，可以将导电膜24c的膜厚度TEc(见图32)设置为小于栅极电极GEH的膜厚度TEH；并且可以将导电膜 24c的膜厚度TEc设置为小于控制栅极电极CG的膜厚度TG。因此，可以将由导电膜24c形成的栅极电极GEL的膜厚度TEL设置为小于栅极电极GEH的膜厚度TEH；并且可以将由导电膜24c形成的栅极电极GEL的膜厚度TEL设置为小于控制栅极电极CG的膜厚度TG。
然后，如图35所示，去除绝缘膜22和绝缘膜21(图24的步骤 S45)。
按照与在图5的步骤S17中相同的方式，将抗蚀剂图案用作蚀刻掩膜，通过例如干法蚀刻，蚀刻并且去除绝缘膜22和绝缘膜21。结果，如图35所示，可以完全去除保留在存储器单元区域1A和外围电路区域1B中的这部分绝缘膜22、和保留在存储器单元区域1A和外围电路区域1B中的这部分绝缘膜21。
然后，执行与图5的步骤S18相同的步骤。结果，如图36所示，通过使用离子注入方法等形成了n-型半导体区域11a、11b、11c和11d (图24的步骤S46)。
在本第二实施例中，栅极电极GEH的膜厚度TEH大于栅极电极 GEL的膜厚度TEL。因此，可以将用于将栅极电极GEH用作掩膜来执行离子注入的注入能量设置为大于用于将栅极电极GEL用作掩膜来执行离子注入的注入能量。因此，可以容易地将n-型半导体区域11c的底表面的深度位置设置为比n-型半导体区域11d的底表面的深度位置更深。
然后，执行与图5的步骤S19相同的步骤。结果，如图37所示，在控制栅极电极CG的侧壁之上、在存储器栅极电极MG的侧壁之上、在栅极电极GEH的侧壁之上、以及在栅极电极GEL的侧壁之上，形成侧壁间隔件SW(图24的步骤S47)。
然后，执行与图5的步骤S20相同的步骤。结果，如图37所示，通过使用离子注入方法等来形成n+型半导体区域12a、12b、12c和12d (图24的步骤S48)。
结果，如图37所示，在存储器单元区域1A中形成控制晶体管 CT和存储器晶体管MT。控制晶体管CT和存储器晶体管MT形成作为非易失性存储器的存储器单元MC1。即，控制栅极电极CG、栅极绝缘膜GIt、存储器栅极电极MG、和栅极绝缘膜GIm，形成作为非易失性存储器的存储器单元MC1。
进一步地，如图37所示，在外围电路区域1B中形成高击穿电压MISFET QH，并且在外围电路区域1C中形成低击穿电压MISFET QL。即，栅极电极GEH和栅极绝缘膜GIH形成高击穿电压MISFET QH；而栅极电极GEL和栅极绝缘膜GIL形成低击穿电压MISFET QL。
然后，执行与图5的步骤S21相同的步骤。结果，如图38所示，形成金属硅化物层13、绝缘膜14和层间绝缘膜15(图24的步骤S49)。
然后，执行与图5的步骤S22相同的步骤，从而形成塞PG(图 24的步骤S50)。结果，如图22所示，制得本第二实施例的半导体器件。
<本实施例的特征和效果>
利用制造本第二实施例的半导体器件的方法，如在第一实施例中，在存储器单元区域1A中，在半导体衬底1的主表面1a之上形成由导电膜4a形成的控制栅极电极CG。然后，按照覆盖控制栅极电极 CG的方式，形成作为ONO膜的绝缘膜8、和导电膜9。对导电膜9 进行回蚀刻。结果，经由绝缘膜8将导电膜9保留在控制栅极电极 CG的侧壁之上，从而形成存储器栅极电极MG。然后，在外围电路区域1C中，在半导体衬底1的主表面1a中，形成有p型阱PW3。在p型阱PW3之上，形成有导电膜24。然后，形成由导电膜24形成的栅极电极GEL。这产生了与用于制造第一实施例的半导体器件的方法的效果相同的效果。
进一步地，在本第二实施例中，作为与第一实施例的不同之处，在形成由导电膜4a形成的控制栅极电极CG之前，在外围电路区域 1B中，在半导体衬底1的主表面1a中形成p型阱PW2。而且，在本第二实施例中，作为与第一实施例的不同之处，当形成控制栅极电极 CG时，在p型阱PW2之上，形成有由导电膜4b形成的栅极电极GEH。
在本第二实施例中，当形成作为ONO膜的绝缘膜8时，已经形成了p型阱PW2。当形成绝缘膜8时，掺杂到p型阱PW2中的n型杂质在高温下可以略微扩散。然而，甚至在掺杂到p型阱PW2中的n 型杂质略微扩散的情况下，高击穿电压MISFET QH的阈值电压变化的变化量也小于低击穿电压MISFET QL的阈值电压变化的变化量，这是因为高击穿电压MISFET QH的栅极长度大于低击穿电压 MISFET QL的栅极长度，或者出于其他原因。即，在高温下形成作为ONO膜的绝缘膜8对高击穿电压MISFET QH的特性产生的影响，小于在高温下形成作为ONO膜的绝缘膜8对低击穿电压MISFET QL 的特性产生的影响。
因此，受形成作为ONO膜的绝缘膜8的高温影响较小的高击穿电压MISFET QH的栅极电极GEH，是在形成绝缘膜8之前，采用存储器单元MC1的控制栅极电极CG而形成的。这可以简化半导体器件的制造步骤。
到目前为止，借由各个实施例，对由本发明人完成的本发明进行了具体描述。然而，不言自明的，要理解，本发明不限于前述实施例，并且可以在本发明的主旨的范围内，对本发明进行各种改变。

Claims (12)

1.一种用于制造半导体器件的方法，包括以下步骤：
(a)提供半导体衬底；
(b)在所述半导体衬底的第一主表面的第一区域中，在所述半导体衬底的所述第一主表面处，形成第一绝缘膜；而在所述半导体衬底的所述第一主表面的第二区域中，在所述半导体衬底的所述第一主表面处，形成与所述第一绝缘膜在相同层处的第二绝缘膜；
(c)在所述第一绝缘膜之上，形成第一导电膜；并且在所述第二绝缘膜之上，形成与所述第一导电膜在相同层处的第二导电膜；
(d)将所述第一导电膜图案化，从而形成由所述第一导电膜所形成的第一栅极电极，形成由在所述第一栅极电极与所述半导体衬底之间的所述第一绝缘膜所形成的第一栅极绝缘膜，并且保留所述第二导电膜；
(e)在所述第一区域中，在所述半导体衬底的所述第一主表面处、以及在所述第一栅极电极的表面处，形成在内部具有电荷累积部分的第三绝缘膜；
(f)在所述第三绝缘膜之上，形成第三导电膜；
(g)对所述第三导电膜进行回蚀刻，从而在所述第一栅极电极的侧壁之上经由所述第三绝缘膜而保留所述第三导电膜，并且形成第二栅极电极；
(h)去除未被所述第二栅极电极覆盖的这部分所述第三绝缘膜，并且在所述第二栅极电极与所述半导体衬底之间、以及在所述第一栅极电极与所述第二栅极电极之间，保留所述第三绝缘膜；
(i)在所述步骤(h)之后，以在所述第一区域中覆盖所述第一栅极电极、所述第二栅极电极和所述第三绝缘膜、以及在所述第二区域中覆盖所述第二导电膜的方式，形成第五绝缘膜；
(j)在所述步骤(h)之后，以保留在所述第一区域中的所述第五绝缘膜的方式，去除所述第二区域中的所述第五绝缘膜、所述第二导电膜和所述第二绝缘膜；
(k)在所述步骤(j)之后，在所述第二区域中，在所述半导体衬底的所述第一主表面中，形成第一导电类型的第一半导体区域；
(l)在所述第一区域中的所述第五绝缘膜被保留的状态下，在所述第一半导体区域之上，形成第四绝缘膜；
(m)在所述第四绝缘膜之上，形成第四导电膜；以及
(n)将所述第四导电膜图案化，从而形成由所述第四导电膜所形成的第三栅极电极；并且在所述第三栅极电极与所述第一半导体区域之间，形成由所述第四绝缘膜所形成的第二栅极绝缘膜。
2.根据权利要求1所述的用于制造半导体器件的方法，包括以下步骤：
(o)在所述步骤(a)之后，在所述第一区域中，在所述半导体衬底的所述第一主表面中，形成第二导电类型的第二半导体区域，
其中在所述步骤(b)中，所述第一绝缘膜形成在所述第二半导体区域之上。
3.根据权利要求1所述的用于制造半导体器件的方法，包括以下步骤：
(p)在所述步骤(a)之后，在所述半导体衬底的所述第一主表面的第三区域中，在所述半导体衬底的所述第一主表面中，形成第三导电类型的第三半导体区域，
其中，在所述步骤(b)中，在所述第三半导体区域之上，形成与所述第一绝缘膜在相同层处的第六绝缘膜，
其中，在所述步骤(c)中，在所述第六绝缘膜之上，形成与所述第一导电膜在相同层处的第五导电膜，
其中，在所述步骤(d)中，将所述第五导电膜图案化，从而形成由所述第五导电膜所形成的第四栅极电极、并且形成由在所述第四栅极电极与所述第三半导体区域之间的所述第六绝缘膜所形成的第三栅极绝缘膜，并且
其中所述第六绝缘膜的膜厚度大于所述第四绝缘膜的膜厚度。
4.根据权利要求3所述的用于制造半导体器件的方法，
其中，在所述步骤(p)中，在所述第一区域中，在所述半导体衬底的所述第一主表面中，形成第四导电类型的第四半导体区域，并且
其中，在所述步骤(b)中，在所述第四半导体区域之上，形成所述第一绝缘膜。
5.根据权利要求3所述的用于制造半导体器件的方法，包括以下步骤：
在所述步骤(i)中，以覆盖所述第四栅极电极的方式形成所述第五绝缘膜，
在所述步骤(j)中，以保留在所述第一区域和所述第三区域中的所述第五绝缘膜的方式，去除所述第五绝缘膜、所述第二导电膜和所述第二绝缘膜。
6.根据权利要求3所述的用于制造半导体器件的方法，
其中所述第四导电膜的膜厚度小于所述第五导电膜的膜厚度。
7.根据权利要求1所述的用于制造半导体器件的方法，包括以下步骤：
(q)在所述步骤(c)之后，在所述第一导电膜之上，形成第七绝缘膜，
其中，在所述步骤(d)中，将所述第七绝缘膜和所述第一导电膜图案化，从而形成由在所述第一栅极电极之上的所述第七绝缘膜所形成的第一封盖绝缘膜，并且
其中，在所述步骤(e)中，所述第三绝缘膜形成在所述第一栅极电极的侧表面处、以及在所述第一封盖绝缘膜的所述表面处。
8.根据权利要求1所述的用于制造半导体器件的方法，
其中，在所述步骤(h)中，形成第四栅极绝缘膜，所述第四栅极绝缘膜由保留在所述第二栅极电极与所述半导体衬底之间以及在所述第一栅极电极与所述第二栅极电极之间的这部分所述第三绝缘膜形成。
9.根据权利要求1所述的用于制造半导体器件的方法，
其中所述第三绝缘膜包括：第一氧化硅膜、在所述第一氧化硅膜之上的第一氮化硅膜、以及在所述第一氮化硅膜之上的第二氧化硅膜，并且
其中所述步骤(e)包括以下步骤：
(e1)在所述第一区域中，在所述半导体衬底的所述第一主表面处、以及在所述第一栅极电极的表面处，形成所述第一氧化硅膜；
(e2)在所述第一氧化硅膜之上，形成所述第一氮化硅膜；以及
(e3)在所述第一氮化硅膜之上，形成所述第二氧化硅膜。
10.根据权利要求1所述的用于制造半导体器件的方法，
其中所述半导体器件具有非易失性存储器，并且
其中所述非易失性存储器由所述第一栅极电极和所述第二栅极电极形成。
11.根据权利要求1所述的用于制造半导体器件的方法，
其中，在所述步骤(b)中，将所述第二绝缘膜与所述第一绝缘膜一体地形成，并且
其中，在所述步骤(c)中，将所述第二导电膜与所述第一导电膜一体地形成。
12.根据权利要求3所述的用于制造半导体器件的方法，
其中，在所述步骤(b)中，将所述第六绝缘膜与所述第一绝缘膜一体地形成，并且
其中，在所述步骤(c)中，将所述第五导电膜与所述第一导电膜一体地形成。
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