KR102345674B1 - 불휘발성 메모리소자 및 그 제조방법과, 불휘발성 메모리 셀어레이 - Google Patents

불휘발성 메모리소자 및 그 제조방법과, 불휘발성 메모리 셀어레이 Download PDF

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Abstract

불휘발성 메모리소자는, 워드라인 및 바디바이어스라인에 각각 연결되는 컨트롤게이트단자 및 바디단자를 갖는 모스 커패시터 구조의 전하저장 소자와, 워드라인에 연결되는 제1 선택게이트단자와, 비트라인에 연결되는 제1 불순물접합단자를 가지며, 바디단자를 공유하는 제1 하프-모스 선택트랜지스터와, 그리고 워드라인에 연결되는 제2 선택게이트단자와, 소스라인에 연결되는 제2 불순물접합단자를 가지며, 바디단자를 공유하는 제2 하프-모스 선택트랜지스터를 포함하며, 제1 하프-모스 선택트랜지스터 및 제2 하프-모스 선택트랜지스터는, 전하저장 소자의 양쪽에서 상호 직렬 연결되도록 배치된다.

Description

불휘발성 메모리소자 및 그 제조방법과, 불휘발성 메모리 셀어레이{Non-volatile memory device and method of fabricating the non-volatile memory device, and non-volatile memory cell array}
본 개시의 여러 실시예들은 불휘발성 메모리소자 및 그 제조방법과, 불휘발성 메모리 셀어레이에 관한 것이다.
전원공급이 중단되어도 메모리 셀에 저장된 데이터가 지워지지 않고 그대로 유지되는 불휘발성 메모리 소자 중 데이터를 전기적으로 프로그램 및 소거할 수 있는 불휘발성 메모리소자에 대한 다양한 구조가 제안되었다. 불휘발성 메모리소자의 단위 메모리 셀 구조로서 종래에는 데이터를 저장하기 위한 플로팅게이트와, 유전막을 사이에 두고 플로팅게이트 위에 형성되는 컨트롤게이트가 순차적으로 적층되는 적층게이트(stacked gate) 구조가 주로 채택되었다. 최근 전자장치의 크기가 소형화되고 반도체소자의 제조기술이 발달함에 따라, 하나의 반도체칩 내에 여러가지 기능을 수행하는 다양한 반도체소자들, 즉 로직소자들 및 메모리소자들이 함께 포함되는 시스템온칩(SOC; System On Chip)이 첨단 디지털제품의 핵심부품으로 떠오르고 있으며, 이에 따라 시스템온칩(SOC)에 내장되는 내장형 불휘발성 메모리소자(embedded non-volatile memory device)의 제조기술이 요구되고 있다.
내장형 불휘발성 메모리소자를 제조하기 위해서는 로직소자들과 불휘발성 메모리소자를 동일한 공정단계로 제조하게 된다. 로직소자들, 예컨대 모스(MOS) 소자들은 통상적으로 싱글 게이트 구조의 트랜지스터를 채용하며, 따라서 적층게이트 구조를 채용하는 불휘발성 메모리소자를 로직소자들과 함께 동일한 기판에 집적하는 경우 그 제조과정이 매우 복잡해지게 된다. 이와 같은 문제를 해결하기 이해 적층게이트 구조가 아닌 싱글 게이트 구조인 싱글 폴리 불휘발성 메모리소자가 내장형 불휘발성 메모리소자로서의 적용범위를 점점 넓히고 있는 실정이다. 싱글 폴리 불휘발성 메모리소자를 채용하면 로직소자를 제조하는데 적용되는 일반적인 상보형 모스(CMOS; Complementary Metal Oxide Semiconductor)의 제조공정을 적용하여 용이하게 시스템온칩(SOC)을 구현할 수 있다.
본 출원이 해결하고자 하는 과제는, 동작 성능을 향상시키면서 오버-이레이즈된 단위셀로 인한 프로그램된 단위셀의 리드 동작의 오동작이 방지되도록 할 수 있는 불휘발성 메모리소자를 제공하는 것이다.
본 출원이 해결하고자 하는 다른 과제는, 위와 같은 불휘발성 메모리소자의 제조방법을 제공하는 것이다.
본 출원이 해결하고자 하는 또 다른 과제는, 위와 같은 불휘발성 메모리 셀어레이를 제공하는 것이다.
일 예에 따른 불휘발성 메모리소자는, 워드라인 및 바디바이어스라인에 각각 연결되는 컨트롤게이트단자 및 바디단자를 갖는 모스 커패시터 구조의 전하저장 소자와, 워드라인에 연결되는 제1 선택게이트단자와, 비트라인에 연결되는 제1 불순물접합단자를 가지며, 바디단자를 공유하는 제1 하프-모스 선택트랜지스터와, 그리고 워드라인에 연결되는 제2 선택게이트단자와, 소스라인에 연결되는 제2 불순물접합단자를 가지며, 바디단자를 공유하는 제2 하프-모스 선택트랜지스터를 포함하며, 제1 하프-모스 선택트랜지스터 및 제2 하프-모스 선택트랜지스터는, 전하저장 소자의 양쪽에서 상호 직렬 연결되도록 배치된다.
일 예에 따른 불휘발성 메모리소자는, 제1 채널영역과, 제1 채널영역의 양 측면에 각각 배치되는 제2 채널영역 및 제3 채널영역을 갖는 바디와, 바디 상부영역에서 제2 채널영역의 일 측에 접하도록 배치되는 제1 불순물접합영역과, 바디 상부영역에서 제3 채널영역의 일 측에 접하도록 배치되는 제2 불순물접합영역과, 제1 채널영역 위에 배치되는 터널절연층 및 플로팅게이트층과, 플로팅게이트층의 측면들 및 상부면을 덮으면서 제2 채널영역 및 제2 채널영역 위를 덮도록 연장되는 절연층과, 제1 불순물접합영역, 제2 불순물접합영역, 및 절연층 위에 배치되는 층간절연층과, 층간절연층을 관통하여 플로팅게이트층의 상부면 및 측면들과 각각 수직방향 및 수평방향으로 중첩되도록 절연층, 제1 게이트절연층, 및 제2 게이트절연층 위에 배치되는 제1 컨택플러그와, 그리고 층간절연층을 관통하여 제1 불순물접합영역 및 제2 불순물접합영역에 각각 컨택되는 제2 및 제3 컨택플러그를 포함한다.
일 예에 따른 불휘발성 메모리 셀어레이는, 복수개의 단위셀들이 복수의 행들 및 열들의 매트릭스 형태로 배치되어 구성되는 불휘발성 메모리 셀어레이에 있어서, 상기 단위셀들 각각은, 워드라인 및 바디바이어스라인에 각각 연결되는 컨트롤게이트단자 및 바디단자를 갖는 모스 커패시터 구조의 전하저장 소자와, 워드라인에 연결되는 제1 선택게이트단자와, 비트라인에 연결되는 제1 불순물접합단자를 가지며, 바디단자를 공유하는 제1 하프-모스 선택트랜지스터와, 그리고 워드라인에 연결되는 제2 선택게이트단자와, 소스라인에 연결되는 제2 불순물접합단자를 가지며, 바디단자를 공유하는 제2 하프-모스 선택트랜지스터를 포함하며, 제1 하프-모스 선택트랜지스터 및 제2 하프-모스 선택트랜지스터는, 전하저장 소자의 양쪽에서 상호 직렬 연결되도록 배치된다.
일 예에 따른 불휘발성 메모리 셀어레이는, 제1 방향을 따라 연장되도록 배치되며, 제1 방향과 교차하는 제2 방향을 따라 상호 이격되도록 배치되는 액티브영역들과, 액티브영역들 각각을 둘러싸도록 배치되는 바디들과, 액티브영역들 위에 배치되는 플로팅게이트층들과, 액티브영역들과 교차하도록 제2 방향을 따라 연장되도록 배치되고, 제1 방향을 따라 상호 이격되도록 배치되며, 각각이 플로팅게이트층 및 플로팅게이트층의 양 측면에 인접하는 액티브영역 위에 배치되는 제1 컨택플러그들과, 제1 컨택플러그들 양 측면의 액티브영역 내에 각각 배치되는 제1 불순물접합영역 및 제2 불순물접합영역과, 그리고 제1 불순물접합영역 및 제2 불순물접합영역 위에 각각 배치되는 제2 컨택플러그 및 제3 컨택플러그를 포함한다.
일 예에 따른 불휘발성 메모리소자의 제조방법은, 기판 내의 웰영역 위에 제1 절연층 및 플로팅게이트층을 순차적으로 형성하는 단계와, 제1 절연층 및 플로팅게이트층 위에 제2 절연층 및 스페이서용절연층을 형성하는 단계와, 스페이서용절연층에 대한 이방성식각으로 플로팅게이트층 측벽의 제2 절연층 위에 제1 및 제2 스페이서층을 형성하는 단계와, 이온주입을 수행하여 제1 및 제2 스페이서층에 자동 정렬되는 제1 불순물접합영역 및 제2 불순물접합영역을 형성하는 단계와, 플로팅게이트층 위에 제3 절연층을 형성하는 단계와, 제1 불순물접합영역, 제2 불순물접합영역, 및 제3 절연층을 덮는 층간절연층을 형성하는 단계와, 층간절연층을 선택적으로 제거하여 제1 불순물접합영역과, 제2 불순물접합영역과, 제3 절연층과, 그리고 제1 및 제2 스페이서층의 일부를 노출시키는 컨택홀들을 형성하는 단계와, 컨택홀에 의해 노출되는 제1 및 제2 스페이서층을 제거하는 단계와, 그리고 컨택홀들 내부를 금속물질층으로 채우는 단계를 포함한다.
여러 실시예들에 따르면, 컨트롤게이트 기능을 수행하는 제1 컨택플러그가, 예컨대 텅스텐(W)과 같은 금속물질층으로 구성됨에 따라 소자의 동작 성능이 향상되는 이점이 제공된다. 또한 워드라인을 공유하는 선택트랜지스터들을 전하저장 소자의 양쪽에 각각 배치시킴으로써 오버-이레이즈된 단위셀로 인한 프로그램된 단위셀의 리드 동작의 오동작이 방지되도록 할 수 있다.
도 1은 일 예에 따른 불휘발성 메모리소자의 단위셀을 나타내 보인 등가회로도이다.
도 2는 도 1의 불휘발성 메모리소자의 단위셀의 프로그램 동작의 일 예를 설명하기 위해 나타내 보인 도면이다.
도 3은 도 1의 불휘발성 메모리소자의 단위셀의 프로그램 동작의 다른 일 예를 설명하기 위해 나타내 보인 도면이다.
도 4는 도 1의 불휘발성 메모리소자의 단위셀의 이레이즈 동작을 설명하기 위해 나타내 보인 도면이다.
도 5는 도 1의 불휘발성 메모리소자의 단위셀의 리드 동작을 설명하기 위해 나타내 보인 도면이다.
도 6은 도 1의 불휘발성 메모리소자의 단위셀의 오버-이레이즈로 인한 리드 오동작이 방지되는 메커니즘을 설명하기 위해 나타내 보인 도면이다.
도 7은 일 예에 따른 불휘발성 메모리소자를 나타내 보인 레이아웃도이다.
도 8은 도 7의 선 I-II을 따라 절단하여 나타내 보인 불휘발성 메모리소자의 단면도이다.
도 9 내지 도 14는 일 예에 따른 불휘발성 메모리소자의 제조방법을 설명하기 위해 나타내 보인 단면도들이다.
도 15는 일 예에 따른 불휘발성 메모리 셀어레이를 나타내 보인 도면이다.
도 16은 도 15의 불휘발성 메모리 셀어레이의 프로그램 동작을 설명하기 위해 나타내 보인 도면이다.
도 17은 도 16의 불휘발성 메모리 셀어레이의 선택 단위셀의 프로그램 동작을 설명하기 위해 나타내 보인 단면도이다.
도 18은 도 16의 불휘발성 메모리 셀어레이의 선택 단위셀과 제1 워드라인을 공유하는 비선택 단위셀의 프로그램 금지 동작을 설명하기 위해 나타내 보인 단면도이다.
도 19는 도 16의 불휘발성 메모리 셀어레이의 선택 단위셀과 제1 비트라인 및 제1 바디바이어스라인을 공유하는 비선택 단위셀의 프로그램 금지 동작을 설명하기 위해 나타내 보인 단면도이다.
도 20은 도 16의 불휘발성 메모리 셀어레이의 선택 단위셀과 제1 워드라인, 제1 비트라인 및 제1 바디바이어스라인을 모두 공유하지 않는 비선택 단위셀의 프로그램 금지 동작을 설명하기 위해 나타내 보인 단면도이다.
도 21은 도 15의 불휘발성 메모리 셀어레이의 이레이즈 동작의 일 예를 설명하기 위해 나타내 보인 도면이다.
도 22는 도 21의 불휘발성 메모리 셀어레이의 선택 단위셀의 이레이즈 동작을 설명하기 위해 나타내 보인 단면도이다.
도 23은 도 21의 불휘발성 메모리 셀어레이의 비선택 단위셀의 이레이즈 금지 동작을 설명하기 위해 나타내 보인 단면도이다.
도 24는 도 15의 불휘발성 메모리 셀어레이의 이레이즈 동작의 다른 예를 설명하기 위해 나타내 보인 도면이다.
도 25는 도 15의 불휘발성 메모리 셀어레이의 이레이즈 동작의 또 다른 예를 설명하기 위해 나타내 보인 도면이다.
도 26은 도 15의 불휘발성 메모리 셀어레이의 리드 동작을 설명하기 위해 나타내 보인 도면이다.
도 27은 도 26의 불휘발성 메모리 셀어레이의 프로그램 상태의 선택 단위셀의 리드 동작을 설명하기 위해 나타내 보인 단면도이다.
도 28은 도 26의 불휘발성 메모리 셀어레이의 이레이즈 상태의 선택 단위셀의 리드 동작을 설명하기 위해 나타내 보인 단면도이다.
도 29는 도 26의 불휘발성 메모리 셀어레이의 선택 단위셀의 리드 동작시 선택 단위셀과 비트라인을 공유하는 비선택 단위셀의 동작을 설명하기 위해 나타내 보인 단면도이다.
도 30은 도 26의 불휘발성 메모리 셀어레이의 선택 단위셀의 리드 동작시 선택 단위셀과 비트라인을 공유하는 오버-이레이즈된 비선택 단위셀의 동작을 설명하기 위해 나타내 보인 단면도이다.
도 31은 일 예에 따른 불휘발성 메모리 셀어레이를 나타내 보인 레이아웃도이다.
본 출원의 예의 기재에서 "제1" 및 "제2"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다. 또한, 어느 부재의 "상"에 위치하거나 "상부", "하부", 또는 "측면"에 위치한다는 기재는 상대적인 위치 관계를 의미하는 것이지 그 부재에 직접 접촉하거나 또는 사이 계면에 다른 부재가 더 도입되는 특정한 경우를 한정하는 것은 아니다. 또한, 어느 한 구성 요소가 다른 구성 요소에 "연결되어 있다"거나 "접속되어 있다"의 기재는, 다른 구성 요소에 전기적 또는 기계적으로 직접 연결되어 있거나 또는 접속되어 있을 수 있으며, 또는, 중간에 다른 별도의 구성 요소들이 개재되어 연결 관계 또는 접속 관계를 구성할 수도 있다.
도 1은 일 예에 따른 불휘발성 메모리소자의 단위셀을 나타내 보인 등가회로도이다. 도 1을 참조하면, 본 예에 따른 불휘발성 메모리소자의 단위셀(100)은, 전하저장 소자(110)와, 제1 선택트랜지스터(120)와, 그리고 제2 선택트랜지스터(130)를 포함한다. 제1 선택트랜지스터(120) 및 제2 선택트랜지스터(130)는, 각각 전하저장 소자(110)의 양쪽에 배치된다. 제1 선택트랜지스터(120), 전하저장소자(110), 및 제2 선택트랜지스터(130)는 직렬로 연결된다. 전하저장 소자(110)는 컨트롤게이트단자(111) 및 바디단자(112)를 갖는 모스 커패시터(MOS capacitor)일 수 있다. 예컨대 전하저장 소자(110)는, 바디단자(112)에 대응되는 바디(예컨대 벌크 또는 웰영역)와, 바디 위에 배치되는 절연층과, 절연층 위에 배치되는 플로팅게이트와, 그리고 플로팅게이트에 커플링전압을 유도시킬 수 있는 컨트롤게이트단자(111)에 대응되는 컨트롤게이트로 구성될 수 있다. 제1 선택트랜지스터(120)는, 제1 선택게이트단자(121)와 제1 불순물접합단자(123)를 갖는 하프-모스(half-MOS) 트랜지스터일 수 있다. 제2 선택트랜지스터(130)는, 제2 선택게이트단자(131)와 제2 불순물접합단자(133)를 갖는 하프-모스 트랜지스터일 수 있다. 제1 선택트랜지스터(120) 및 제2 선택트랜지스터(130)는 모두 바디단자(112)를 공유한다. 예컨대 제1 선택트랜지스터(120), 전하저장 소자(110), 및 제2 선택트랜지스터(130)는 모두 하나의 바디 내에 배치될 수 있다.
전하저장 소자(110)의 컨트롤게이트단자(111)와, 제1 선택트랜지스터(120)의 제1 선택게이트단자(121)와, 그리고 제2 선택트랜지스터(130)의 제2 선택게이트단자(131)는, 하나의 워드라인(WL)에 공통으로 결합된다. 제1 선택트랜지스터(120)의 제1 불순물접합단자(123)는 비트라인(BL)에 결합된다. 제2 선택트랜지스터(130)의 제2 불순물접합단자(133)는 소스라인(SL)에 결합된다. 제1 선택트랜지스터(120), 전하저장 소자(110), 및 제2 선택트랜지스터(130)에 의해 공유되는 바디단자(112)는 바디바이어스라인(BBL)에 결합된다. 이와 같은 불휘발성 메모리소자의 단위셀(100)에 따르면, 전하저장 소자(110)의 양단에 워드라인(WL)을 공유하는 제1 선택트랜지스터(120) 및 제2 선택트랜지스터(130)가 배치됨에 따라, 불휘발성 메모리소자의 단위셀(100)이 오버-이레이즈 상태인 경우라도, 동일한 비트라인을 공유하는 프로그램 상태의 다른 불휘발성 메모리소자의 단위셀(100)을 리드하는 과정에서 오버-이레이즈에 의한 리드 오동작을 방지할 수 있다. 오버-이레이즈에 의한 리드 오동작은 아래에서 보다 상세하게 설명하기로 한다.
도 2는 도 1의 불휘발성 메모리소자의 프로그램 동작의 일 예를 설명하기 위해 나타내 보인 도면이다. 본 프로그램 동작은, 불휘발성 메모리소자(100)를 구성하는 제1 선택트랜지스터(120), 전하저장 소자(110), 및 제2 선택트랜지스터(130)가 모두 n채널형인 경우를 예로 들기로 한다. 그리나 제1 선택트랜지스터(120), 전하저장 소자(110), 및 제2 선택트랜지스터(130)이 모두 p채널형인 경우에도 인가되는 바이어스의 극성만 반대일 뿐 동일한 프로그램 방식이 적용될 수 있다. 도 2에서 도 1과 동일한 참조부호는 동일한 구성요소를 의미한다. 도 2를 참조하면, 불휘발성 메모리소자(100)를 프로그램하기 위해, 워드라인(WL)에 포지티브 프로그램전압(+Vpp)을 인가한다. 비트라인(BL)과 바디바이어스라인(BBL)에는 0V, 즉 그라운드시킨다. 소스라인(SL)은 플로팅시킨다. 워드라인(WL)에 포지티브 프로그램전압(+Vpp)이 인가됨에 따라, 전하저장 소자(110)의 플로팅게이트에는 일정 크기의 커플링전압이 유도된다. 이 커플링전압과, 바디바이어스라인(BBL)을 통해 바디단자(112)에 인가되는 그라운드 전압, 즉 0V와의 차이에 해당하는 전계가 모스 커패시터 구조의 전하저장 소자(110)에 형성되며, 이 전계에 의해 바디로부터의 전자들이 절연층을 관통하여 플로팅게이트로 F-N(Fowler-Nordheim) 터널링된다. 플로팅게이트로 전자들이 터널링됨에 따라, 모스 커패시터 구조의 전하저장 소자(110)의 문턱전압은 증가되며, 불휘발성 메모리소자(100)는 프로그램 상태, 예컨대 "0 상태" 또는 "오프 상태"가 된다. 한편 이와 같은 프로그램 동작 과정중에서, 제1 선택트랜지스터(120) 및 제2 선택트랜지스터(130)는 모두 턴 온 된다. 이에 따라 제1 선택트랜지스터(120) 및 제2 선택트랜지스터(130) 모두 반전층이 형성되는데, 비트라인(BL)을 통해 제2 불순물접합단자(123)에 그라운드 전압이 인가되는 제1 선택트랜지스터(120)는, 반전층으로 통해 F-N 터널링되는 전자들을 공급해 주는 역할을 수행할 수 있다.
도 3은 도 1의 불휘발성 메모리소자의 프로그램 동작의 다른 예를 설명하기 위해 나타내 보인 도면이다. 본 프로그램 동작은, 불휘발성 메모리소자(100)를 구성하는 제1 선택트랜지스터(120), 전하저장 소자(110), 및 제2 선택트랜지스터(130)가 모두 n채널형인 경우를 예로 들기로 한다. 그리나 제1 선택트랜지스터(120), 전하저장 소자(110), 및 제2 선택트랜지스터(130)이 모두 p채널형인 경우에도 인가되는 바이어스의 극성만 반대일 뿐 동일한 프로그램 방식이 적용될 수 있다. 도 3에서 도 1과 동일한 참조부호는 동일한 구성요소를 의미한다. 도 3을 참조하면, 불휘발성 메모리소자(100)를 프로그램하기 위해, 워드라인(WL)에 포지티브 제1 프로그램전압(+Vpp1)을 인가한다. 비트라인(BL)과 바디바이어스라인(BBL)에는 네가티브 제2 프로그램전압(-Vpp2)을 인가한다. 소스라인(SL)은 플로팅시킨다. 본 예에서 워드라인(WL)에 인가되는 포지티브 제1 프로그램전압(+Vpp1)은, 도 2를 참조하여 설명한 프로그램 동작에서 워드라인(WL)에 인가되는 포지티브 프로그램전압(+Vpp)보다는 작은 크기를 가질 수 있다. 워드라인(WL)에 포지티브 제1 프로그램전압(+Vpp1)이 인가됨에 따라, 전하저장 소자(110)의 플로팅게이트에는 일정 크기의 커플링전압이 유도된다. 이 커플링전압과, 바디바이어스라인(BBL)을 통해 바디단자(112)에 인가되는 네가티브 제2 프로그램전압(-Vpp2)과의 차이에 해당하는 전계가 모스 커패시터 구조의 전하저장 소자(110)에 형성되며, 이 전계에 의해 바디로부터의 전자들이 절연층을 관통하여 플로팅게이트로 F-N(Fowler-Nordheim) 터널링된다. 플로팅게이트로 전자들이 터널링됨에 따라, 모스 커패시터 구조의 전하저장 소자(110)의 문턱전압은 증가되며, 불휘발성 메모리소자(100)는 프로그램 상태, 예컨대 "0 상태" 또는 "오프 상태"가 된다. 한편 이와 같은 프로그램 동작 과정중에서, pn 접합을 구성하는 바디단자(112)와 제1 불순물접합단자(123)에 각각 동일한 네가티브 제2 프로그램전압(-Vpp2)이 인가됨에 따라, 바디단자(112)와 제1 불순물접합단자(123)의 pn 접합은 디플리션되지 않으며, 따라서 디플리션에 의해 프로그램 동작이 영향받는 현상이 발생되지 않는다.
도 4는 도 1의 불휘발성 메모리소자의 이레이즈 동작을 설명하기 위해 나타내 보인 도면이다. 본 이레이즈 동작은, 불휘발성 메모리소자(100)를 구성하는 제1 선택트랜지스터(120), 전하저장 소자(110), 및 제2 선택트랜지스터(130)가 모두 n채널형인 경우를 예로 들기로 한다. 그리나 제1 선택트랜지스터(120), 전하저장 소자(110), 및 제2 선택트랜지스터(130)이 모두 p채널형인 경우에도 인가되는 바이어스의 극성만 반대일 뿐 동일한 이레이즈 방식이 적용될 수 있다. 도 4에서 도 1과 동일한 참조부호는 동일한 구성요소를 의미한다. 도 4를 참조하면, 불휘발성 메모리소자(100)를 이레이즈하기 위해, 워드라인(WL)은 그라운드시키고, 바디바이어스라인(BBL)에는 포지티브 이레이즈전압(+Vee)을 인가한다. 소스라인(SL) 및 비트라인(BL)은 각각 플로팅시킨다. 전하저장 소자(110)의 플로팅게이트에 저장되어 있던 전자들은, 바디바이어스라인(BBL)으로부터 바디라인(112)으로 인가되는 포지티브 이레이즈전압(+Vee)에 의해 형성되는 전계에 의해, 절연층을 관통하여 바디로 F-N 터널링된다. 플로팅게이트로부터 전자들이 터널링됨에 따라, 모스 커패시터 구조의 전하저장 소자(110)의 문턱전압은 감소되며, 불휘발성 메모리소자(100)는 이레이즈 상태, 예컨대 "1 상태" 또는 "온 상태"가 된다.
도 5는 도 1의 불휘발성 메모리소자의 리드 동작을 설명하기 위해 나타내 보인 도면이다. 본 리드 동작은, 불휘발성 메모리소자(100)를 구성하는 제1 선택트랜지스터(120), 전하저장 소자(110), 및 제2 선택트랜지스터(130)가 모두 n채널형인 경우를 예로 들기로 한다. 그리나 제1 선택트랜지스터(120), 전하저장 소자(110), 및 제2 선택트랜지스터(130)이 모두 p채널형인 경우에도 인가되는 바이어스의 극성만 반대일 뿐 동일한 리드 방식이 적용될 수 있다. 도 5에서 도 1과 동일한 참조부호는 동일한 구성요소를 의미한다. 도 5를 참조하면, 불휘발성 메모리소자(100)를 리드하기 위해, 워드라인(WL)에 포지티브 리드전압(+Vread)을 인가한다. 비트라인(BL)에는 포지티브 비트라인전압(+Vbl)을 인가한다. 소스라인(SL) 및 바디바이어스라인(BBL)은 그라운드시킨다. 워드라인(WL)에 포지티브 리드전압(+Vread)이 인가됨에 따라, 제1 선택트랜지스터(120) 및 제2 선택트랜지스터(130)는 모두 턴-온 되고, 전하저장 소자(110)의 플로팅게이트에는 일정 크기의 커플링전압이 유도된다. 포지티브 리드전압(+Vread)의 크기는, 포지티브 리드전압(+Vread)에 의해 유도되는 커플링전압의 크기가 전하저장 소자(110)가 프로그램된 상태에서의 문턱전압의 크기와 전하저장 소자(110)가 이레이즈된 상태에서의 문턱전압의 크기 사이가 되도록 설정된다. 제1 선택트랜지스터(120) 및 제2 선택트랜지스터(130)가 모두 턴-온됨에 따라, 비트라인(BL)으로부터 소스라인(SL)으로의 전류 흐름 여부는, 전하저장 소자(110)에서 반전층이 형성되는지의 여부에 따라 결정될 수 있다. 즉 전하저장 소자(110)의 플로팅게이트 내에 전자들이 저장되어 있는 프로그램 상태인 경우, 전하저장 소자(110)의 문턱전압은 증가된 상태이므로 플로팅게이트의 커플링전압에 의한 반전층은 형성되지 않는다. 따라서 이 경우 비트라인(BL)으로부터 소스라인(SL)으로 전류가 흐르지 않는다. 반면에 전하저장 소자(110)의 플로팅게이트로부터 전자들이 터널링된 이레이즈 상태인 경우, 전하저장 소자(110)의 문턱전압은, 감소된 상태이므로 플로팅게이트의 커플링전압으로 인한 반전층이 형성된다. 따라서 이 경우 비트라인(BL)으로부터 소스라인(SL)으로 전류가 흐른다. 이와 같이 비트라인(BL)에 흐르는 전류의 유무를 통해 불휘발성 메모리소자(100)의 상태를 리드할 수 있다.
도 6은 도 1의 불휘발성 메모리소자의 오버-이레이즈로 인한 리드 오동작이 방지되는 메커니즘을 설명하기 위해 나타내 보인 도면이다. 도 6을 참조하면, 도 1의 불휘발성 메모리소자와 동일하게 구성되는 제1 단위셀(200a) 및 제2 단위셀(200b)이 비트라인(BL)을 공유하도록 셀어레이를 구성하는 경우를 예로 들면, 제1 단위셀(200a)에 대한 리드 동작을 위해, 선택된 제1 단위셀(200a)에 연결되는 제1 워드라인(WL1)에 포지티브 리드전압(+Vread)을 인가하고, 선택되지 않은 제2 단위셀(200b)에 연결되는 제2 워드라인(WL2)은 그라운드시킨다. 제1 단위셀(200a) 및 제2 단위셀(200b)에 공통으로 연결되는 비트라인(BL)에는 포지티브 비트라인전압(+Vbl)을 인가한다. 그리고 제1 단위셀(200a) 및 제2 단위셀(200b)에 공통으로 연결되는 소스라인(SL) 및 바디바이어스라인(BBL)은 모두 그라운드시킨다. 이 상태에서 제1 단위셀(200a)이 프로그램된 상태, 즉 제1 단위셀(200a)의 전하저장 소자(210a)가 높은 문턱전압을 갖는 상태인 경우, 전하저장 소자(210a)에 반전층이 형성되지 않는다. 이에 따라 도 5를 참조하여 설명한 바와 같이, 제1 단위셀(200a)의 제1 선택트랜지스터(220a) 및 제2 선택트랜지스터(230a)이 모두 턴-온 되더라도, 비트라인(BL)으로 전류가 흐르지 않는다. 제2 워드라인(WL2)이 그라운드됨에 따라, 제2 단위셀(200b)의 경우 프로그램 상태이거나 이레이즈 상태인지의 여부와는 무관하게, 제2 단위셀(200b)의 전하저장 소자(210b)에 반전층이 형성되지 않으며, 따라서 비트라인(BL)으로의 전류 흐름에 영향을 주지 않는다.
그러나 제2 단위셀(200b)이 오버-이레이즈된 상태인 경우 제1 단위셀(200a)의 리드 동작이 정상적으로 이루어지지 않을 수 있다. 구체적으로 제2 단위셀(200b)이 오버-이레이즈되어 0V보다 낮은 문턱전압을 갖는 경우, 제2 단위셀(200b)에 연결된 제2 워드라인(WL2)이 그라운드되더라도 제2 단위셀(200b)의 전하저장 소자(210b)에는 반전층이 형성되어, 의도하지 않은 전류이동경로가 형성된다. 따라서 제2 단위셀(200b)의 제1 선택트랜지스터(220b) 및 제2 선택트랜지스터(230b)가 없는 경우, 제2 단위셀(200b)에 의해 비트라인(BL)으로 전류가 흐르게 되고, 이에 따라 제1 단위셀(200a)이 이레이즈 상태인 것으로 잘못 리드되는 리드 오동작이 발생될 수 있다. 그러나 제2 단위셀(200b)의 전하저장 소자(210b)의 양단에 각각 제2 워드라인(WL2)을 공유하는 제1 선택트랜지스터(220b) 및 제2 선택트랜지스터(230b)가 배치됨에 따라, 오버-이레이즈된 전하저장 소자(210b)에 반전층이 형성되더라도, 제1 선택트랜지스터(220b) 및 제2 선택트랜지스터(230b)는 모두 턴-오프 상태가 되어 비트라인(BL)으로 전류가 흐르지 못하며, 따라서 제1 단위셀(200a)의 리드 동작에 영향을 주지 않는다.
도 7은 일 예에 따른 불휘발성 메모리소자를 나타내 보인 레이아웃도이다. 도 7을 참조하면, 제1 방향을 따라 길게 연장되도록 액티브영역(205)이 배치된다. 액티브영역(205)은 소자분리영역에 의해 한정될 수 있다. 액티브영역(205)은 p형 바디(202)에 의해 둘러싸인다. 일 예에서 p형 바디(202)는 p형 웰영역일 수 있다. 액티브영역(205)의 양 단부에는 각각 제2 도전형, 예컨대 n+형의 제1 불순물접합영역(221) 및 제2 불순물접합영역(231)이 배치된다. 제1 컨택플러그(217)가, n+형 제1 불순물접합영역(221) 및 n+형 제2 불순물접합영역(231) 사이의 액티브영역(205)과 교차하도록 제2 방향을 따라 길게 연장되어 배치된다. 제1 컨택플러그(217)와 중첩되는 액티브영역(205)에서는 p형 바디(202) 표면이 노출된다. 제1 컨택플러그(217)와 액티브영역(205) 사이에는, 도면에서 점선으로 나타낸 바와 같이, 플로팅게이트층(212)이 액티브영역(205) 및 제1 컨택플러그(217)와 절연되도록 배치된다. 플로팅게이트층(212)은 제1 컨택플러그(217) 일부와 중첩된다. 비록 본 레이아웃도에는 나타나지 않지만, 플로팅게이트층(212)의 측면들 및 상부면은 제1 컨택플러그(217)에 의해 둘러싸인다. 제1 컨택플러그(217)는 워드라인(WL)에 결합될 수 있다. n+형 제1 불순물접합영역(221)에는 제2 컨택플러그(227)가 배치된다. n+형 제2 불순물접합영역(231)에는 제3 컨택플러그(237)가 배치된다. 제2 컨택플러그(227) 및 제3 컨택플러그(237)는, 각각 비트라인(BL) 및 소스라인(SL)에 결합될 수 있다.
액티브영역(205) 내에서 노출되는 p형 바디(202) 일부와, 플로팅게이트층(212)과, 그리고 제1 컨택플러그(217)는 모스 커패시터 구조를 포함하는 전하저장 소자(210)를 구성한다. 전하저장 소자(210)에서 제1 컨택플러그(217)는 컨트롤게이트층으로 작용한다. 액티브영역(205) 내에서 노출되는 p형 바디(202) 일부와, n+형 제1 불순물접합영역(221)과, 제1 컨택플러그(217)는 하프-모스 구조의 제1 선택트랜지스터(220)를 구성한다. 제1 선택트랜지스터(220)에서 제1 컨택플러그(217)는 제1 선택게이트층으로 작용한다. 액티브영역(205) 내에서 노출되는 p형 바디(202) 일부와, n+형 제2 불순물접합영역(231)과, 제1 컨택플러그(217)는 하프-모스 구조의 제2 선택트랜지스터(230)를 구성한다. 제2 선택트랜지스터(230)에서 제1 컨택플러그(217)는 제2 선택게이트층으로 작용한다.
도 8은 도 7의 선 I-II을 따라 절단하여 나타내 보인 불휘발성 메모리소자의 단면도이다. 도 8을 도 7과 함께 참조하면, 기판(201) 상부 일정 영역에 제1 도전형, 예컨대 p형 바디(202)가 배치된다. 일 예에서 p형 바디(202)는 p형 웰영역일 수 있다. p형 바디(202) 내에는 액티브영역(도 7의 205)이 배치되는데, 이 액티브영역(205)은 소자분리영역에 배치되는 트랜치 소자분리층(203)에 의해 한정될 수 있다. 액티브영역(205)의 상부 일정 영역에는 n+형 제1 불순물접합영역(221) 및 n+형 제2 불순물접합영역(231)이 상호 이격되어 배치된다. n+형 제1 불순물접합영역(221) 및 n+형 제2 불순물접합영역(231) 사이의 액티브영역(205)에는 p형 바디(202)가 노출된다. 액티브영역(205) 내에서 p형 바디(202)의 노출 부분은, 제1 채널영역(206)과, 제1 채널영역(206)의 일 측에 인접되는 제2 채널영역(207)과, 제1 채널영역(206)의 반대 측에 인접되는 제3 채널영역(208)으로 구분될 수 있다. 이에 따라 제2 채널영역(207)의 한쪽 단부는 제1 채널영역(206)의 제1 단부에 인접되고, 다른쪽 단부는 n+형 제1 불순물접합영역(221)의 일 측부에 접한다. 제3 채널영역(208)의 한쪽 단부는 제1 채널영역(206)의 제2 단부에 인접되고, 다른쪽 단부는 n+형 제2 불순물접합영역(231)의 일 측부에 접한다.
제1 채널영역(206) 위에는 터널절연층(211) 및 플로팅게이트층(212)이 순차적으로 배치된다. 제1 채널영역(206)을 포함하는 p형 바디(202)와, 터널절연층(211)과, 그리고 플로팅게이트층(212)은 모스 커패시터 구조를 구성한다. 플로팅게이트층(212)의 측면들 및 상부면 위에는 절연층(260)이 배치된다. 절연층(260)은 제2 채널영역(207) 및 제3 채널영역(208) 위를 덮도록 양 방향으로 연장될 수 있다. 플로팅게이트층(212)의 측면들 및 상부면 위를 덮는 절연층(260)은 게이트간절연층으로 작용할 수 있다. 제2 채널영역(207) 위를 덮는 절연층(260)은 제1 게이트절연층으로 작용할 수 있다. 제3 채널영역(208) 위를 덮는 절연층(260)은 제2 게이트절연층으로 작용할 수 있다. 제2 채널영역(207) 및 제3 채널영역(208) 위의 절연층(260) 두께는, 터널절연층(211) 두께보다 상대적으로 크다. 일 예에서 제2 채널영역(207) 및 제3 채널영역(208) 위의 절연층(260) 두께는, 터널절연층(211) 두께의 적어도 1.5배의 크기를 가질 수 있다.
기판(201) 및 절연층(260) 위에는 층간절연층(270)이 배치된다. 층간절연층(270)은 단일 절연물질층으로 구성될 수 있지만, 복수의 절연물질층들로 구성될 수 있다. 층간절연층(270)은 제1 컨택홀(271), 제2 컨택홀(272), 및 제3 컨택홀(273)을 갖는다. 제1 컨택홀(271)은 n+형 제1 불순물접합영역(221)의 일부 표면을 노출시킨다. 제2 컨택홀(272)은 n+형 제2 불순물접합영역(231)의 일부 표면을 노출시킨다. 제3 컨택홀(273)은 플로팅게이트층(212)의 측면들 및 상부면을 덮으면서 제2 채널영역(207) 및 제3 채널영역(208) 위로 연장되는 절연층(260) 상부면을 노출시킨다. 제1 컨택홀(271), 제2 컨택홀(272), 및 제3 컨택홀(273) 내부는 각각 제2 컨택플러그(227), 제3 컨택플러그(237), 및 제1 컨택플러그(217)로 채워진다. 제2 컨택플러그(227), 제3 컨택플러그(237), 및 제1 컨택플러그(217)는 동일한 금속물질층, 예컨대 텅스텐(W)층을 포함할 수 있다. 제1 컨택플러그(217)는 플로팅게이트층(212)의 상부면 및 측면들과 수직 방향 및 수평 방향으로 중첩되며, 제2 채널영역(207) 및 제3 채널영역(208)과 각각 수직 방향으로 중첩된다. 제1 컨택플러그(217)의 양 측면 단부들은, 각각 n+형 제1 불순물접합영역(221)의 일 단부와 n+형 제2 불순물접합영역(231)의 일 단부와 자동 정렬될 수 있다. 제2 컨택플러그(227)은 n+형 제1 불순물접합영역(221)에 컨택된다. 제3 컨택플러그(237)은 n+형 제2 불순물접합영역(231)에 컨택된다.
본 단면 구조에서, 제1 채널영역(206)을 포함하는 p형 바디(202)일부와, 터널절연층(211)과, 플로팅게이트층(212)과, 절연층(260)과, 그리고 제1 컨택플러그(217)는 모스 커패시터 구조를 포함하는 전하저장 소자(210)를 구성한다. 전하저장 소자(210)에서 제1 컨택플러그(217)는 컨트롤게이트층으로 작용한다. 따라서 워드라인(WL)으로부터 제1 컨택플러그(217)로 일정 크기의 전압이 인가되면, 이 전압에 커플링된 전압이 플로팅게이트층(212)에 유도될 수 있다. 이때 플로팅게이트층(212)의 모든 측면들 및 상부면과 제1 컨택플러그(217)가 중첩됨에 따라, 높은 커플링비를 확보할 수 있다. 특히 플로팅게이트층(212)의 측면들 및 상부면과 제1 컨택플러그(217) 사이의 절연층(260) 두께를 충분히 작게 함으로써, 보다 큰 커플링비를 얻을 수 있다. 제2 채널영역(207)을 포함하는 p형 바디(202) 일부와, n+형 제1 불순물접합영역(221)과, 제2 채널영역(207) 위의 절연층(260)과, 그리고 제1 컨택플러그(217)는 하프-모스 구조의 제1 선택트랜지스터(220)를 구성한다. 제1 선택트랜지스터(220)에서 제1 컨택플러그(217)는 제1 선택게이트층으로 작용한다. 제3 채널영역(208)을 포함하는 p형 바디(202) 일부와, n+형 제2 불순물접합영역(231)과, 제3 채널영역(208) 위의 절연층(260)과, 그리고 제1 컨택플러그(217)는 하프-모스 구조의 제2 선택트랜지스터(230)를 구성한다. 제2 선택트랜지스터(230)에서 제1 컨택플러그(217)는 제2 선택게이트층으로 작용한다.
도 9 내지 도 14는 일 예에 따른 불휘발성 메모리소자의 제조방법을 설명하기 위해 나타내 보인 단면도들이다. 도 9를 참조하면, 기판(301)의 상부 일정 영역에 p형 웰영역(302)을 형성한다. 소자분리영역에 트랜치 소자분리층(303)을 형성하여 액티브영역(305)을 한정한다. 액티브영역(305)의 기판(301) 위에 제1 절연층(311)을 형성한다. 일 예에서 제1 절연층(311)은 옥사이드층으로 형성할 수 있다. 제1 절연층(311) 위에 플로팅게이트층(312)을 형성한다. 일 예에서 플로팅게이트층(312)은 폴리실리콘층으로 형성할 수 있다. 플로팅게이트층(312)과 수직 방향으로 중첩되는 p형 웰영역(302) 상부는 제1 채널영역(306)으로 정의될 수 있다. 제1 절연층(311) 중에서 플로팅게이트층(312)가 제1 채널영역(306) 사이에 배치되는 부분은, 터널절연층으로 사용된다.
도 10을 참조하면, 전면에 제2 절연층(360)을 형성한다. 일 예에서 제2 절연층(360)은 옥사이드층으로 형성할 수 있다. 제2 절연층(360)은 제1 절연층(311)의 상부면과 플로팅게이트층(312)의 측면들 및 상부면을 덮는다. 제2 절연층(360) 위에 스페이서용절연층(390)을 형성한다. 일 예에서 스페이서용절연층(390)은 나이트라이드층으로 형성할 수 있다.
도 11을 참조하면, 플로팅게이트층(312) 상부면이 노출될 때까지 스페이서용절연층(도 10의 390) 및 제2 절연층(360)에 대한 이방성식각을 수행한다. 이에 따라 플로팅게이트층(312) 양 측면들 위의 제2 절연층(360) 위에는 각각 제1 스페이서층(391) 및 제2 스페이서층(392)이 형성된다. 제1 스페이서층(391) 및 제2 스페이서층(392)은 기판(301) 표면과 나란한 수평 방향을 따라 측정되는 일정 폭을 갖는다. 제1 스페이서층(391)과 수직방향으로 중첩되는 p형 웰영역(302) 상부는 제2 채널영역(307)으로 정의될 수 있다. 제2 채널영역(307) 위의 제1 절연층(311) 및 제2 절연층(360)은 제1 게이트절연층으로 작용한다. 제2 스페이서층(392)과 수직방향으로 중첩되는 p형 웰영역(302) 상부는 제3 채널영역(308)으로 정의될 수 있다. 제3 채널영역(308) 위의 제1 절연층(311) 및 제2 절연층(360)은 제2 게이트절연층으로 작용한다.
이온주입공정을 수행하여 p형 웰영역(302) 상부영역에 각각 n+형 제1 불순물접합영역(321) 및 n+형 제2 불순물접합영역(331)을 형성한다. 이온주입공정에서, 제1 스페이서층(391) 및 제2 스페이서층(392)이 이온주입마스크층으로 작용함에 따라, n+형 제1 불순물접합영역(321)의 일측 단부는 제1 스페이서층(391)의 측면에 자동 정렬되고, n+형 제2 불순물접합영역(331)의 일측 단부는 제2 스페이서층(392)의 측면에 자동 정렬된다. n+형 제1 불순물접합영역(321) 및 n+형 제2 불순물접합영역(331)의 상부면들을 노출시킨 후에, 노출된 상부면들에 각각 제1 금속실리사이드층(329) 및 제2 금속실리사이드층(339)을 형성할 수도 있다. 이 과정에서 플로팅게이트층(312) 상부면이 실리사이드화되는 것을 방지하기 위해, 금속실리사이드 공정을 진행하기 전에 플로팅게이트층(312) 상부면 위에 제3 절연층(380)을 미리 형성한다.
도 12를 참조하면, 전면에 층간절연층(370)을 형성한다. 층간절연층(370)은 옥사이드 계열의 단일 절연물질층으로 형성할 수 있다. 층간절연층(370)은 복수의 절연물질층들로 구성되는 다층 구조로 형성할 수도 있다. 소정의 마스크층패턴, 예컨대 포토레지스트패턴을 이용하여 층간절연층(370)의 일부를 선택적으로 제거한다. 이에 따라 층간절연층(370) 내에는 제1 금속실리사이드층(329)을 노출시키는 제1 컨택홀(371)과, 제2 금속실리사이드층(339)을 노출시키는 제2 컨택홀(372)과, 그리고 제3 절연층(380), 제1 스페이서층(391)의 일부, 및 제2 스페이서층(392)의 일부를 노출시키는 제3 컨택홀(373)이 형성된다.
도 13을 참조하면, 제3 컨택홀(373)에 의해 일부가 노출되는 제1 스페이서층(도 12의 391) 및 제2 스페이서층(도 12의 392)을 모두 제거한다. 이를 위해 제1 스페이서층(도 12의 391) 및 제2 스페이서층(도 12의 392)을 구성하는 물질이 선택적으로 제거되도록 하는 식각액을 이용한 습식식각을 수행할 수 있다. 일 예로, 제2 절연층(360) 및 제3 절연층(380)이 옥사이드층으로 구성되고, 제1 스페이서층(도 12의 391) 및 제2 스페이서층(도 12의 392)이 나이트라이드층으로 구성되는 경우, 습식식각액으로서 인산 용액을 이용할 수 있다. 이에 따라 제3 컨택홀(373)은, 제1 스페이서층(도 12의 391)이 있던 공간(373a)과 제2 스페이서층(도 12의 392)이 있던 공간(373b)까지 확장된다. 이 공간들(373a, 373b)에 의해 플로팅게이트층(312) 측면과 제2 채널영역(307) 및 제3 채널영역(308) 위의 제2 절연층(360)이 노출된다.
도 14를 참조하면, 금속층으로 제1 컨택홀(371), 제2 컨택홀(372), 및 제3 컨택홀(373)을 채워서 각각 제2 컨택플러그(327), 제3 컨택플러그(337), 및 제1 컨택플러그(317)을 형성한다. 일 예에서, 제1 컨택플러그(317), 제2 컨택플러그(327), 및 제3 컨택플러그(337)는 동일한 금속물질층, 예컨대 텅스텐(W)층으로 형성할 수 있다. 다른 예에서, 제1 컨택플러그(317), 제2 컨택플러그(327), 및 제3 컨택플러그(337)는 복수의 금속층을 포함하도록 할 수도 있다.
도 15는 일 예에 따른 불휘발성 메모리 셀어레이를 나타내 보인 도면이다. 도 15를 참조하면, 일 예에 따른 불휘발성 메모리 셀어레이(400)는, 복수개의 단위셀들이 4행 및 3열(4X3)의 매트릭스 형태로 배치되어 구성될 수 있다. 불휘발성 메모리 셀어레이(400)의 행들 및 열들의 개수와, 그에 따른 단위셀들의 개수는 다양하게 설정될 수 있다. 본 예에서 행과 열을 임의로 설정되었으며, 따라서 행 및 열은 각각 열 및 행으로 바꾸어서 구성할 수도 있다. 각각의 단위셀은, 도 1을 참조하여 설명한 불휘발성 메모리소자의 단위셀(100)과 동일한 구성을 갖는다. 예컨대 제1 행 및 제1 열의 단위셀(400-11)은, 전하저장 소자(410-11), 제1 선택트랜지스터(420-11), 및 제2 선택트랜지스터(430-11)를 포함한다. 전하저장 소자(410-11)는, 제1 워드라인(WL1)에 연결되는 컨트롤게이트단자(411-11)와, 제1 바디바이어스라인(BBL1)에 연결되는 바디단자(412-1)를 갖는다. 제1 선택트랜지스터(420-11)는, 제1 워드라인(WL1)에 연결되는 제1 선택게이트단자(421-11)와, 제1 비트라인(BL1)에 연결되는 제1 불순물접합단자(423-11)를 갖는다. 제2 선택트랜지스터(430-11)는, 제1 워드라인(WL1)에 연결되는 제2 선택게이트단자(431-11)와, 소스라인(SL)에 연결되는 제2 불순물접합단자(433-11)를 갖는다.
단위셀(400-11)과 제1 워드라인(WL1)을 공유하는 제1 행 및 제2 열의 단위셀(400-12)은, 전하저장 소자(410-12)와, 제1 선택트랜지스터(420-12)와, 그리고 제2 선택트랜지스터(430-12)를 포함한다. 단위셀(400-11)과 제1 비트라인(BL1) 및 제1 바디바이어스라인(BBL1)을 공유하는 제2 행 및 제1 열의 단위셀(400-21)은, 전하저장 소자(410-21)와, 제1 선택트랜지스터(420-21)와, 그리고 제2 선택트랜지스터(430-21)를 포함한다. 단위셀(400-11)과 제1 워드라인(WL1), 제1 비트라인(BL1), 및 제1 바디바이어스라인(BBL1)을 모두 공유하지 않는 제2 행 및 제2 열의 단위셀(400-222)은, 전하저장 소자(410-22)와, 제1 선택트랜지스터(420-22)와, 그리고 제2 선택트랜지스터(430-22)를 포함한다.
제1 행에 배치되는 단위셀들(400-11, 400-12, 400-13)은 제1 워드라인(WL1)을 공유한다. 제2 행에 배치되는 단위셀들(400-21, 400-22, 400-23)은 제2 워드라인(WL2)을 공유한다. 제3 행에 배치되는 단위셀들(400-31, 400-32, 400-33)은 제3 워드라인(WL3)을 공유한다. 제4 행에 배치되는 단위셀들(400-41, 400-42, 400-43)은 제4 워드라인(WL4)을 공유한다. 제1 열에 배치되는 단위셀들(400-11, 400-21, 300-31, 400-41)은, 제1 비트라인(BL1) 및 제1 바디바이어스라인(BBL1)을 공유한다. 제2 열에 배치되는 단위셀들(400-12, 400-22, 300-32, 400-42)은, 제2 비트라인(BL2) 및 제2 바디바이어스라인(BBL2)을 공유한다. 제3 열에 배치되는 단위셀들(400-13, 400-23, 300-33, 400-43)은, 제3 비트라인(BL3) 및 제3 바디바이어스라인(BBL3)을 공유한다. 모든 단위셀들은 소스라인(SL)을 공유한다.
복수개의 행들 중 각각의 행의 홀수번째 행에 배치되는 단위셀들 각각과, 다음번째 행 및 동일한 열에 배치되는 단위셀은 제2 불순물접합단자들끼리 연결된다다. 따라서 홀수번째 행에 배치되는 단위셀들 각각과, 다음번째 행 및 동일한 열에 배치되는 단위셀은 소스라인(SL)에 연결되는 접점을 기준으로 상호 대칭이 되도록 배치된다. 예컨대 제1 행 및 제1 열의 단위셀(400-11)의 제2 불순물접합단자(433-11)은, 제2 행 및 제1 열의 단위셀(400-21)의 제2 불순물접합단자(433-21)와 연결되며, 두 단위셀들(400-11, 400-21)은 소스라인(SL)에 연결되는 접점을 기준으로 상호 대칭이 된다. 복수개의 행들 중 각각의 행의 짝수번째 행에 배치되는 단위셀들 각각과, 다음번째 행 및 동일한 열에 배치되는 단위셀은 제1 불순물접합단자들끼리 연결된다. 따라서 짝수번째 행에 배치되는 단위셀들 각각과, 다음번째 행 및 동일한 열에 배치되는 단위셀은 비트라인(BL)에 연결되는 접점을 기준으로 상호 대칭이 되도록 배치된다. 예컨대 제2 행 및 제1 열의 단위셀(400-21)의 제1 불순물접합단자(423-21)은, 제3 행 및 제1 열의 단위셀(400-31)의 제1불순물접합단자(423-31)와 연결되며, 두 단위셀들(400-21, 400-31)은 비트라인(BL)에 연결되는 접점을 기준으로 상호 대칭이 된다.
도 16은 도 15의 불휘발성 메모리 셀어레이의 프로그램 동작을 설명하기 위해 나타내 보인 도면이다. 도 16에서 도 15와 동일한 참조부호는 동일한 구성요소를 나타낸다. 본 예에서는, 제1 행 및 제1 열의 단위셀(400-11)을 선택적으로 프로그램하는 경우를 예로 들기로 한다. 다른 행 및 열의 단위셀을 프로그램하는 경우에도 동일한 프로그램 방식이 적용될 수 있다. 도 16을 참조하면, 선택 단위셀(400-11)에 연결되는 제1 워드라인(WL1)에는 포지티브 프로그램전압(+Vpp)을 인가하고, 나머지 워드라인들(WL2-WL4)은 그라운드시킨다. 선택 단위셀(400-11)에 연결디는 제1 비트라인(BL1) 및 제1 바디바이어스라인(BBL1)은 그라운드시킨다. 나머지 비트라인들(BL2-BL3)에는 각각 포지티브 프로그램비트라인전압(+Vpbl)을 인가한다. 나머지 바디바이어스라인들(BBL2-BBL3)에는 각각 포지티브 프로그램바디전압(+Vpbbl)을 인가한다. 포지티브 프로그램전압(+Vpp)은, 포지티브 프로그램전압(+Vpp)에 의해 플로팅게이트층으로 커플링되는 커플링 전압이, 바디 내의 전자들을 플로팅게이트층으로 F-N 터널링시킬 수 있을 정도의 크기를 나타낼 수 있을 정도의 크기를 갖는다. 포지티브 프로그램바디전압(+Vpbbl)은, 포지티브 프로그램전압(+Vpp)에 의해 유도되는 커플링 전압의 크기보다 작은 크기를 갖는다. 포지티브 프로그램바디전압(+Vpbbl)은, 바디 내의 전자들이 플로팅게이트층으로 F-N 터널링되지 않을 정도의 크기를 가지며, 또한 포지티브 프로그램전압(+Vpp)에 의해 유도되는 커플링 전압과의 차이로 인한 수직 전계에 의해 바디 내의 전자들이 플로팅게이트층으로 F-N 터널링되지 않을 정도의 크기를 갖는다.
도 17은 도 16의 불휘발성 메모리 셀어레이의 선택 단위셀의 프로그램 동작을 설명하기 위해 나타내 보인 단면도이다. 도 17에 나타낸 바와 같이, 선택 단위셀(400-11)에 연결되는 제1 워드라인(WL1)에 인가되는 포지티브 프로그램전압(+Vpp)은, 제1 컨택플러그(417-11)로 인가되고, 이에 따라 전하저장 소자(410-11)의 플로팅게이트층(412-11)에는 일정 크기의 커플링전압이 유도된다. 이 커플링전압이 유도되는 플로팅게이트층(417-11)과, 그라운드 전압, 즉 0V가 인가되는 바디(402-11) 사이에는 수직 전계가 형성된다. 이 수직 전계에 의해, 도면에서 화살표로 나타낸 바와 같이, 바디(402-11) 내의 전자들이 터널절연층(411-11)을 관통하여 플로팅게이트층(412-11)으로 F-N 터널링된다. 제1 워드라인(WL1)에 인가되는 포지티브 프로그램전압(+Vpp)으로 인해, 제1 선택트랜지스터(420-11) 및 제2 선택트랜지스터(430-11)에는 채널반전층이 형성되지만, 전하저장 소자(410-11)의 프로그램 동작에는 영향을 주지 않는다.
도 18은 도 16의 불휘발성 메모리 셀어레이의 선택 단위셀과 제1 워드라인을 공유하는 비선택 단위셀의 프로그램 금지 동작을 설명하기 위해 나타내 보인 단면도이다. 도 18에 나타낸 바와 같이, 선택 단위셀(400-11)과 제1 워드라인(WL1) 을 공유하는 비선택 단위셀(400-12)의 경우, 제1 워드라인(WL1)에 인가되는 포지티브 프로그램전압(+Vpp)은, 제1 컨택플러그(417-12)로 인가되고, 이에 따라 전하저장 소자(410-12)의 플로팅게이트층(412-12)에는 일정 크기의 커플링전압이 유도된다. 이 커플링전압이 유도되는 플로팅게이트층(412-12)과, 포지티브 프로그램바디전압(+Vpbbl)이 인가되는 바디(402-12) 사이에는 두 전압차에 의한 수직 전계가 형성된다. 도 16을 참조하여 설명한 바와 같이, 포지티브 프로그램바디전압(+Vpbbl)은, 플로팅게이트층(412-12)에 유도되는 커플링 전압과의 차이로 인한 수직 전계에 의해 바디(402-12) 내의 전자들이 플로팅게이트층(412-12)으로 F-N 터널링되지 않을 정도의 크기를 갖는다. 따라서 전하저장 소자(410-12)에서 바디(402-12) 내의 전자들은 터널절연층(411-12)을 관통하여 플로팅게이트층(412-12)으로 F-N 터널링되지 않으며, 비선택 단위셀(400-12)은 프로그램 금지된다. 제1 워드라인(WL1)에 인가되는 포지티브 프로그램전압(+Vpp)으로 인해, 제1 선택트랜지스터(420-12) 및 제2 선택트랜지스터(430-12)에는 채널반전층이 형성되지만, 제1 바디바이어스라인(BBL1)에 인가되는 포지티브 프로그램바디전압(+Vpbbl)이, 제2 비트라인(BL2)에 인가되는 포지티브 프로그램비트라인전압(+Vpbl)과 실질적으로 같은 크기를 가짐에 따라, 전하저장 소자(410-12)의 프로그램 금지 동작에는 영향을 주지 않는다. 선택 단위셀(400-11)과 제1 워드라인(WL1) 을 공유하는 나머지 비선택 단위셀들도 동일한 방식으로 프로그램 금지된다.
도 19는 도 16의 불휘발성 메모리 셀어레이의 선택 단위셀과 제1 비트라인 및 제1 바디바이어스라인을 공유하는 비선택 단위셀의 프로그램 금지 동작을 설명하기 위해 나타내 보인 단면도이다. 도 19에 나타낸 바와 같이, 선택 단위셀(400-11)과 제1 비트라인(BL1) 및 제1 바디바이어스라인(BBL1)을 공유하는 비선택 단위셀(400-21)의 경우, 제2 워드라인(WL2)에 인가되는 그라운드 전압은, 제1 컨택플러그(417-21)로 인가되고, 이에 따라 전하저장 소자(410-21)의 플로팅게이트층(412-21)은 그라운드 전압에 커플링되는 커플링 전압, 즉 0V의 전위를 갖게 된다. 제1 바디바이어스라인(+BBL1)을 통해 그라운드 전압이 인가됨에 따라, 플로팅게이트층(412-21)과, 바디(402-21) 사이에는 수직 전계가 형성되지 않는다. 이에 따라 전하저장 소자(410-21)에서 바디(402-21) 내의 전자들은 터널절연층(411-21)을 관통하여 플로팅게이트층(412-21)으로 F-N 터널링되지 않으며, 비선택 단위셀(400-21)은 프로그램 금지된다. 제2 워드라인(WL2)에 인가되는 그라운드 전압으로 인해, 제1 선택트랜지스터(420-21) 및 제2 선택트랜지스터(430-21)는 모두 턴-오프된다. 선택 단위셀(400-11)과 제1 비트라인(BL1) 및 제1 바디바이어스라인(BBL1)을 공유하는 나머지 비선택 단위셀들도 동일한 방식으로 프로그램 금지된다.
도 20은 도 16의 불휘발성 메모리 셀어레이의 선택 단위셀과 제1 워드라인, 제1 비트라인 및 제1 바디바이어스라인을 모두 공유하지 않는 비선택 단위셀의 프로그램 금지 동작을 설명하기 위해 나타내 보인 단면도이다. 도 20에 나타낸 바와 같이, 선택 단위셀(400-11)과 제1 워드라인(WL1), 제1 비트라인(BL1) 및 제1 바디바이어스라인(BBL1)을 모두 공유하지 않는 비선택 단위셀(400-22)의 경우, 제2 워드라인(WL2)에 인가되는 그라운드 전압은, 제1 컨택플러그(417-22)로 인가되고, 이에 따라 전하저장 소자(410-22)의 플로팅게이트층(412-22)은 그라운드 전압에 커플링되는 커플링 전압, 즉 0V의 전위를 갖게 된다. 0V가 유도되는 플로팅게이트층(412-22)과, 포지티브 프로그램바디전압(+Vpbbl)이 인가되는 바디(402-22) 사이에는 두 전압차에 의한 수직 전계가 형성된다. 도 16을 참조하여 설명한 바와 같이, 포지티브 프로그램바디전압(+Vpbbl)은, 바디(402-22) 내의 전자들이 플로팅게이트층(412-22)으로 F-N 터널링되지 않을 정도의 크기를 갖는다. 따라서 전하저장 소자(410-12)에서 바디(402-12) 내의 전자들은 터널절연층(411-22)을 관통하여 플로팅게이트층(412-22)으로 F-N 터널링되지 않으며, 비선택 단위셀(400-22)은 프로그램 금지된다. 제2 워드라인(WL2)에 인가되는 그라운드 전압으로 인해, 제1 선택트랜지스터(420-22) 및 제2 선택트랜지스터(430-22)는 모두 턴-오프된다. 선택 단위셀(400-11)과 제1 워드라인(WL1), 제1 비트라인(BL1) 및 제1 바디바이어스라인(BBL1)을 모두 공유하지 않는 나머지 비선택 단위셀들도 동일한 방식으로 프로그램 금지된다.
도 21은 도 15의 불휘발성 메모리 셀어레이의 이레이즈 동작의 일 예를 설명하기 위해 나타내 보인 도면이다. 도 21에서 도 15와 동일한 참조부호는 동일한 구성요소를 나타낸다. 본 예에 따른 이레이즈 동작은, 불휘발성 메모리 셀어레이(400)를 구성하는 단위셀들 중 일부 단위셀들만 선택적으로, 예컨대 페이지(page) 단위로 이레이즈되도록 수행될 수 있다. 비트라인 및 바디바이어스라인을 공유하는 단위셀들이 하나의 페이지를 구성하도록 페이지 버퍼(page buffer)가 구성되는 경우, 페이지 단위로 이레이즈 동작이 수행되도록 할 수 있다. 이 경우 하나의 페이지만 이레이즈시킬 수도 있으며, 또는 복수개의 페이지들에 대해 이레이즈 동작이 수행되도록 할 수도 있다. 도 21을 참조하면, 제1 비트라인(BL1) 및 제1 바디바이어스라인(BBL1)을 공유하는 단위셀들, 즉 제1 열을 구성하는 단위셀들(400-11, 400-21, 400-31, 400-41)을 이레이즈시키고자 할 경우, 모든 워드라인들(WL1-WL4)에 그라운드 전압을 인가한다. 모든 비트라인들(BL1-BL3) 및 소스라인(SL)은 모두 플로팅시킨다. 이레이즈하고자 하는 페이지에 연결되는 제1 바디바이어스라인(BBL1)에는 포지티브 이레이즈전압(+Vee)을 인가하고, 나머지 바디바이어스라인들(BBL2-BBL3)은 모두 그라운드시킨다.
도 22는 도 21의 불휘발성 메모리 셀어레이의 선택 단위셀의 이레이즈 동작을 설명하기 위해 나타내 보인 단면도이다. 도 22를 참조하면, 이레이즈 선택된 페이지를 구성하는 단위셀들 중 제1 행 및 제1 열의 단위셀(400-11)을 예로 들면, 제1 워드라인(WL1)에 인가되는 그라운드 전압은, 제1 컨택플러그(417-11)로 인가되고, 이에 따라 전하저장 소자(410-11)의 플로팅게이트층(412-11)은 그라운드 전압에 커플링되는 커플링 전압, 즉 0V의 전위를 갖게 된다. 0V가 유도되는 플로팅게이트층(412-11)과, 포지티브 이레이즈전압(+Vee)이 인가되는 바디(402-11) 사이에는 두 전압차에 의한 수직 전계가 형성된다. 이 수직 전계에 의해, 도면에서 화살표로 나타낸 바와 같이, 플로팅게이트층(412-11) 내의 전자들이 터널절연층(411-11)을 관통하여 바디(402-11)로 F-N 터널링된다. 제1 워드라인(WL1)에 인가되는 그라운드 전압으로 인해, 제1 선택트랜지스터(420-11) 및 제2 선택트랜지스터(430-11)는 모두 턴-오프된다.이레이즈 선택된 페이지를 구성하는 나머지 단위셀들(400-21, 400-31, 400-41)도 동일한 방식에 의해 이레이즈 동작이 수행된다.
도 23은 도 21의 불휘발성 메모리 셀어레이의 비선택 단위셀의 이레이즈 금지 동작을 설명하기 위해 나타내 보인 단면도이다. 도 23을 참조하면, 이레이즈 선택되지 않은 페이지를 구성하는 단위셀들 중 제1 행 및 제2 열의 단위셀(400-12)을 예로 들면, 제1 워드라인(WL1)에 인가되는 그라운드 전압은, 제1 컨택플러그(417-12)로 인가되고, 이에 따라 전하저장 소자(410-12)의 플로팅게이트층(412-12)은 그라운드 전압에 커플링되는 커플링 전압, 즉 0V의 전위를 갖게 된다. 0V가 유도되는 플로팅게이트층(412-12)과, 그라운드 전압이 인가되는 바디(402-12) 사이에는 수직 전계가 형성되지 않으며, 따라서 플로팅게이트층(412-12) 내의 전자들이 터널절연층(411-12)을 관통하여 바디(402-12)로 F-N 터널링하지 못한다. 제1 워드라인(WL1)에 인가되는 그라운드 전압으로 인해, 제1 선택트랜지스터(420-12) 및 제2 선택트랜지스터(430-12)는 모두 턴-오프된다. 이레이즈 선택되지 않은 페이지를 구성하는 나머지 단위셀들도 동일한 방식에 의해 이레이즈 금지 동작이 수행된다.
도 24는 도 15의 불휘발성 메모리 셀어레이의 이레이즈 동작의 다른 예를 설명하기 위해 나타내 보인 도면이다. 도 24에서 도 15와 동일한 참조부호는 동일한 구성요소를 나타낸다. 본 예에 따른 이레이즈 동작은, 불휘발성 메모리 셀어레이(400)를 구성하는 단위셀들 중 복수개의 페이지들에 대해 이레이즈 동작이 수행되도록 한다. 도 24를 참조하면, 제1 비트라인(BL1) 및 제1 바디바이어스라인(BBL1)을 공유하는 단위셀들, 즉 제1 열을 구성하는 단위셀들(400-11, 400-21, 400-31, 400-41)과, 제3 비트라인(BL3) 및 제3 바디바이어스라인(BBL3)을 공유하는 단위셀들, 즉 제3 열을 구성하는 단위셀들(400-13, 400-23, 400-33, 400-43)을 이레이즈시키고자 할 경우를 예로 들기로 한다. 모든 워드라인들(WL1-WL4)에 그라운드 전압을 인가한다. 모든 비트라인들(BL1-BL3) 및 소스라인(SL)은 모두 플로팅시킨다. 이레이즈하고자 하는 페이지에 연결되는 제1 바디바이어스라인(BBL1) 및 제3 바디바이어스라인(BBL3)에는 각각 포지티브 이레이즈전압(+Vee)을 인가하고, 나머지 바디바이어스라인(BBL2)은 그라운드시킨다. 도 22를 참조하며 설명한 바와 같이, 워드라인이 그라운드되고, 바디바이어스라인에 포지티브 이레이즈전압(+Vee)이 인가된 제1 열 및 제3 열의 모든 단위셀들(400-11, 400-21, 400-31, 400-41, 400-13, 400-23, 400-33, 400-43)은 이레이즈 동작이 이루어진다. 반면에 워드라인 및 바디바이어스라인이 모두 그라운드에 연결되는 제2 열의 단위셀들(400-12, 400-22, 400-32, 400-42)은, 도 23을 참조하여 설명한 바와 같이, 이레이즈 동작이 이루어지지 않는다.
도 25는 도 15의 불휘발성 메모리 셀어레이의 이레이즈 동작의 또 다른 예를 설명하기 위해 나타내 보인 도면이다. 도 25에서 도 15와 동일한 참조부호는 동일한 구성요소를 나타낸다. 본 예에 따른 이레이즈 동작은, 불휘발성 메모리 셀어레이(400)를 구성하는 단위셀들 중 모든 페이지들에 대해 이레이즈 동작이 수행되도록 이루어진다. 도 25를 참조하면, 모든 워드라인들(WL1-WL4)에 그라운드 전압을 인가한다. 모든 비트라인들(BL1-BL3) 및 소스라인(SL)은 모두 플로팅시킨다. 그리고 모든 바디바이어스라인들(BBL1-BBL3)에 각각 포지티브 이레이즈전압(+Vee)을 인가한다. 도 22를 참조하며 설명한 바와 같이, 워드라인이 그라운드되고, 바디바이어스라인에 포지티브 이레이즈전압(+Vee)이 인가된 모든 단위셀들(400-11, 400-21, 400-31, 400-41, 400-12, 400-22, 400-32, 400-42, 400-13, 400-23, 400-33, 400-43)에 대해 이레이즈 동작이 이루어진다.
도 26은 도 15의 불휘발성 메모리 셀어레이의 리드 동작을 설명하기 위해 나타내 보인 도면이다. 도 26에서 도 15와 동일한 참조부호는 동일한 구성요소를 나타낸다. 본 예에서는, 제1 행 및 제1 열의 단위셀(400-11)을 선택적으로 리드하는 경우를 예로 들기로 한다. 다른 행 및 열의 단위셀을 리드하는 경우에도 동일한 리드 방식이 적용될 수 있다. 도 26을 참조하면, 선택 단위셀(400-11)에 연결되는 제1 워드라인(WL1)에는 포지티브 리드전압(+Vread)을 인가하고, 나머지 워드라인들(WL2-WL4)은 그라운드시킨다. 선택 단위셀(400-11)에 연결디는 제1 비트라인(BL1)에는 포지티브 리드비트라인전압(+Vrbl)을 인가하고, 나머지 비트라인들(BL2-BL3)은 그라운드시킨다. 모든 바디바이어스라인들(BBL1-BBL3) 및 소스라인(SL)도 그라운드시킨다. 포지티브 리드전압(+Vread)은, 포지티브 리드전압(+Vread)에 의해 플로팅게이트층으로 커플링되는 커플링 전압의 크기가, 이레이즈 상태에서의 문턱전압값과 프로그램 상태에서의 문턱전압값 사이가 되도록 하는 크기를 갖는다. 또한 포지티브 리드전압(+Vread)은 제1 선택트랜지스터 및 제2 선택트랜지스터가 턴 온 되도록 할 수 있는 크기, 즉 제1 선택트랜지스터의 문턱전압과 제2 선택트랜지스터의 문턱전압보다 큰 크기를 갖는다.
도 27은 도 26의 불휘발성 메모리 셀어레이의 프로그램 상태의 선택 단위셀의 리드 동작을 설명하기 위해 나타내 보인 단면도이다. 도 27에 나타낸 바와 같이, 선택 단위셀(400-11)에 연결되는 제1 워드라인(WL1)에 인가되는 포지티브 리드전압(+Vpp)은, 제1 컨택플러그(417-11)로 인가된다. 이에 따라 제1 선택트랜지스터(420-11) 및 제2 선택트랜지스터(430-11)의 각각의 채널영역에는 p형에서 n형으로 도전형이 반전된 제1 채널반전층(501-11) 및 제2 채널반전층(502-11)이 형성된다. 그리고 전하저장 소자(410-11)의 플로팅게이트층(412-11)에는 일정 크기의 커플링전압이 유도된다. 이 커플링전압은, 전하저장 소자(410-11)의 문턱전압값에 따라 전하저장 소자(410-11)의 채널영역에 채널반전층을 형성하거나, 또는 형성하지 않는다. 선택 단위셀(400-11)이 높은 문턱전압값을 갖는 프로그램 상태인 경우, 플로팅게이트층(412-11)에 커플링전압이 유도되더라도 전하저장 소자(410-11)에 채널반전층이 형성되지 않으며, 따라서 제1 채널반전층(501-11)과 제2 채널반전층(502-11) 사이에 전류이동통로가 형성되지 않는다. 이 경우 제1 비트라인(BL1) 및 소스라인(SL)에 각각 인가되는 포지티브 리드비트라인전압(+Vrbl) 및 그라운드전압에 의한 수평 전계가 형성되더라도 제1 불순물접합영역(421-11) 및 제2 불순물접합영역(431-11) 사이로 전류가 흐르지 않으며, 결국 제1 비트라인(BL1)으로 전류가 흐르지 않는다.
도 28은 도 26의 불휘발성 메모리 셀어레이의 이레이즈 상태의 선택 단위셀의 리드 동작을 설명하기 위해 나타내 보인 단면도이다. 도 28에 나타낸 바와 같이, 선택 단위셀(400-11)이 이레이즈 상태, 즉 낮은 문턱전압값을 갖는 경우, 플로팅게이트층(412-11)에 문턱전압값보다 높은 커플링전압이 유도됨에 따라 전하저장 소자(410-11)에 제3 채널반전층(503-11)이 형성되며, 따라서 제1 채널반전층(501-11), 제3 채널반전층(503-11), 및 제2 채널반전층(502-11)에 의해 제1 불순물접합영역(421-11) 및 제2 불순물접합영역(431-11) 사이에 전류이동통로가 형성된다. 제1 비트라인(BL1) 및 소스라인(SL)에 각각 인가되는 포지티브 리드비트라인전압(+Vrbl) 및 그라운드전압에 의한 수평 전계가 형성됨에 따라, 제1 불순물접합영역(421-11) 및 제2 불순물접합영역(431-11) 사이로 전류가 흐르며, 결국 제1 비트라인(BL1)으로 전류가 흐른다.
도 29는 도 26의 불휘발성 메모리 셀어레이의 선택 단위셀의 리드 동작시 선택 단위셀과 비트라인을 공유하는 비선택 단위셀의 동작을 설명하기 위해 나타내 보인 단면도이다. 도 29를 참조하면, 선택 단위셀(400-11)과 제1 비트라인(BL1)을 공유하는 비선택 단위셀(400-21)의 경우, 제2 워드라인(WL2)이 그라운드됨에 따라, 비선택 단위셀(400-21)의 상태와 관련없이 전하저장 소자(410-21), 제1 선택트랜지스터(420-21), 및 제3 선택트랜지스터(430-21)에는 모두 채널 반전층이 형성되지 않는다. 따라서 제1 비트라인(BL1) 및 소스라인(SL)에 각각 인가되는 포지티브 리드비트라인전압(+Vrbl) 및 그라운드전압에 의한 수평 전계가 형성되더라도 제1 불순물접합영역(421-21) 및 제2 불순물접합영역(431-21) 사이로 전류가 흐르지 않으며, 결국 선택 단위셀(400-11)의 상태를 리드하기 위한 제1 비트라인(BL1)으로의 전류센싱에 영향을 주지 않는다.
도 30은 도 26의 불휘발성 메모리 셀어레이의 선택 단위셀의 리드 동작시 선택 단위셀과 비트라인을 공유하는 오버-이레이즈된 비선택 단위셀의 동작을 설명하기 위해 나타내 보인 단면도이다. 도 30을 참조하면, 선택 단위셀(400-11)과 제1 비트라인(BL1)을 공유하는 비선택 단위셀(400-21)이 오버-이레이즈된 상태인 경우, 즉 0V보다 낮은 문턱전압을 갖는 경우, 제2 워드라인(WL2)에 그라운드 전압이 인가됨에 따라, 전하저장 소자(410-21)에는 제3 채널 반전층(503-21)이 형성된다. 그러나 제1 선택트랜지스터(420-21) 및 제3 선택트랜지스터(430-21)에는 모두 채널 반전층이 형성되지 않으며, 이에 따라 제1 비트라인(BL1) 및 소스라인(SL)에 각각 인가되는 포지티브 리드비트라인전압(+Vrbl) 및 그라운드전압에 의한 수평 전계가 형성되더라도 제1 불순물접합영역(421-21) 및 제2 불순물접합영역(431-21) 사이로 전류가 흐르지 않는다. 따라서 비선택 단위셀(400-21)이 오버-이레이즈된 상태이더라도, 선택 단위셀(400-11)의 상태를 리드하기 위한 제1 비트라인(BL1)으로의 전류센싱에 영향을 주지 않는다.
도 31은 일 예에 따른 불휘발성 메모리 셀어레이를 나타내 보인 레이아웃도이다. 도 31을 참조하면, 불휘발성 메모리 셀어레이(600)는, 복수개의 행들 및 복수개의 열들의 교차점들에 각각 위치하는 복수개의 단위셀들을 포함한다. 불휘발성 메모리 셀어레이(600)는, 제1 방향을 따라 연장되도록 배치되는 복수개의 제1 내지 제3 액티브영역들(605-1, 605-2, 605-3)을 포함한다. 제1 내지 제3 액티브영역들(605-1, 605-2, 605-3)의 각각은 제1 방향과 교차하는 제2 방향을 따라 상호 이격되도록 배치된다. 제1 내지 제3 액티브영역들(605-1, 605-2, 605-3)의 각각은 소자분리영역에 의해 한정될 수 있다. 제1 액티브영역(605-1)은, 예컨대 p형 도전형의 제1 바디(602-1)에 의해 둘러싸인다. 제2 액티브영역(605-2)은, 예컨대 p형 도전형의 제2 바디(602-2)에 의해 둘러싸인다. 제3 액티브영역(605-3)은, 예컨대 p형 도전형의 제3 바디(602-3)에 의해 둘러싸인다. 일 예에서 제1 내지 제3 바디(602-1, 602-2, 605-3) 각각은 웰영역으로 구성될 수 있다. 제1 내지 제3 액티브영역들(605-1, 605-2, 605-3)의 각각은, 불휘발성 메모리 셀어레이(600)의 각각의 행 내에 배치된다. 예컨대 제1 액티브영역(605-1)은 제1 행 내에 배치되고, 제2 액티브영역(605-2)은 제2 행 내에 배치되며, 그리고 제3 액티브영역(605-3)은 제3 행 내에 배치된다. 행들의 개수 및 각 행을 구성하는 셀들의 개수는 다양하게 변할 수 있다.
제1 액티브영역(605-1) 위에는 복수개의 플로팅게이트층들(612-11, 612-12, 612-13, 612-14)이 배치된다. 도면에 나타내지는 않았지만, 플로팅게이트층들(612-11, 612-12, 612-13, 612-14)과 제1 액티브영역(605-1) 사이에는 터널절연층이 배치될 수 있다. 제2 액티브영역(605-2) 위에는 복수개의 플로팅게이트층들(612-21, 612-22, 612-23, 612-24)이 배치된다. 도면에 나타내지는 않았지만, 플로팅게이트층들(612-21, 612-22, 612-23, 612-24)과 제2 액티브영역(605-2) 사이에는 터널절연층이 배치될 수 있다. 그리고 제3 액티브영역(605-3) 위에는 복수개의 플로팅게이트층들(612-31, 612-32, 612-33, 612-34)이 배치된다. 도면에 나타내지는 않았지만, 플로팅게이트층들(612-31, 612-32, 612-33, 612-34)과 제3 액티브영역(605-3) 사이에는 터널절연층이 배치될 수 있다.
플로팅게이트층들 및 플로팅게이트층의 양 측면에 인접하는 액티브영역 위에는 복수개의 제1 컨택플러그들(617-1, 617-2, 617-3, 617-4)이 제2 방향을 따라 연장되도록 배치된다. 제1 컨택플러그들(617-1, 617-2, 617-3, 617-4) 각각은 제1 방향을 따라 상호 이격되도록 배치된다. 제1 컨택플러그들(617-1, 617-2, 617-3, 617-4) 각각은, 불휘발성 메모리 셀어레이(600)의 각각의 열 내에 배치된다. 제1 열의 제1 컨택플러그(617-1)는 플로팅게이트층들(612-11, 612-21, 612-31)과 중첩된다. 제1 컨택플러그(617-1)와 플로팅게이트층들(612-11, 612-21, 612-31) 사이에는 절연층(미도시)이 배치될 수 있다. 제1 컨택플러그(617-1)와 플로팅게이트층들(612-11, 612-21, 612-31) 각각의 양 측면에 인접하는 액티브영역(605-1, 605-2, 605-3) 사이에는 게이트절연층이 배치될 수 있다. 제2 열의 제1 컨택플러그(617-2)는 플로팅게이트층들(612-12, 612-22, 612-32)과 중첩된다. 제1 컨택플러그(617-2)와 플로팅게이트층들(612-12, 612-22, 612-32) 사이에는 절연층(미도시)이 배치될 수 있다. 제1 컨택플러그(617-2)와 플로팅게이트층들(612-12, 612-22, 612-32) 각각의 양 측면에 인접하는 액티브영역(605-1, 605-2, 605-3) 사이에는 게이트절연층이 배치될 수 있다. 제3 열의 제1 컨택플러그(617-3)는 플로팅게이트층들(612-13, 612-23, 612-33)과 중첩된다. 제1 컨택플러그(617-3)와 플로팅게이트층들(612-13, 612-23, 612-33) 사이에는 절연층(미도시)이 배치될 수 있다. 제1 컨택플러그(617-3)와 플로팅게이트층들(612-13, 612-23, 612-33) 각각의 양 측면에 인접하는 액티브영역(605-1, 605-2, 605-3) 사이에는 게이트절연층이 배치될 수 있다. 제4 열의 제1 컨택플러그(617-4)는 플로팅게이트층들(612-14, 612-24, 612-34)과 중첩된다. 제1 컨택플러그(617-4)와 플로팅게이트층들(612-14, 612-24, 612-34) 사이에는 절연층(미도시)이 배치될 수 있다. 제1 컨택플러그(617-4)와 플로팅게이트층들(612-14, 612-24, 612-34) 각각의 양 측면에 인접하는 액티브영역(605-1, 605-2, 605-3) 사이에는 게이트절연층이 배치될 수 있다.
제1 컨택플러그들(617-1, 617-2, 617-3, 617-4) 양 측면의 제1 액티브영역(605-1)에는, 예컨대 n+형의 제1 불순물접합영역(622-1) 및 n+형의 제2 불순물접합영역(632-1)이 배치된다. n+형의 제1 불순물접합영역(622-1) 및 n+형의 제2 불순물접합영역(632-1) 위에는 각각 제2 컨택플러그(627-1) 및 제3 컨택플러그(637-1)이 배치된다. 제1 컨택플러그들(617-1, 617-2, 617-3, 617-4) 양 측면의 제2 액티브영역(605-2)에는, 예컨대 n+형의 제1 불순물접합영역(622-2) 및 n+형의 제2 불순물접합영역(632-2)이 배치된다. n+형의 제1 불순물접합영역(622-2) 및 n+형의 제2 불순물접합영역(632-2) 위에는 각각 제2 컨택플러그(627-2) 및 제3 컨택플러그(637-2)이 배치된다. 그리고 제1 컨택플러그들(617-1, 617-2, 617-3, 617-4) 양 측면의 제3 액티브영역(605-3)에는, 예컨대 n+형의 제1 불순물접합영역(622-3) 및 n+형의 제2 불순물접합영역(632-3)이 배치된다. n+형의 제1 불순물접합영역(622-3) 및 n+형의 제2 불순물접합영역(632-3) 위에는 각각 제2 컨택플러그(627-3) 및 제3 컨택플러그(637-3)가 배치된다.
제1 컨택플러그들(617-1, 617-2ㅡ 617-3, 617-4) 각각은 워드라인들(WL1-WL4) 각각에 연결된다. 제1 행에 배치되는 제2 컨택플러그들(627-1)은 제1 비트라인(BL1)에 공통으로 결합된다. 제2 행에 배치되는 제2 컨택플러그들(627-2)은 제2 비트라인(BL2)에 공통으로 결합된다. 제3 행에 배치되는 제2 컨택플러그들(627-3)은 제3 비트라인(BL3)에 공통으로 결합된다. 모든 제3 컨택플러그들(637-1, 637-2, 637-3)은 하나의 소스라인(SL)에 공통으로 결합된다. 제1 바디(602-1)는 제4 컨택플러그(647-1)를 통해 제1 바디바이어스라인(BBL1)에 결합된다. 제2 바디(602-2)는 제4 컨택플러그(647-2)를 통해 제2 바디바이어스라인(BBL2)에 결합된다. 그리고 제3 바디(602-3)는 제4 컨택플러그(647-3)를 통해 제3 바디바이어스라인(BBL3)에 결합된다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다.
100...불휘발성 메모리소자의 단위셀
110...전하저장 소자 111...컨트롤게이트단자
112...바디단자 120...제1 선택트랜지스터
121...제1 선택게이트단자 123...제1 불순물접합단자
130...제2 선택트랜지스터 131...제2 선택게이트단자
133...제2 불순물접합단자

Claims (24)

  1. 워드라인 및 바디바이어스라인에 각각 연결되는 컨트롤게이트단자 및 바디단자를 갖는 모스 커패시터 구조의 전하저장 소자;
    상기 워드라인에 연결되는 제1 선택게이트단자와, 비트라인에 연결되는 제1 불순물접합단자를 가지며, 상기 바디단자를 공유하는 제1 하프-모스 선택트랜지스터; 및
    상기 워드라인에 연결되는 제2 선택게이트단자와, 소스라인에 연결되는 제2 불순물접합단자를 가지며, 상기 바디단자를 공유하는 제2 하프-모스 선택트랜지스터를 포함하며,
    상기 제1 하프-모스 선택트랜지스터 및 제2 하프-모스 선택트랜지스터는, 상기 전하저장 소자의 양쪽에서 상호 직렬 연결되도록 배치되되,
    상기 전하저장 소자는 제1 채널영역을 갖고, 상기 제1 하프-모스 선택트랜지스터는 제2 채널영역을 갖고, 그리고 상기 제2 하프-모스 선택트랜지스터는 제3 채널영역을 가지며, 그리고
    상기 제2 채널영역은 상기 제1 채널영역의 일 측에 인접하여 배치되고, 상기 제3 채널영역은, 상기 제1 채널영역의 다른 측에 인접하여 배치되는 불휘발성 메모리소자.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 하프-모스 선택트랜지스터의 양단은, 각각 상기 전하저장 소자 및 상기 제1 불순물접합단자에 연결되는 불휘발성 메모리소자.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제2 하프-모스 선택트랜지스터의 양단은, 각각 상기 전하저장 소자 및 상기 제2 불순물접합단자에 연결되는 불휘발성 메모리소자.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 전하저장 소자, 제1 하프-모스 선택트랜지스터, 및 제2 하프-모스 선택트랜지스터는 n 채널형인 불휘발성 메모리소자.
  5. 제1 채널영역과, 상기 제1 채널영역의 양 측면에 각각 인접하여 배치되는 제2 채널영역 및 제3 채널영역을 갖는 바디;
    상기 바디 상부영역에서 상기 제2 채널영역의 일 측에 접하도록 배치되는 제1 불순물접합영역;
    상기 바디 상부영역에서 상기 제3 채널영역의 일 측에 접하도록 배치되는 제2 불순물접합영역;
    상기 제1 채널영역 위에 배치되는 터널절연층 및 플로팅게이트층;
    상기 플로팅게이트층의 측면들 및 상부면을 덮으면서 상기 제2 채널영역 및 제3 채널영역 위를 덮도록 연장되는 절연층;
    상기 제1 불순물접합영역, 제2 불순물접합영역, 및 절연층 위에 배치되는 층간절연층;
    상기 층간절연층 내에 그리고 상기 절연층 상에 배치되어 상기 플로팅게이트층의 상부면 및 측면들과 각각 수직방향 및 수평방향으로 중첩하는 제1 컨택플러그; 및
    상기 층간절연층을 관통하여 상기 제1 불순물접합영역 및 제2 불순물접합영역에 각각 컨택되는 제2 및 제3 컨택플러그를 포함하는 불휘발성 메모리소자.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제5항에 있어서,
    상기 바디는 p형 도전형을 갖고, 상기 제1 및 제2 불순물접합영역은 n+형 도전형을 갖는 불휘발성 메모리소자.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제5항에 있어서,
    상기 제1 불순물접합영역은, 상기 제2 채널영역의 양 단부 중 상기 제1 채널영역에 인접하는 단부의 반대 단부에 배치되는 불휘발성 메모리소자.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제7항에 있어서,
    상기 제1 불순물접합영역의 양 단부들 중 상기 제2 채널영역에 인접하는 단부는 상기 제1 컨택플러그의 일 측면 단부와 자동 정렬되는 불휘발성 메모리소자.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제5항에 있어서,
    상기 제2 불순물접합영역은, 상기 제3 채널영역의 양 단부 중 상기 제1 채널영역에 인접하는 단부의 반대 단부에 배치되는 불휘발성 메모리소자.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 제2 불순물접합영역의 양 단부들 중 상기 제3 채널영역에 인접하는 단부는 상기 제1 컨택플러그의 반대 측면 단부와 자동 정렬되는 불휘발성 메모리소자.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제5항에 있어서,
    상기 제2 채널영역 및 제3 채널영역 위로 연장되는 절연층은, 상기 터널절연층보다 상대적으로 큰 두께를 갖는 불휘발성 메모리소자.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 상기 제2 채널영역 및 제3 채널영역 위로 연장되는 절연층의 두께는, 상기 터널절연층 두께의 적어도 1.5배인 불휘발성 메모리소자.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제5항에 있어서,
    상기 제1 컨택플러그는, 상기 제2 컨택플러그 및 제3 컨택플러그와 동일한 금속물질층으로 구성되는 불휘발성 메모리소자.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제13항에 있어서,
    상기 금속물질층은 텅스텐(W)층을 포함하는 불휘발성 메모리소자.
  15. 복수개의 단위셀들이 복수의 행들 및 열들의 매트릭스 형태로 배치되어 구성되는 불휘발성 메모리 셀어레이에 있어서,
    상기 단위셀들 각각은,
    워드라인 및 바디바이어스라인에 각각 연결되는 컨트롤게이트단자 및 바디단자를 갖는 모스 커패시터 구조의 전하저장 소자;
    상기 워드라인에 연결되는 제1 선택게이트단자와, 비트라인에 연결되는 제1 불순물접합단자를 가지며, 상기 바디단자를 공유하는 제1 하프-모스 선택트랜지스터; 및
    상기 워드라인에 연결되는 제2 선택게이트단자와, 소스라인에 연결되는 제2 불순물접합단자를 가지며, 상기 바디단자를 공유하는 제2 하프-모스 선택트랜지스터를 포함하며,
    상기 제1 하프-모스 선택트랜지스터 및 제2 하프-모스 선택트랜지스터는, 상기 전하저장 소자의 양쪽에서 상호 직렬 연결되도록 배치되되,
    상기 전하저장 소자는 제1 채널영역을 갖고, 상기 제1 하프-모스 선택트랜지스터는 제2 채널영역을 갖고, 그리고 상기 제2 하프-모스 선택트랜지스터는 제3 채널영역을 가지며, 그리고
    상기 제2 채널영역은 상기 제1 채널영역의 일 측에 인접하여 배치되고, 상기 제3 채널영역은, 상기 제1 채널영역의 다른 측에 인접하여 배치되는 불휘발성 메모리 셀어레이.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서,
    각각의 행에 배치되는 단위셀들은 하나의 워드라인을 공유하는 불휘발성 메모리 셀어레이.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서,
    각각의 열에 배치되는 단위셀들은 하나의 비트라인 및 바디바이어스라인을 공유하는 불휘발성 메모리 셀어레이.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서,
    모든 단위셀들은 하나의 소스라인을 공유하는 불휘발성 메모리 셀어레이.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서,
    상기 행들 중 홀수번째 행에 배치되는 단위셀들 각각의 제2 불순물접합단자는, 상기 행들 중 상기 홀수번째 행에 배치되는 단위셀들 각각과 동일한 열에 속하면서 상기 홀수번째 행의 다음의 짝수번째 행에 배치되는 단위셀의 제2 불순물접합단자와 연결되고, 그리고
    상기 행들 중 짝수번째 행에 배치되는 단위셀들 각각의 제1 불순물접합단자는, 상기 행들 중 상기 짝수번째 행에 배치되는 단위셀들 각각과 동일한 열에 속하면서 상기 짝수번째 행의 다음의 홀수번째 행에 배치되는 단위셀의 제1 불순물접합단자와 연결되는 불휘발성 메모리 셀어레이.
  20. 제1 방향을 따라 연장되도록 배치되며, 상기 제1 방향과 교차하는 제2 방향을 따라 상호 이격되도록 배치되는 액티브영역들;
    상기 액티브영역들 각각을 둘러싸도록 배치되는 바디들;
    상기 액티브영역들 위에 배치되는 플로팅게이트층들;
    상기 액티브영역들과 교차하도록 상기 제2 방향을 따라 연장되도록 배치되고, 상기 제1 방향을 따라 상호 이격되도록 배치되며, 각각이 상기 플로팅게이트층 및 상기 플로팅게이트층의 양 측면에 인접하는 액티브영역 위에 배치되는 제1 컨택플러그들;
    상기 제1 컨택플러그들 각각의 양 측면의 액티브영역 내에 각각 배치되는 제1 불순물접합영역 및 제2 불순물접합영역; 및
    상기 제1 불순물접합영역 및 제2 불순물접합영역 위에 각각 배치되는 제2 컨택플러그 및 제3 컨택플러그를 포함하는 불휘발성 메모리 셀어레이.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    제20항에 있어서,
    상기 제1 컨택플러그들 각각은 하나의 워드라인에 연결되는 불휘발성 메모리 셀어레이.
  22. ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈
    제20항에 있어서,
    동일한 액티브영역 위에 연결되는 제2 컨택플러그들은 하나의 비트라인에 공통으로 결합되는 불휘발성 메모리 셀어레이.
  23. ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈
    제20항에 있어서,
    모든 제3 컨택플러그들은 하나의 소스라인에 공통으로 결합되는 불휘발성 메모리 셀어레이.
  24. 기판 내의 웰영역 위에 제1 절연층 및 플로팅게이트층을 순차적으로 형성하는 단계;
    상기 제1 절연층 및 플로팅게이트층 위에 제2 절연층 및 스페이서용절연층을 형성하는 단계;
    상기 스페이서용절연층에 대한 이방성식각으로 상기 플로팅게이트층 측벽의 제2 절연층 위에 제1 및 제2 스페이서층을 형성하는 단계;
    이온주입을 수행하여 상기 제1 및 제2 스페이서층에 자동 정렬되는 제1 불순물접합영역 및 제2 불순물접합영역을 형성하는 단계;
    상기 플로팅게이트층 위에 제3 절연층을 형성하는 단계;
    상기 제1 불순물접합영역, 제2 불순물접합영역, 및 제3 절연층을 덮는 층간절연층을 형성하는 단계;
    상기 층간절연층을 선택적으로 제거하여 상기 제1 불순물접합영역과, 상기 제2 불순물접합영역과, 상기 제3 절연층과, 그리고 상기 제1 및 제2 스페이서층의 일부를 노출시키는 컨택홀들을 형성하는 단계;
    상기 컨택홀에 의해 노출되는 제1 및 제2 스페이서층을 제거하는 단계; 및
    상기 컨택홀들 내부를 금속물질층으로 채우는 단계를 포함하는 불휘발성 메모리소자의 제조방법.
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