CN106057240B - 非易失性存储单元和包括其的非易失性存储单元阵列 - Google Patents

非易失性存储单元和包括其的非易失性存储单元阵列 Download PDF

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Abstract

非易失性存储器件包括：电荷储存元件，具有MOS电容器结构，且包括连接至字线的控制栅极端子和连接至基体偏置线的基体端子；第一半MOS晶体管，具有连接至字线的第一选择栅极端子和连接至位线的第一杂质结端子，且与电荷储存元件共享基体端子；以及第二半MOS晶体管，具有连接至字线的第二选择栅极端子和连接至源极线的第二杂质结端子，且与电荷储存元件共享基体端子。电荷储存元件耦接在第一半MOS晶体管与第二半MOS晶体管之间，使得第一半MOS晶体管、电荷储存元件以及第二半MOS晶体管串联连接。

Description

非易失性存储单元和包括其的非易失性存储单元阵列
相关申请的交叉引用
本申请要求2015年4月6日提交的申请号为10-2015-0048675的韩国申请的优先权，其通过引用整体合并于此，如全文阐述一样。
技术领域
本公开的各种实施例涉及非易失性存储器件以及制造其的方法，更具体地，涉及非易失性存储单元、包括其的非易失性存储单元阵列以及制造其的方法。
背景技术
电可擦除可编程只读存储器(EEPROM)器件和快闪存储器件属于非易失性存储器件，即使在电源被中断时非易失性存储器件仍保持储存的数据。已经提出非易失性存储器件的各种存储单元结构以改善性能。非易失性存储器件的典型单位存储单元使用层叠栅结构，层叠栅结构包括顺序地层叠在半导体衬底上的浮栅、栅间介电层和控制栅极。随着半导体器件的制造技术的发展，电子系统变得更小，片上系统(SOC)产品已经是用于高性能数字系统的重要器件。SOC产品中的每种可以在单个芯片中包括执行各种功能的多个半导体器件。例如，SOC产品可以包括集成在单个芯片中的至少一个逻辑器件和至少一个存储器件。因此，可以需要嵌入式非易失性存储器件的制造技术以将非易失性存储器件嵌入SOC产品中。
为了将非易失性存储器件嵌入在SOC产品中，非易失性存储器件的工艺技术必须与SOC产品中包括的逻辑器件的工艺技术兼容。一般而言，逻辑器件使用具有单栅极结构的晶体管，而非易失性存储器件使用具有层叠栅结构(即，双栅极结构)的单元晶体管。因此，包括非易失性存储器件和逻辑器件的SOC产品可能需要复杂的工艺技术。相应地，使用单层栅极单元结构的单层栅极非易失性存储器件非常适合于嵌入式非易失性存储器件。即，使用单层栅极非易失性存储器件的工艺技术可以容易地实现逻辑器件的互补金属氧化物半导体(CMOS)电路。因此，单层栅极非易失性存储器件的工艺技术可以广泛用在包括嵌入式非易失性存储器件的SOC产品的制造中。
发明内容
各种实施例针对非易失性存储单元、包括其的非易失性存储单元阵列以及制造其的方法。
根据一个实施例，提供一种非易失性存储单元。该非易失性存储单元包括：电荷储存元件，具有MOS电容器结构，且包括连接至字线的控制栅极端子和连接至基体偏置线的基体端子；第一半MOS晶体管，具有连接至所述字线的第一选择栅极端子和连接至位线的第一杂质结端子，且与电荷储存元件共享基体端子；以及第二半MOS晶体管，具有连接至所述字线的第二选择栅极端子和连接至源极线的第二杂质结端子，且与电荷储存元件共享基体端子，其中，电荷储存元件耦接在第一半MOS晶体管与第二半MOS晶体管之间，使得第一半MOS晶体管、电荷储存元件和第二半MOS晶体管串联连接。
根据另一个实施例，提供一种非易失性存储单元。该非易失性存储单元包括：基体，具有第一沟道区、第二沟道区和第三沟道区，其中，第一沟道区被设置在第二沟道区与第三沟道区之间；第一杂质结区，被设置在基体的上部区域中，其中，第二沟道区被设置在第一沟道区与第一杂质结区之间；第二杂质结区，被设置在基体的上部区域中，其中，第三沟道区被设置在第一沟道区与第二杂质结区之间；隧穿绝缘层和浮栅，隧穿绝缘层和浮栅顺序地层叠在第一沟道区之上；绝缘层，覆盖浮栅的侧壁和顶表面，并在第二沟道区和第三沟道区之上延伸；层间绝缘层，被设置在第一杂质结区和第二杂质结区以及绝缘层之上；第一接触插塞，被设置在层间绝缘层中，且从浮栅之上延伸到第二沟道区和第三沟道区之上；以及第二接触插塞和第三接触插塞，第二接触插塞和第三接触插塞穿透层间绝缘层，且分别耦接至第一杂质结区和第二杂质结区。
根据另一个实施例，提供一种包括按行和列布置以具有矩阵形式的多个单位单元的非易失性存储单元阵列。所述多个单位单元中的每个包括：电荷储存元件，具有MOS电容器结构，所述MOS电容器结构包括连接至字线的控制栅极端子和连接至基体偏置线的基体端子；第一半MOS晶体管，具有连接至所述字线的第一选择栅极端子和连接至位线的第一杂质结端子，且与电荷储存元件共享基体端子；以及第二半MOS晶体管，具有连接至所述字线的第二选择栅极端子和连接至源极线的第二杂质结端子，且与电荷储存元件共享基体端子，其中，电荷储存元件耦接在第一半MOS晶体管与第二半MOS晶体管之间，使得第一半MOS晶体管、电荷储存元件和第二半MOS晶体管串联连接。
根据另一个实施例，提供一种非易失性存储单元阵列。该非易失性存储单元阵列包括：有源区，在第一方向上延伸且在与第一方向相交的第二方向上彼此间隔开；基体，分别围绕有源区；浮栅，沿第一方向布置在有源区的每个之上；第一接触插塞，在第二方向上延伸以与有源区相交，且在第一方向上彼此间隔开，其中，用第一接触插塞中的任意一个覆盖浮栅中的每个以及邻近于浮栅中的每个的有源区；第一杂质结区和第二杂质结区，第一杂质结区和第二杂质结区沿第一方向交替布置在每个有源区中，使得第一接触插塞被设置在第一杂质结区与第二杂质结区之间的有源区之上；以及第二接触插塞和第三接触插塞，分别被设置在第一杂质结区和第二杂质结区之上。
根据另一个实施例，提供一种制造非易失性存储器件的方法。该方法包括：在设置在衬底中的阱区之上顺序地形成第一绝缘层和浮栅，在第一绝缘层之上顺序地形成第二绝缘层和间隔区绝缘层以覆盖浮栅，各向异性地刻蚀间隔区绝缘层以在第二绝缘层的侧壁之上分别形成第一间隔区和第二间隔区，将杂质离子注入至阱区中以形成分别与第一间隔区和第二间隔区自对准的第一杂质结区和第二杂质结区，在浮栅之上形成第三绝缘层，形成覆盖第一杂质结区和第二杂质结区、第一间隔区和第二间隔区以及第三绝缘层的层间绝缘层，图案化层间绝缘层以形成暴露第一杂质结区的第一接触孔、暴露第二杂质结区的第二接触孔以及暴露第一间隔区和第二间隔区以及第三绝缘层的第三接触孔，去除被第三接触孔暴露的第一间隔区和第二间隔区以扩展第三接触孔，以及用金属层填充第一接触孔、第二接触孔和扩展的第三接触孔。
根据另一个实施例，提供一种包括第一单位单元(200a)和第二单位单元(200b)的非易失性存储单元阵列，第一单位单元(200a)包括第一电荷储存晶体管(210a)、第一选择晶体管(220a)和第二选择晶体管(230a)，第二单位单元(200b)包括第二电荷储存晶体管(210b)、第三选择晶体管(220b)和第四选择晶体管(230b)，其中，第一电荷储存晶体管(210a)、第一选择晶体管(220a)和第二选择晶体管(230a)共同耦接至第一字线(WL1)，其中，第二电荷储存晶体管(210b)、第三选择晶体管(220b)和第四选择晶体管(230b)共同耦接至第二字线(WL2)，其中，第一选择晶体管(220a)和第三选择晶体管(220b)共同耦接至第一位线(BL)，以及其中，第二选择晶体管(230a)和第四选择晶体管(230b)共同耦接至第一源极线(SL)。
附图说明
基于附图和所附详细描述，本公开的各种实施例将变得更加明显，其中：
图1是图示根据一个实施例的非易失性存储器件的单位单元的等效电路图；
图2是图示对图1中示出的单位单元的编程操作的等效电路图；
图3是图示对图1中示出的单位单元的另一编程操作的等效电路图；
图4是图示对图1中示出的单位单元的擦除操作的等效电路图；
图5是图示对图1中示出的单位单元的读取操作的等效电路图；
图6是图示用于防止因对图1中示出的单位单元的过度擦除而出现错误的读取操作的机制的等效电路图；
图7是图示根据一个实施例的非易失性存储器件的单位单元的布局图；
图8是沿图7中的I-I’线得到的剖视图；
图9至图14是图示根据一个实施例的制造非易失性存储器件的方法的剖视图；
图15是图示根据一个实施例的非易失性存储单元阵列的等效电路图；
图16是图示对图15中示出的非易失性存储单元阵列的编程操作的等效电路图；
图17是图示对图16中示出的非易失性存储单元阵列的选中单位单元的编程操作的剖视图；
图18是图示对与图16中示出的非易失性存储单元阵列的选中单位单元共享第一字线的未选中单位单元的编程禁止操作的剖视图；
图19是图示对与图16中示出的非易失性存储单元阵列的选中单位单元共享第一位线和第一基体偏置线的未选中单位单元的编程禁止操作的剖视图；
图20是图示对不与图16中示出的非易失性存储单元阵列的选中单位单元共享任何字线、任何位线或任何基体偏置线的未选中单位单元的编程禁止操作的剖视图；
图21是图示对图15中示出的非易失性存储单元阵列的擦除操作的等效电路图；
图22是图示对图21中示出的非易失性存储单元阵列的选中单位单元的擦除操作的剖视图；
图23是图示对图21中示出的非易失性存储单元阵列的未选中单位单元的擦除禁止操作的剖视图；
图24是图示对图15中示出的非易失性存储单元阵列的另一擦除操作的等效电路图；
图25是图示对图15中示出的非易失性存储单元阵列的又一擦除操作的等效电路图；
图26是图示对图15中示出的非易失性存储单元阵列的读取操作的等效电路图；
图27是图示对图26中示出的非易失性存储单元阵列的被选中且被编程的单位单元的读取操作的剖视图；
图28是图示对图26中示出的非易失性存储单元阵列的被选中且被擦除的单位单元的读取操作的剖视图；
图29是图示在选中单位单元的读取操作期间对与图26中示出的非易失性存储单元阵列的选中单位单元共享位线的未选中单位单元的操作的剖视图；
图30是图示在选中单位单元的读取操作期间对与图26中示出的非易失性存储单元阵列的选中单位单元共享位线的未被选中且被过度擦除的单位单元的操作的剖视图；以及
图31是图示根据一个实施例的非易失性存储单元阵列的布局图。
具体实施方式
将理解的是，虽然在本文中可能使用了术语第一、第二、第三等来描述各种元件，但这些元件不应当被这些术语限制。这些术语仅被用来区分一个元件与另一个元件。因此，在不脱离本公开的教导的情况下，一些实施例中的第一元件可以在其它实施例中被称为第二元件。
还将理解的是，当一个元件被称作位于另一个元件“上”、“之上”、“以上”、“下”、“之下”、“以下”时，其可以直接接触另一个元件，或者可以在其间存在至少一个中间元件。相应地，在本文中使用的诸如“上”、“之上”、“以上”、“下”、“之下”、“以下”等的术语仅被用于描述特定实施例的目的，而并非意在限制本公开的范围。
还将理解的是，当一个元件被称作“连接”或“耦接”至另一个元件时，其可以直接连接或耦接至另一个元件，或者可以存在中间元件。相反地，当一个元件被称作“直接连接”或“直接耦接”至另一个元件时，不存在中间元件。
图1是图示根据一个实施例的非易失性存储器件的单位单元100的等效电路图。参见图1，单位单元100可以包括电荷储存元件(也被称作电荷储存晶体管)110、第一选择晶体管120和第二选择晶体管130。电荷储存元件110可以耦接在第一选择晶体管120与第二选择晶体管130之间。第一选择晶体管120、电荷储存元件110和第二选择晶体管130可以串联连接。电荷储存元件110可以具有MOS电容器，MOS电容器具有控制栅极端子111和基体端子112。例如，电荷储存元件110可以被配置为包括用作基体端子112的基体(诸如基体区或阱区)、设置在基体上的第一绝缘层、设置在绝缘层上的浮栅和与浮栅重叠且用作控制栅极端子111的控制栅极。
当给定电压被施加至控制栅极端子111时，在浮栅处可以诱导出耦合电压。第一选择晶体管120可以为具有第一选择栅极端子121和第一杂质结端子123的半MOS晶体管。第二选择晶体管130也可以为具有第二选择栅极端子131和第二杂质结端子133的半MOS晶体管。电荷储存元件110以及第一选择晶体管120和第二选择晶体管130全部都可以彼此共享基体端子112。例如，电荷储存元件110以及第一选择晶体管120和第二选择晶体管130全部都可以设置在单个基体上。
电荷储存元件110的控制栅极端子111、第一选择晶体管120的第一选择栅极端子121和第二选择晶体管130的第二选择栅极端子131可以耦接至单个字线WL。第一选择晶体管120的第一杂质结端子123可以耦接至位线BL，而第二选择晶体管130的第二杂质结端子133可以耦接至源极线SL。电荷储存元件110与第一选择晶体管120和第二选择晶体管130彼此共享的基体端子112可以耦接至基体偏置线BBL。根据上述的单位单元100，电荷储存元件110可以耦接在与电荷储存元件110共享字线WL的第一选择晶体管120和第二选择晶体管130之间。因此，即使非易失性存储器件的单位单元100被过度擦除，仍可以正常执行与单位单元100共享位线BL且处于编程过状态的另一个单位单元(未示出)的读取操作，而不存在可能由于对单位单元100的过度擦除而导致的任何错误。以下将详细描述由于过度擦除而导致的错误的读取操作。
图2是图示图1中示出的单位单元100的编程操作的等效电路图。将结合在其中构成单位单元100的第一选择晶体管120和第二选择晶体管130以及电荷储存元件110全都具有N沟道MOS结构的示例来描述对图2中示出的单位单元100的编程操作。然而，即使在具有P沟道MOS结构的单位单元100(在其中构成单位单元100的第一选择晶体管120和第二选择晶体管130以及电荷储存元件110全部都具有P沟道MOS结构)中，除偏置极性之外，单位单元100的编程条件可以与具有N沟道MOS结构的单位单元100的编程条件基本上相同。在图2中，与图1中使用的附图标记或字符相同的附图标记或字符表示相同或相似的元件。
参见图2，可以施加正编程电压+Vpp至字线WL以对单位单元100编程。位线BL和基体偏置线BBL可以接地，而源极线SL可以浮置。当正编程电压+Vpp被施加至字线WL时，在电荷储存元件110的浮栅处可以诱导出特定的耦合电压。相应地，可能由于在浮栅处诱导出的耦合电压与通过基体偏置线BBL施加至基体端子112的接地电压之间的电压差而在电荷储存元件110的浮栅与基体端子112之间的绝缘层产生电场。
因此，在与基体端子112相对应的基体中的电子可以通过福勒-诺得海姆(Fowler-Nordheim，FN)隧穿机制而穿过绝缘层注入至浮栅中。当基体中的电子被注入至浮栅中时，具有MOS电容器结构的电荷储存元件110的阈值电压可以增大，使得单位单元100具有编程过状态，例如，逻辑“低(0)”状态或关断状态。
在编程操作期间，第一选择晶体管120和第二选择晶体管130二者都导通以在其中形成沟道反型层。因此，通过F-N隧穿机制而注入电荷储存元件110的浮栅中的电子可以通过第一选择晶体管120的沟道反型层来供应，第一选择晶体管120具有经由位线BL而被施加了接地电压的第一杂质结端子123。
图3是图示对图1中示出的单位单元100的另一编程操作的等效电路图。将结合在其中构成单位单元100的第一选择晶体管120和第二选择晶体管130以及电荷储存元件110全部都具有N沟道MOS结构的示例来描述对图3中示出的单位单元100的编程操作。然而，即使构成单位单元100的第一选择晶体管120和第二选择晶体管130以及电荷储存元件110全部都具有P沟道MOS结构，除偏置极性之外，具有P沟道MOS结构的单位单元100的编程条件也可以与具有N沟道MOS结构的单位单元100的编程条件基本上相同。在图3中，与图1中所使用的附图标记或字符相同的附图标记或字符表示相同的元件。
参见图3，具有正极性的第一编程电压+Vpp1可以被施加至字线WL以对单位单元100编程。此外，具有负极性的第二编程电压-Vpp2可以被施加至位线BL和基体偏置线BBL，而源极线SL可以浮置。第一编程电压+Vpp1可以比在参照图2描述的编程操作中施加至字线WL的编程电压+Vpp低。当第一编程电压+Vpp1被施加至字线WL时，在电荷储存元件110的浮栅处可以诱导出特定的耦合电压。相应地，可能由于在浮栅处诱导出的耦合电压与经由基体偏置线BBL施加至基体端子112的第二编程电压-Vpp2之间的电压差而在电荷储存元件110的浮栅与基体端子112之间的绝缘层产生电场。
因此，在与基体端子112相对应的基体中的电子可以通过F-N隧穿机制而穿过绝缘层注入至浮栅中。当基体中的电子被注入至浮栅中时，具有MOS电容器结构的电荷储存元件110的阈值电压可以增大，使得单位单元100具有编程过状态，例如，逻辑“低(0)”状态或关断状态。
在编程操作期间，第二编程电压-Vpp2可以被施加至构成PN结的基体端子112和第一杂质结端子123二者。相应地，由基体端子112和第一杂质结端子123组成的PN结可以维持不影响编程操作的电势的平衡态。
图4是图示对图1中示出的单位单元100的擦除操作的等效电路图。将结合在其中构成单位单元100的第一选择晶体管120和第二选择晶体管130以及电荷储存元件110全部都具有N沟道MOS结构的示例来描述擦除操作。然而，即使当构成单位单元100的第一选择晶体管120和第二选择晶体管130以及电荷储存元件110全部都具有P沟道MOS结构时，除偏置极性之外，具有P沟道MOS结构的单位单元100的擦除条件可以与具有N沟道MOS结构的单位单元100的擦除条件基本上相同。在图4中，与图1中使用的附图标记或字符相同的附图标记或字符表示相同的元件。
参见图4，为了擦除单位单元100，字线WL可以接地，而正擦除电压+Vee可以被施加至基体偏置线BBL。源极线SL和位线BL可以浮置。在这种情况下，由于通过在浮栅处诱导出的耦合电压与经由基体偏置线BBL施加至基体端子112的正擦除电压+Vee之间的电压差而产生的电场，储存在电荷储存元件110的浮栅中的电子可以通过F-N隧穿机制而穿过浮栅与基体之间的绝缘层注入至基体中。
当浮栅中的电子被注入至基体中时，具有MOS电容器结构的电荷储存元件110的阈值电压可以降低，使得单位单元100具有擦除过状态，例如，逻辑“高(1)”状态或导通状态。
图5是图示对图1中示出的单位单元100的读取操作的等效电路图。将结合在其中构成单位单元100的第一选择晶体管120和第二选择晶体管130以及电荷储存元件110全部都具有N沟道MOS结构的示例来描述读取操作。然而，即使当构成单位单元100的第一选择晶体管120和第二选择晶体管130以及电荷储存元件110全部都具有P沟道MOS结构时，除偏置极性之外，具有P沟道MOS结构的单位单元100的读取条件可以与具有N沟道MOS结构的单位单元100的读取条件基本上相同。在图5中，与图1中使用的附图标记或字符相同的附图标记或字符表示相同的元件。
参见图5，正读取电压+Vread可以被施加至字线WL以执行对单位单元100的读取操作。此外，正位线电压+Vbl可以被施加至位线BL，而源极线SL和基体偏置线BBL可以接地。当正读取电压+Vread被施加至字线WL时，第一选择晶体管120和第二选择晶体管130可以导通，且在电荷储存元件110的浮栅处可以诱导出特定的耦合电压。正读取电压+Vread可以被设置为具有编程过的电荷储存元件110的阈值电压与擦除过的电荷储存元件110的阈值电压之间的电压电平。因为在读取操作期间第一选择晶体管120和第二选择晶体管130二者都导通，因此可以根据电荷储存元件110在其中是否具有沟道反型层来判断经由位线BL而流入源极线SL中的电流。
即，当在电荷储存元件110的浮栅中(即，单位单元100处于编程过状态)存在电子时，由于处于编程过状态的电荷储存元件110的阈值电压比正读取电压+Vread高，因此即使正读取电压+Vread被施加至字线WL，在电荷储存元件110中也不形成沟道反型层。因此，无电流流经位线BL和源极线SL。
与此相反，当储存在电荷储存元件110的浮栅中的电子被移除，即单位单元100处于擦除过状态时，由于处于擦除过状态的电荷储存元件110的阈值电压比正读取电压+Vread低，因此当正读取电压+Vread被施加至字线WL时在电荷储存元件110中可以形成沟道反型层。因此，电流可以流经位线BL和源极线SL。相应地，连接至位线BL的感测放大器(未示出)可以感测位线电流。即，检查通过感测放大器是否检测到电流可以判断单位单元100是处于编程过状态还是处于擦除过状态。当检测到电流时，输出数据信号“高”。当未检测到电流时，输出数据信号“低”。
图6是图示用于防止由于对图1中示出的单位单元的过度擦除而导致出现错误的读取操作的机制的等效电路图。参见图6，第一单位单元200a和第二单位单元200b可以被布置为彼此共享位线BL和源极线SL。第一单位单元200a和第二单位单元200b中的每个可以与图1中示出的单位单元100具有相同的配置。
为了执行对第一单位单元200a的读取操作，正读取电压+Vread可以被施加到连接至第一单位单元200a的第一字线WL1，而接地电压可以被施加到连接至第二单位单元200b的第二字线WL2。此外，正位线电压+Vbl可以被施加到共同连接至第一单位单元200a和第二单位单元200b的位线BL，而共同连接至第一单位单元200a和第二单位单元200b的源极线SL和基体偏置线BBL可以接地。
在以上的偏置调节下，当第一单位单元200a具有编程过状态使得第一单位单元200a的电荷储存元件210a的阈值电压高于正读取电压+Vread时，在电荷储存元件210a中不形成沟道反型层。因此，如参照图5所述，即使第一选择晶体管220a和第二选择晶体管230a导通，也无电流流经第一单位单元200a的电荷储存元件210a。
当第二单位单元200b处于正常擦除状态且具有正阈值电压时，由于第二字线WL2接地，因此在第二单位单元200b的电荷储存元件210b中不形成通道反型层。因此，无论第二单位单元200b是具有编程过状态还是具有擦除过状态，在第一单位单元200a的读取操作期间都无电流流经位线BL。
如果第二单位单元200b被过度擦除，则对第一单位单元200a的读取操作可能被异常地执行。更具体地，当第二单位单元200b处于经过度擦除状态且因此具有负的阈值电压时，即使第二字线WL2接地，在第二单位单元200b的电荷储存元件210b中也可以形成沟道反型层，其充当不期望的电流路径。因此，如果第二单位单元200b被设计为不具有第一选择晶体管220b和第二选择晶体管230b，则在对处于编程过状态中的第一单位单元200a的读取操作期间电流可以流经位线BL。即，即使第一单位单元200a实际上处于编程过状态，非易失性存储器件也可以错误地认为第一单位单元200a处于擦除过状态。
然而，根据一个实施例，可以通过将第一选择晶体管220b和第二选择晶体管230b添加至第二单位单元200b来防止这种错误。电荷储存元件210b可以耦接在第一选择晶体管220b与第二选择晶体管230b之间。第一选择晶体管220b和第二选择晶体管230b以及电荷储存元件210b可以被设计为彼此共享第二字线WL2。
在此结构中，即使第二单位单元200b处于经过度擦除状态且因此在第二单位单元200b中形成沟道反型层，第一选择晶体管220b和第二选择晶体管230b可以关断以防止在具有编程过状态的第一单位单元200a的读取操作期间不期望的电流流经位线BL。
图7是图示根据一个实施例的非易失性存储器件的单位单元的布局图。参见图7，有源区205可以被设置为在第一方向上延伸。有源区205可以通过隔离区来限定。有源区205可以被第一导电类型的基体202(例如，P型基体202)围绕。在一些实施例中，P型基体202可以为P型阱区。第二导电类型(例如，N型)的第一杂质结区221和第二导电类型的第二杂质结区231可以分别被设置在有源区205的两端中。
第一接触插塞217可以被设置为在第二方向上延伸使得第一接触插塞217相交于第一杂质结区221与第二杂质结区231之间的有源区205。与第一接触插塞217重叠的有源区205可以对应于P型基体202的一部分。浮栅212可以被设置在第一接触插塞217与有源区205之间，且可以与第一接触插塞217和有源区205绝缘。浮栅212可以与第一接触插塞217的一部分重叠。
虽然未在图7的布局中示出，但浮栅212的侧壁和顶表面可以被第一接触插塞217围绕。第一接触插塞217可以连接至字线WL。第二接触插塞227可以被设置在第一杂质结区221上，以及第三接触插塞237可以被设置在第二杂质结区231上。第二接触插塞227和第三接触插塞237可以分别连接至位线BL和源极线SL。
P型基体202、浮栅212和第一接触插塞217可以构成具有MOS电容器结构的电荷储存元件210。在电荷储存元件210中，第一接触插塞217可以用作控制栅极。P型基体202、第一杂质结区221和第一接触插塞217可以构成具有半MOS晶体管结构的第一选择晶体管220。在第一选择晶体管220中，第一接触插塞217可以用作第一选择栅极。P型基体202、第二杂质结区231和第一接触插塞217可以构成具有半MOS晶体管结构的第二选择晶体管230。在第二选择晶体管230中，第一接触插塞217可以用作第二选择栅极。
图8是沿图7中的I-I’线得到的剖视图。参见图7和图8，P型基体202可以被设置在衬底201的一部分上。在一些实施例中，P型基体202可以为P型阱区。P型基体202的一部分可以对应于有源区(图7中的205)。有源区205可以通过在其中设置了沟槽隔离层203的隔离区来限定。
具有第二导电类型(即，N型)的第一杂质结区221和具有第二导电类型的第二杂质结区231可以分别被设置在有源区205的彼此间隔开的两个上端中。第一杂质结区221与第二杂质结区231之间的有源区205可以对应于P型基体202的一部分。
第一杂质结区221与第二杂质结区231之间的有源区205(即，P型基体202)可以划分为第一沟道区206、位于第一沟道区206与第一杂质结区221之间的第二沟道区207以及位于第一沟道区206与第二杂质结区231之间的第三沟道区208。因此，第二沟道区207的一端可以邻近于第一沟道区206的第一端，而第二沟道区207的另一端可以邻近于第一杂质结区221的一侧。类似地，第三沟道区208的一端可以邻近于第一沟道区206的第二端，而第三沟道区208的另一端可以邻近于第二杂质结区231的一侧。
隧穿绝缘层211和浮栅212可以顺序地层叠在第一沟道区206上。包括第一沟道区206的P型基体202、隧穿绝缘层211和浮栅212可以构成MOS电容器结构。浮栅212的侧壁和顶表面可以用绝缘层260覆盖。绝缘层260可以横向地延伸以覆盖第二沟道区207和第三沟道区208。
设置在浮栅212的侧壁和顶表面上的绝缘层260可以用作栅间绝缘层。设置在第二沟道区207上的绝缘层260可以用作第一栅极绝缘层，而设置在第三沟道区208上的绝缘层260可以用作第二栅极绝缘层。设置在第二沟道区207和第三沟道区208上的绝缘层260可以比隧穿绝缘层211厚。在一些实施例中，设置在第二沟道区207和第三沟道区208上的绝缘层260的厚度可以是隧穿绝缘层211的厚度的至少1.5倍。
层间绝缘层270可以被设置在衬底201上以覆盖第一杂质结区221和第二杂质结区231、沟槽隔离层203以及绝缘层260。在一些实施例中，层间绝缘层270可以为单绝缘层。在另一实施例中，层间绝缘层270可以为包括多个绝缘层的多层绝缘层。层间绝缘层270可以具有第一接触孔271、第二接触孔272和第三接触孔273。第一接触孔271可以暴露第一杂质结区221的一部分，以及第二接触孔272可以暴露第二杂质结区231的一部分。第三接触孔273可以暴露绝缘层260的顶表面，绝缘层260覆盖浮栅212的侧壁和顶表面且延伸至第二沟道区207和第三沟道区208上。
第一接触孔271可以用第二接触插塞227填充，而第二接触孔272可以用第三接触插塞237填充。第三接触孔273可以用第一接触插塞217填充。第一接触插塞217、第二接触插塞227和第三接触插塞237中的每个可以包括金属材料，例如，钨材料。第一接触插塞217可以与浮栅212的顶表面和侧壁重叠，且也可以与第二沟道区207和第三沟道区208的顶表面重叠。第一接触插塞217的两个侧壁可以分别与第一杂质结区221的侧壁和第二杂质结区231的侧壁垂直地自对准。第二接触插塞227可以接触第一杂质结区221，第三接触插塞237可以接触第二杂质结区231。
在图8的剖视图中，包括第一沟道区206的P型基体202、浮栅212、绝缘层260以及第一接触插塞217可以构成MOS电容器结构的电荷储存元件210。在电荷储存元件210中，第一接触插塞217可以用作控制栅极，如参照图7所描述的。因此，当特定电压通过字线WL而被施加至第一接触插塞217时，在浮栅212处可以诱导出耦合电压。在这种情况下，因为第一接触插塞217与浮栅212的侧壁和顶表面重叠，所以电荷储存元件210可以具有高的耦合比(coupling ratio)。特别地，如果设置在浮栅212与第一接触插塞217之间的绝缘层260的厚度减小，则电荷储存元件210的耦合比可以增大。
包括第二沟道区207的P型基体202、第一杂质结区221、第二沟道区207上的绝缘层260以及第一接触插塞217可以构成半MOS晶体管结构的第一选择晶体管220。在第一选择晶体管220中，第一接触插塞217可以用作第一选择栅极。包括第三沟道区208的P型基体202、第二杂质结区231、第三沟道区208上的绝缘层260以及第一接触插塞217可以构成半MOS晶体管结构的第二选择晶体管230。在第二选择晶体管230中，第一接触插塞217可以用作第二选择栅极。
图9至图14是图示根据一个实施例的制造非易失性存储器件的方法的剖视图。参见图9，可以在衬底201的上部区域中形成P型阱区302。可以在衬底301的隔离区中形成沟槽隔离层303以限定P型阱区302中的有源区305。可以在有源区305上形成第一绝缘层311。在一些实施例中，第一绝缘层311可以由氧化物层形成。可以在第一绝缘层311的一部分上形成浮栅312。在一些实施例中，浮栅312可以由多晶硅层形成。P型阱区302的与浮栅312垂直地重叠的上部区域可以用作第一沟道区306。第一绝缘层311的设置在浮栅312与第一沟道区306之间的部分可以用作隧穿绝缘层。
参见图10，可以在包括浮栅312的衬底的整个表面上形成第二绝缘层360。在一些实施例中，第二绝缘层360可以由氧化物层形成。第二绝缘层360可以被形成为覆盖浮栅312的侧壁和顶表面以及第一绝缘层311的顶表面。可以在第二绝缘层360上形成间隔区绝缘层390。在一些实施例中，间隔区绝缘层390可以由氮化硅层形成。
参见图11，可以各向异性地刻蚀间隔区绝缘层(图10的390)和第二绝缘层360直到浮栅312的顶表面暴露为止。结果，在浮栅312的两个侧壁上可以分别形成第一间隔区391和第二间隔区392，第二绝缘层360的在第一间隔区391与浮栅312之间的部分以及在第二间隔区392与浮栅312之间的部分可以保留。第一间隔区391和第二间隔区392中的每个可以被形成为在与衬底301的顶表面平行的水平方向上具有特定宽度。
P型阱区302的与第一间隔区391垂直地重叠的上部区域可以被定义为第二沟道区307，以及第二沟道区307上的第一绝缘层311和第二绝缘层360可以用作第一栅极绝缘层。P型阱区302的与第二间隔区392垂直地重叠的上部区域可以被定义为第三沟道区308，以及第三沟道区308上的第一绝缘层311和第二绝缘层360可以用作第二栅极绝缘层。
然后可以将N型杂质离子注入到有源区305中以分别在有源区305的两个上端中形成第一N型杂质结区321和第二N型杂质结区331。在用于形成第一杂质结区321和第二杂质结区331的离子注入工艺期间，第一间隔区391和第二间隔区392以及浮栅312可以用作离子注入掩膜。因此，第一杂质结区321的一端可以与第一间隔区391的外侧壁自对准，以及第二杂质结区331的一端可以与第二间隔区392的外侧壁自对准。
在暴露第一杂质结区321的顶表面和第二杂质结区331的顶表面之后，可以分别在暴露的第一杂质结区321和第二杂质结区331上形成第一金属硅化物层329和第二金属硅化物层339。在暴露第一杂质结区321的顶表面和第二杂质结区331的顶表面之前，可以在浮栅312的顶表面上形成第三绝缘层380以防止在形成第一金属硅化物层329和第二金属硅化物层339时浮栅312的硅化。
参见图12，可以在包括第一金属硅化物层329和第二金属硅化物层339的衬底的整个表面上形成层间绝缘层370。层间绝缘层370可以由氧化物材料的单绝缘层形成。可替代地，层间绝缘层370可以由包括多个绝缘层的多层绝缘层形成。可以图案化层间绝缘层370以形成暴露第一金属硅化物层329的第一接触孔371、暴露第二金属硅化物层339的第二接触孔372以及暴露第三绝缘层380以及第一间隔区391和第二间隔区392的第三接触孔373。可以使用掩膜图案(例如，光刻胶图案)来图案化层间绝缘层370。
参见图13，可以去除通过第三接触孔373而暴露的第一间隔区和第二间隔区(图12中的391和392)。可以使用湿法刻蚀工艺来去除第一间隔区和第二间隔区(图12中的391和392)，该湿法刻蚀工艺利用用于选择性地去除第一间隔区和第二间隔区(图12中的391和392)的材料的刻蚀剂来执行。
例如，如果第二绝缘层360和第三绝缘层380由氧化物层形成，而第一间隔区391和第二间隔区392由氮化物层形成，则可以使用磷酸溶液作为刻蚀剂来执行用于选择性地去除第一间隔区391和第二间隔区392的湿法刻蚀工艺。结果，第一间隔区391和第二间隔区392被去除以分别提供空白空间373a和空白空间373b。相应地，第三接触孔373可以被扩展为包括空间373a和373b。空白空间373a和373b可以暴露保留在浮栅312的侧壁上以及第二沟道区307和第三沟道区308上的第二绝缘层360。
参见图14，可以形成金属层以填充第一接触孔371、第二接触孔372和第三接触孔373。结果，在第三接触孔373中可以形成第一接触插塞317，在第一接触孔371和第二接触孔372中可以分别形成第二接触插塞327和第三接触插塞337。在一些实施例中，第一接触插塞317、第二接触插塞327和第三接触插塞337可以由同一金属层(例如，钨(W)层)形成。在其他一些实施例中，第一接触插塞317、第二接触插塞327和第三接触插塞337中的每个可以包括多个金属层。
图15是图示根据一个实施例的非易失性存储单元阵列400的等效电路图。参见图15，非易失性存储单元阵列400可以包括按行和列布置以具有4×3矩阵形式的多个单位单元。可以根据实施例来不同地设置非易失性存储单元阵列400的行的数量和列的数量。
在一个实施例中，可以任意地限定行和列。例如，虽然在一些实施例中字线分别设置在行中，但在其他实施例中字线可以分别设置在列中。类似地，虽然在一些实施例中单个页被配置为包括以与字线平行的单个行布置的单位单元，但在其他实施例中单个页可以被配置为包括以与位线平行的单个列布置的单位单元。
非易失性存储单元阵列400中包括的单位单元中的每个单位单元可以与参照图1描述的单位单元100具有相同的配置。例如，位于第一行与第一列的交叉点处的单位单元400-11可以包括电荷储存元件410-11、第一选择晶体管420-11和第二选择晶体管430-11。
电荷储存元件410-11可以具有连接至第一字线WL1的控制栅极端子411-11和连接至第一基体偏置线BBL1的基体端子412-11。第一选择晶体管420-11可以具有连接至第一字线WL1的第一选择栅极端子421-11和连接至第一位线BL1的第一杂质结区端子423-11。第二选择晶体管430-11可以具有连接至第一字线WL1的第二选择栅极端子431-11和连接至源极线SL的第二杂质结区端子433-11。
位于第一行与第二列的交叉点处的单位单元400-12可以与单位单元400-11共享第一字线WL1。单位单元400-12可以包括电荷储存元件410-12、第一选择晶体管420-12和第二选择晶体管430-12。位于第二行与第一列的交叉点处的单位单元400-21可以与单位单元400-11共享第一位线BL1和第一基体偏置线BBL1。
单位单元400-21可以包括电荷储存元件410-21、第一选择晶体管420-21和第二选择晶体管430-21。位于第二行与第二列的交叉点处的单位单元400-22不与单位单元400-11共享第一字线WL1、第一位线BL1和第一基体偏置线BBL1中的任何一个。单位单元400-22可以包括电荷储存元件410-22、第一选择晶体管420-22和第二选择晶体管430-22。
布置在第一行中的单位单元400-11、单位单元400-12和单位单元400-13可以彼此共享第一字线WL1。布置在第二行中的单位单元400-21、单位单元400-22和单位单元400-23可以彼此共享第二字线WL2。布置在第三行中的单位单元400-31、单位单元400-32和单位单元400-33可以彼此共享第三字线WL3。布置在第四行中的单位单元400-41、单位单元400-42和单位单元400-43可以彼此共享第四字线WL4。
布置在第一列中的单位单元400-11、400-21、400-31和400-41可以彼此共享第一位线BL1和第一基体偏置线BBL1。布置在第二列中的单位单元400-12、400-22、400-32和400-42可以彼此共享第二位线BL2和第二基体偏置线BBL2。布置在第三列中的单位单元400-13、400-23、400-33和400-43可以彼此共享第三位线BL3和第三基体偏置线BBL3。所有单位单元都可以彼此共享源极线SL。
这里，N是奇数。位于第N行与预定列的交叉点处的第一单位单元的第二杂质结端子可以直接连接至位于第(N+1)行与该预定列的交叉点处的第二单位单元的第二杂质结端子，且第一单位单元的第二杂质结端子和第二单位单元的第二杂质结端子可以连接至源极线SL。因此，第一单位单元与第二单位单元可以关于它们连接至源极线SL的公共接触点对称地布置。例如，位于第一行与第一列的交叉点处的单位单元400-11的第二杂质结端子433-11可以连接至位于第二行与第一列的交叉点处的单位单元400-21的第二杂质结端子433-21。单位单元400-11与400-21可以关于它们连接至源极线SL的接触点对称。
此外，位于第N行与预定列的交叉点处的第一单位单元的第一杂质结端子可以直接连接至位于第(N-1)行与该预定列的交叉点处的第三单位单元的第一杂质结端子，且第一单位单元的第一杂质结端子和第三单位单元的第一杂质结端子可以连接至位线BL1～BL3中的一个位线。因此，第一单位单元与第三单位单元可以被布置为关于它们连接至位线BL1～BL3中的一个位线的接触点对称。
例如，位于第三行与第一列的交叉点处的单位单元400-31的第一杂质结端子423-31可以连接至位于第二行与第一列的交叉点处的单位单元400-21的第一杂质结端子423-21，且单位单元400-31与400-21可以关于它们连接至第一位线BL1的接触点对称。
图16是图示对图15中示出的非易失性存储单元阵列400的编程操作的等效电路图。在图16中，与图15中所使用的附图标记或字符相同的附图标记或字符表示相同的元件。将结合在其中位于第一行与第一列的交叉点处的单位单元400-11(在下文中被称作选中单位单元)被选择性地编程的示例来描述图16中示出的编程操作。可以将图16中示出的编程操作同等地应用到对其他单位单元中的任何一个编程的方法。
参见图16，正编程电压+Vpp可以被施加到连接至选中单位单元400-11的第一字线WL1，而剩余字线WL2、WL3和WL4可以接地。连接至选中单位单元400-11的第一位线BL1和第一基体偏置线BBL1也可以接地，以及正编程位线电压+Vpbl可以被施加至剩余的位线BL2和BL3。此外，正编程基体电压+Vpbbl可以被施加至剩余的基体偏置线BBL2和BBL3，且源极线SL可以浮置。
正编程电压+Vpp可以具有能够引起F-N隧穿现象的电压电平，F-N隧穿现象为电荷储存元件410-11的接地基体中的电子由于通过正编程电压+Vpp在电荷储存元件410-11的浮栅处诱导出的耦合电压而被注入至电荷储存元件410-11的浮栅中。正编程基体电压+Vpbbl可以比通过正编程电压+Vpp而在电荷储存元件410-11的浮栅处诱导出的耦合电压低。正编程基体电压+Vpbbl可以被设置为使得具有正编程基体电压+Vpbbl的基体中的电子不会通过F-N隧穿机制而被注入至具有耦合电压的浮栅中。
图17是图示对图16中示出的非易失性存储单元阵列400的选中单位单元400-11的编程操作的剖视图。如图17中所示，正编程电压+Vpp可以通过第一字线WL1而被施加至选中单位单元400-11的第一接触插塞417-11，而选中单位单元400-11的基体402-11可以接地。如图17中所示，在电荷储存元件410-11的浮栅412-11处可以诱导出特定的耦合电压，且在诱导出耦合电压的浮栅412-11与被施加了接地电压的基体402-11之间可以产生垂直电场。如箭头所指示，由于在浮栅412-11与基体402-11之间产生的垂直电场，因此基体402-11中的电子可以通过F-N隧穿机制而穿过隧穿绝缘层411-11注入至浮栅412-11中。结果，选中单位单元400-11可以被编程。
当选中单位单元400-11被编程时，可以由于施加至第一字线WL1的正编程电压+Vpp而在第一选择晶体管420-11和第二选择晶体管430-11的每个中形成沟道反型层。然而，在第一选择晶体管420-11和第二选择晶体管430-11中形成的沟道反型层不影响对选中单位单元400-11(即，电荷储存元件410-11)的编程操作。
图18是图示对与图16中示出的非易失性存储单元阵列400的选中单位单元400-11共享第一字线WL1的未选中单位单元400-12的编程禁止操作的剖视图。如图18中所示，在与选中单位单元400-11共享第一字线WL1的未选中单位单元400-12中，正编程电压+Vpp可以通过第一字线WL1而被施加至未选中单位单元400-12的第一接触插塞417-12。相应地，在未选中单位单元400-12的电荷储存元件410-12的浮栅412-12处可以诱导出特定的耦合电压。在诱导出耦合电压的浮栅412-12与被施加了正编程基体电压+Vpbbl的基体402-12之间可以产生垂直电场。
如参照图16所述，正编程基体电压+Vpbbl具有不引起F-N隧穿现象使得基体402-12中的电子被注入至浮栅412-12中的电压电平。因此，当选中单位单元400-11被编程时，基体402-12中的电子不会通过F-N隧穿机制而穿过隧穿绝缘层411-12注入至电荷储存元件410-12的浮栅412-12中。
结果，未选中单位单元400-12的编程操作可以被禁止。当选中单位单元400-11被编程时，可以由于被施加至第一字线WL1的正编程电压+Vpp而在第一选择晶体管420-12和第二选择晶体管430-12的每个中形成沟道反型层。然而，由于在未选中单位单元400-12中因具有与被施加至第二位线BL2的正编程位线电压+Vpbl基本上相同的电压电平的正编程基体电压+Vpbbl而出现编程禁止操作，因此形成在第一选择晶体管420-12和第二选择晶体管430-12中的沟道反型层不影响对选中单位单元400-11的编程操作。也可以通过与对未选中单位单元400-12的编程禁止操作相同的机制来禁止对与选中单位单元400-11共享第一字线WL1的剩余未选中单位单元的编程操作。
图19是图示对与图16中示出的非易失性存储单元阵列400的选中单位单元400-11共享第一位线BL1和第一基体偏置线BBL1的未选中单位单元400-21的编程禁止操作的剖视图。如图19中所示，在与选中单位单元400-11共享第一位线BL1和第一基体偏置线BBL1的未选中单位单元400-21中，接地电压可以通过第二字线WL2而被施加至未选中单位单元400-21的第一接触插塞417-21。连接至第一基体偏置线BBL1的基体402-21也可以接地。
在此偏置条件下，在未选中单位单元400-21的电荷储存元件410-21的浮栅412-21处可以诱导出接地电压。即，在浮栅412-21与基体402-21之间不建立垂直电场。因此，当选中单位单元400-11被编程时，基体402-21中的电子不会通过F-N隧穿机制而穿过隧穿绝缘层411-21注入至浮栅412-21中。结果，可以禁止对未选中单位单元400-21的编程操作。
当选中单位单元400-11被编程时，未选中单位单元400-21的第一选择晶体管420-21和第二选择晶体管430-21可以由于被施加至第二字线WL2的接地电压而关断。也可以通过与对未选中单位单元400-21的编程禁止操作相同的机制来禁止对与选中单位单元400-11共享第一位线BL1和第一基体偏置线BBL1的剩余未选中单位单元的编程操作。
图20是图示对不与图16中示出的非易失性存储单元阵列400的选中单位单元400-11共享任何字线、任何位线和任何基体偏置线的未选中单位单元400-22的编程禁止操作的剖视图。如图20中所示，在不与选中单位单元400-11共享任何字线、任何位线和任何基体偏置线的未选中单位单元400-22中，接地电压可以通过第二字线WL2而被施加至未选中单位单元400-22的第一接触插塞417-22，以及正编程基体电压+Vpbbl可以被施加到连接至第二基体偏置线BBL2的基体402-22。如果未选中单位单元400-22的电荷储存元件410-22具有接近1的高耦合比，则在电荷储存元件410-22的浮栅412-22处可以诱导出接近接地电压的耦合电压。在诱导出接近接地电压的耦合电压的浮栅412-22与被施加了正编程基体电压+Vpbbl的基体402-22之间可以产生垂直电场。
如参照图16所述，正编程基体电压+Vpbbl具有不引起F-N隧穿现象使得基体402-22中的电子被注入至浮栅412-22中的电压电平。因此，当选中单位单元400-11被编程时，基体402-22中的电子不会通过F-N隧穿机制而穿过隧穿绝缘层411-22注入至浮栅412-22中。结果，可以禁止对未选中单位单元400-22的编程操作。
当选中单位单元400-11被编程时，未选中单位单元400-22的第一选择晶体管420-22和第二选择晶体管430-22可以由于施加至第二字线WL2的接地电压而关断。通过与对未选中单位单元400-22的编程禁止操作相同的机制也可以禁止对不与选中单位单元400-11共享任何字线、任何位线和任何基体偏置线的剩余未选中单位单元的编程操作。
图21是图示对图15中所示的非易失性存储单元阵列400的擦除操作的等效电路图。在图21中，与图15中使用的附图标记或字符相同的附图标记或字符表示相同的元件。可以执行图21中示出的擦除操作以选择性地擦除非易失性存储单元阵列400的单位单元中的仅一些单位单元。例如，可以执行图21中示出的擦除操作以逐页来擦除非易失性存储单元阵列400。彼此共享位线和基体偏置线的多个单位单元可以定义单个页，并且可以以页为单位来执行擦除操作。在一个实施例中，可以执行擦除操作以一次仅擦除单个页。参见以下将描述的图23。在另一个实施例中，可以执行擦除操作以一次擦除多个页。参见以下将描述的图24和图25。
参见图21，为了擦除诸如被布置在第一列中、彼此共享第一位线BL1和第一基体偏置线BBL1的单位单元400-11、400-21、400-31和400-41的多个单位单元，可以将所有的字线WL1～WL4接地，且可以浮置所有的位线BL1～BL3和源极线SL。可以将正擦除电压+Vee施加到连接至将被擦除的选中页的第一基体偏置线BBL1，且可以将剩余基体偏置线BBL2和BBL3接地。
图22是图示对图21中示出的非易失性存储单元阵列400的选中页中包括的选中单位单元400-11的擦除操作的剖视图。参见图22，接地电压可以通过第一字线WL1而被施加至选中页的选中单位单元400-11的第一接触插塞417-11，而正擦除电压+Vee可以通过第一基体偏置线BBL1而被施加至选中单位单元400-11的基体402-11。
因此，在电荷储存元件410-11的浮栅412-11处可以诱导出接地电压与正擦除电压+Vee之间的特定的耦合电压，并且在诱导出耦合电压的浮栅412-11与被施加了正擦除电压+Vee的基体402-11之间可以产生垂直电场。由于在浮栅412-11与基体402-11之间产生的垂直电场，因此浮栅412-11中的电子可以通过F-N隧穿机制而穿过隧穿绝缘层411-11注入至基体402-11中，如箭头所指示。
结果，选中单位单元400-11可以被擦除。当选中单位单元400-11被擦除时，由于第一字线WL1接地，因此第一选择晶体管420-11和第二选择晶体管430-11可以关断。通过与对选中单位单元400-11的擦除操作相同的机制也可以擦除选中页中包括的剩余选中单位单元(即，单位单元400-21、400-31和400-41)。
图23是图示图21中示出的对非易失性存储单元阵列400的未选中单位单元400-12的擦除禁止操作的剖视图。参见图23，接地电压可以通过第一字线WL1而被施加至未选中页中包括的未选中单位单元400-12的第一接触插塞417-12，且接地电压也可以通过第二基体偏置线BBL2而被施加至未选中单位单元400-12的基体402-12。
因此，在电荷储存元件410-12的浮栅412-12处可以诱导出特定的耦合电压(即，接地电压)，且在诱导出接地电压的浮栅412-12与被施加了接地电压的基体402-12之间不能产生垂直电场。相应地，当包括选中单位单元400-11的选中页被擦除时，浮栅412-12中的电子不会通过F-N隧穿机制而穿过隧穿绝缘层411-12注入至基体402-12中。
结果，对未选中单位单元400-12的擦除操作可以被禁止。当包括选中单位单元400-11的选中页被擦除时，未选中单位单元400-12的第一选择晶体管420-12和第二选择晶体管430-12可以由于被施加至第一字线WL1的接地电压而关断。通过与对未选中单元400-12的擦除禁止操作相同的机制也可以禁止对未选中页中包括的剩余未选中单位单元的擦除操作。
图24是图示对图15中示出的非易失性存储单元阵列400的另一擦除操作的等效电路图。在图24中，与图15中所使用的附图标记或字符相同的附图标记或字符表示相同的元件。可以执行图24中示出的擦除操作以同时地擦除非易失性存储单元阵列400中包括的多个页。
参见图24，擦除操作示出了用于擦除诸如被布置在第一列中、彼此共享第一位线BL1和第一基体偏置线BBL1的单位单元400-11、400-21、400-31和400-41的单位单元以及诸如被布置在第三列中、彼此共享第三位线BL3和第三基体偏置线BBL3的单位单元400-13、400-23、400-33和400-43的单位单元的示例。具体地，所有的字线WL1～WL4都可以接地，而所有的位线BL1～BL3和源极线SL都可以浮置。正擦除电压+Vee可以被施加到连接至要被擦除的选中页的第一基体偏置线BBL1和第三基体偏置线BBL3，而剩余的基体偏置线BBL2可以接地。
在以上的偏置条件下，由于字线WL1～WL4接地且正擦除电压+Vee被施加至第一基体偏置线BBL1和第三基体偏置线BBL3，因此可以通过与参照图22描述的机制相同的机制来同时擦除布置在第一列和第三列中的单位单元400-11、400-21、400-31、400-41、400-13、400-23、400-33和400-43。与此相反，由于所有的字线WL1～WL4和第二基体偏置线BBL2接地，因此不能通过与参照图23描述的机制相同的机制来擦除布置在第二列中的单位单元400-12、400-22、400-32和400-42。
图25是图示对图15中示出的非易失性存储单元阵列400的又一擦除操作的等效电路图。在图25中，与图15中所使用的附图标记或字符相同的附图标记或字符表示相同的元件。可以执行图25中示出的擦除操作以同时擦除非易失性存储单元阵列400中包括的所有页。
参见图25，所有的字线WL1～WL4都可以接地，且所有的位线BL1～BL3和源极线SL都可以浮置。此外，正擦除电压+Vee可以被施加到所有的第一基体偏置线至第三基体偏置线BBL1、BBL2和BBL3。在以上的偏置条件下，由于所有的字线WL1～WL4都接地且正擦除电压+Vee被施加至所有的基体偏置线BBL1～BBL3，因此通过与参照图22描述的机制相同的机制可以同时擦除所有的单位单元400-11、400-21、400-31、400-41、400-12、400-22、400-32、400-42、400-13、400-23、400-33和400-43。
图26是图示对图15中所示的非易失性存储单元阵列400的读取操作的等效电路图。在图26中，与图15中所使用的附图标记或字符相同的附图标记或字符表示相同的元件。将结合在其中选择性地读取储存在位于第一行与第一列的交叉点处的单位单元400-11(在下文中被称作选中单位单元)中的数据的示例来描述图26中示出的读取操作。图26中所示的读取操作可以同等地应用到读取其他单位单元的方法。
参见图26，正读取电压+Vread可以被施加到连接至选中单位单元400-11的第一字线WL1，而剩余的字线WL2、WL3和WL4可以接地。正读取位线电压+Vrbl可以被施加到连接至选中单位单元400-11的第一位线BL1，而剩余的位线BL2和BL3可以接地。
此外，所有的基体偏置线BBL1～BBL3和源极线SL可以接地。正读取电压+Vread可以被设置为具有在处于擦除过状态的单位单元的电荷储存元件的阈值电压与处于编程过状态的单位单元的电荷储存元件的阈值电压之间的电压电平。此外，正读取电压+Vread可以被设置为具有能够导通每个单位单元的第一选择晶体管和第二选择晶体管的电压电平。即，正读取电压+Vread可以被设置为具有比第一选择晶体管的阈值电压和第二选择晶体管的阈值电压高的电压电平。
图27是图示对图26中所示的非易失性存储单元阵列400的被选中且被编程的单位单元400-11的读取操作的剖视图。如图27中所示，正读取电压+Vread可以通过第一字线WL1而被施加至选中单位单元400-11的第一接触插塞417-11，而选中单位单元400-11的基体402-11可以接地。因此，在第一选择晶体管420-11的沟道区中可以形成N型区的第一沟道反型层501-11，以及在第二选择晶体管430-11的沟道区中可以形成N型区的第二沟道反型层502-11。此外，在电荷储存元件410-11的浮栅412-11处可以诱导出特定的耦合电压。
电荷储存元件410-11的沟道区中沟道反型层的形成可以取决于在浮栅412-11处是否诱导出耦合电压。如果电荷储存元件410-11处于编程过状态且具有比正读取电压+Vread高的阈值电压，则即使正读取电压+Vread被施加至第一字线WL1，在电荷储存元件410-11的沟道区中也不形成沟道反型层。相应地，在第一沟道反型层501-11与第二沟道反型层502-11之间无电流路径形成。
在这种情况下，即使在第一沟道反型层501-11与第二沟道反型层502-11之间通过被施加至第一位线BL1的正读取位线电压+Vrbl和被施加至源极线SL的接地电压来产生水平电场，也无电流从第一沟道反型层501-11流向第二沟道反型层502-11。结果，无电流流经第一位线BL1。因此，选中单位单元400-11可以被确定为处于编程过状态的单位单元。
图28是图示对图26中所示的非易失性存储单元阵列400的被选中且被擦除的单位单元400-11的读取操作的剖视图。如图28中所示，如果选中单位单元400-11处于擦除过状态且具有比正读取电压+Vread低的阈值电压，则当正读取电压+Vread被施加至第一字线WL1时，在电荷储存元件410-11的沟道区中可以形成第三沟道反型层503-11。因此，在第一杂质结区421-11与第二杂质结区431-11之间可以形成由第一沟道反型层501-11、第二沟道反型层502-11和第三沟道反型层503-11组成的电流路径。
在这种情况下，如果正读取位线电压+Vrbl被施加至第一位线BL1且接地电压被施加至源极线SL，则电流可以从第一杂质结区421-11流向第二杂质结区431-11。即，电流可以流经第一位线BL1。因此，选中单位单元400-11可以被确定为处于擦除过状态的单位单元。
图29是图示在对选中单位单元400-11的读取操作期间对与图26中所示的非易失性存储单元阵列400的选中单位单元400-11共享第一位线BL1的未选中单位单元400-21的操作的剖视图。参见图29，在与选中单位单元400-11共享第一位线BL1的未选中单位单元400-21中，由于第二字线WL2接地，因此无论未选中单位单元400-21是被编程还是被擦除，在电荷储存元件410-21、第一选择晶体管420-21和第二选择晶体管430-21中都不形成沟道反型层。
因此，即使在第一杂质结区421-21与第二杂质结区431-21之间通过被施加至第一位线BL1的正读取位线电压+Vrbl和被施加至源极选择线SL的接地电压而产生水平电场，也无电流从第一杂质结区421-21流向第二杂质结区431-21。相应地，无论未选中单位单元400-21是被编程还是被擦除，都可以通过感测流经第一位线BL1的电流来正确地执行对选中单位单元400-11的读取操作。
图30是图示在对选中单位单元400-11的读取操作期间对与图26中所示的非易失性存储单元阵列400的选中单位单元400-11共享第一位线BL1的未选中且被过度擦除的单位单元400-21的操作的剖视图。参见图30，假如未选中单位单元400-21处于经过度擦除状态且具有负的阈值电压，则当第二字线WL2接地时，在电荷储存元件410-21中可以形成第三沟道反型层503-21。
然而，由于共同地耦接至第一选择晶体管420-21和第二选择晶体管430-21的字线WL2接地，因此在第一选择晶体管420-21和第二选择晶体管430-21中不形成沟道反型层。在此偏置条件下，第一选择晶体管420-21和第二选择晶体管430-21关断。参见图6。因此，即使在第一杂质结区421-21与第二杂质结区431-21之间通过被施加至第一位线BL1的正读取位线电压+Vrbl和被施加至源极线SL的接地电压而产生水平电场，也无电流从第一杂质结区421-21流向第二杂质结区431-21。相应地，即使未选中单位单元400-21被过度擦除，也可以通过感测流经第一位线BL1的电流来正确地执行对选中单位单元400-11的读取操作。
图31是图示根据一个实施例的非易失性存储单元阵列600的布局图。参见图31，非易失性存储单元阵列600可以包括位于多个行与多个列的交叉点处的多个单位单元。非易失性存储单元阵列600可以包括在第一方向上设置的多个有源区，例如，第一有源区至第三有源区605-1、605-2和605-3。第一有源区至第三有源区605-1、605-2和605-3可以在与第一方向相交的第二方向上彼此间隔开。
第一有源区至第三有源区605-1、605-2和605-3可以通过隔离区来限定。第一有源区605-1可以被具有P型导电性的第一基体602-1围绕。第二有源区605-2可以被具有P型导电性的第二基体602-2围绕。第三有源区605-3可以被具有P型导电性的第三基体602-3围绕。在一些实施例中，第一基体602-1、第二基体602-2和第三基体602-3中的每个可以对应于阱区。第一有源区605-1、第二有源区605-2和第三有源区605-3可以分别按行来设置。例如，第一有源区605-1、第二有源区605-2和第三有源区605-3可以分别被设置在第一行、第二行和第三行中。行的数量以及布置在每个行中的单位单元的数量可以根据实施例变化。
多个浮栅612-11、612-12、612-13和612-14可以在第一方向上布置在第一有源区605-1上。虽然在图31中未示出，但在第一有源区605-1与浮栅612-11、612-12、612-13和612-14的每个浮栅之间可以设置隧穿绝缘层。
多个浮栅612-21、612-22、612-23和612-24可以布置在沿第一方向延伸的第二有源区605-2上。虽然在图31中未示出，但可以在第二有源区605-2与浮栅612-21、612-22、612-23和612-24的每个浮栅之间设置隧穿绝缘层。多个浮栅612-31、612-32、612-33和612-34可以布置在沿第一方向延伸的第三有源区605-3上。虽然在图31中未示出，但可以在第三有源区605-3与浮栅612-31、612-32、612-33和612-34的每个浮栅之间设置隧穿绝缘层。
多个第一接触插塞617-1、617-2、617-3和617-4可以被设置为覆盖浮栅612-11～612-31、612-12～612-32、612-13～612-33和612-14～612-34，且可以在第二方向上延伸。第一接触插塞617-1、617-2、617-3和617-4可以覆盖有源区的邻近于浮栅两侧的部分。第一接触插塞617-1、617-2、617-3和617-4可以在第一方向上彼此间隔开。
第一接触插塞617-1、617-2、617-3和617-4可以分别被设置在非易失性存储单元阵列600的第一列、第二列、第三列和第四列中。被设置在第一列中的第一接触插塞617-1可以与浮栅612-11、612-21和612-31重叠。在第一接触插塞617-1与浮栅612-11、612-21和612-31的每个浮栅之间可以设置绝缘层(未示出)。在第一接触插塞617-1与邻近于浮栅612-11、612-21和612-31的两侧的有源区605-1、605-2和605-3之间可以设置栅极绝缘层(未示出)。
被设置在第二列中的第一接触插塞617-2可以与浮栅612-12、612-22和612-32重叠。在第一接触插塞617-2与浮栅612-12、612-22和612-32的每个浮栅之间可以设置绝缘层。在第一接触插塞617-2与邻近于浮栅612-12、612-22和612-32的两侧的有源区605-1、605-2和605-3之间可以设置栅极绝缘层。
被设置在第三列中的第一接触插塞617-3可以与浮栅612-13、612-23和612-33重叠。在第一接触插塞617-3与浮栅612-13、612-23和612-33的每个浮栅之间可以设置绝缘层。在第一接触插塞617-3与邻近于浮栅612-13、612-23和612-33的两侧的有源区605-1、605-2和605-3之间可以设置栅极绝缘层。
被设置在第四列中的第一接触插塞617-4可以与浮栅612-14、612-24和612-34重叠。在第一接触插塞617-4与浮栅612-14、614-24和614-34的每个浮栅之间可以设置绝缘层。在第一接触插塞617-4与邻近于浮栅612-14、612-24和612-34的两侧的有源区605-1、605-2和605-3之间可以设置栅极绝缘层。
具有N型导电性的第一杂质结区622-1和具有N型导电性的第二杂质结区632-1可以分别被设置在第一有源区605-1的邻近于第一接触插塞617-1、617-2、617-3和617-4中的每个的两侧的部分中。第二接触插塞627-1可以被设置在第一杂质结区622-1的每个上，而第三接触插塞637-1可以被设置在第二杂质结区632-1的每个上。
具有N型导电性的第一杂质结区622-2和具有N型导电性的第二杂质结区632-2可以分别被设置在第二有源区605-2的邻近于第一接触插塞617-1、617-2、617-3和617-4中的每个的两侧的部分中。第二接触插塞627-2可以被设置在第一杂质结区622-2的每个上，而第三接触插塞637-2可以被设置在第二杂质结区632-2的每个上。具有N型导电性的第一杂质结区622-3和具有N型导电性的第二杂质结区632-3可以分别被设置在第三有源区605-3的邻近于第一接触插塞617-1、617-2、617-3和617-4中的每个的两侧的部分中。第二接触插塞627-3可以被设置在第一杂质结区622-3的每个上，而第三接触插塞637-3可以被设置在第二杂质结区632-3的每个上。
第一接触插塞617-1、617-2、617-3和617-4可以分别电连接至第一字线WL1、第二字线WL2、第三字线WL3和第四字线WL4。被设置在第一行中的第二接触插塞627-1可以连接至第一位线BL1。被设置在第二行中的第二接触插塞627-2可以连接至第二位线BL2。被设置在第三行中的第二接触插塞627-3可以连接至第三位线BL3。所有的第三接触插塞637-1、637-2和637-3都可以连接至单个源极线SL。第一基体602-1可以通过第四接触插塞647-1电连接至第一基体偏置线BBL1。第二基体602-2可以通过第四接触插塞647-2电连接至第二基体偏置线BBL2。第三基体602-3可以通过第四接触插塞647-3电连接至第三基体偏置线BBL3。
以上出于说明的目的已经描述了本公开的实施例。

Claims (12)

1.一种非易失性存储器件，包括：
电荷储存元件，具有MOS电容器结构，且包括连接至字线的控制栅极端子和连接至基体偏置线的基体端子；
第一半MOS晶体管，具有连接至所述字线的第一选择栅极端子和连接至位线的第一杂质结端子，且与电荷储存元件共享基体端子；以及
第二半MOS晶体管，具有连接至所述字线的第二选择栅极端子和连接至源极线的第二杂质结端子，且与电荷储存元件共享基体端子，
其中，电荷储存元件耦接在第一半MOS晶体管与第二半MOS晶体管之间，使得第一半MOS晶体管、电荷储存元件以及第二半MOS晶体管串联连接。
2.如权利要求1所述的非易失性存储器件，其中，第一杂质结端子被设置在电荷储存元件的第一侧处。
3.如权利要求1所述的非易失性存储器件，其中，第二杂质结端子被设置在电荷储存元件的第二侧处。
4.如权利要求1所述的非易失性存储器件，其中，电荷储存元件、第一半MOS晶体管和第二半MOS晶体管中的每个具有N沟道MOS结构。
5.一种非易失性存储器件，包括：
第一单位单元，包括第一电荷储存晶体管、第一选择晶体管和第二选择晶体管；以及
第二单位单元包括第二电荷储存晶体管、第三选择晶体管和第四选择晶体管，
其中，第一电荷储存晶体管设置在第一选择晶体管和第二选择晶体管之间，并且第一选择晶体管、第一电荷储存晶体管和第二选择晶体管串联连接，
其中，第二电荷储存晶体管设置在第三选择晶体管和第四选择晶体管之间，并且第三选择晶体管、第二电荷储存晶体管和第四选择晶体管串联连接，
其中，第一电荷储存晶体管被配置为与第一选择晶体管和第二选择晶体管共享基体端子，
其中，第二电荷储存晶体管被配置为与第三选择晶体管和第四选择晶体管共享基体端子，
其中，第一电荷储存晶体管、第一选择晶体管和第二选择晶体管共同耦接至第一字线，其中，第二电荷储存晶体管、第三选择晶体管和第四选择晶体管共同耦接至第二字线，其中，第一选择晶体管和第三选择晶体管共同耦接至第一位线，以及
其中，第二选择晶体管和第四选择晶体管共同耦接至第一源极线
其中，第一单位单元和第二单位单元的共享基体端子彼此连接。
6.如权利要求5所述的非易失性存储器件，
其中，第一电荷储存晶体管包括第一浮栅和设置在第一浮栅下方的第一沟道，
其中，第一选择晶体管包括第二沟道和第一杂质结区，第二沟道从第一沟道延伸至第一杂质结区，第一杂质结区耦接至第一位线，
其中，第二选择晶体管包括第三沟道和第二杂质结区，第三沟道从第一沟道延伸至第三杂质结区，第二杂质结区耦接至第一源极线，
其中，第二电荷储存晶体管包括第二浮栅和设置在第二浮栅下方的第四沟道，
其中，第三选择晶体管包括第五沟道和第三杂质结区，第五沟道从第四沟道延伸至第三杂质结区，第三杂质结区耦接至第一位线，以及
其中，第四选择晶体管包括第六沟道和第四杂质结区，第六沟道从第四沟道延伸至第四杂质结区，第四杂质结区耦接至第一源极线。
7.如权利要求6所述的非易失性存储器件，
其中，第二杂质结区和第四杂质结区设置在第一浮栅和第二浮栅之间。
8.一种包括以矩阵形式按行和列布置的多个单位单元的非易失性存储单元阵列，所述多个单位单元中的每个包括：
电荷储存元件，具有MOS电容器结构，所述MOS电容器结构包括连接至字线的控制栅极端子和连接至基体偏置线的基体端子；
第一半MOS晶体管，具有连接至所述字线的第一选择栅极端子和连接至位线的第一杂质结端子，且与电荷储存元件共享基体端子；以及
第二半MOS晶体管，具有连接至所述字线的第二选择栅极端子和连接至源极线的第二杂质结端子，且与电荷储存元件共享基体端子，
其中，电荷储存元件耦接在第一半MOS晶体管与第二半MOS晶体管之间，使得第一半MOS晶体管、电荷储存元件以及第二半MOS晶体管串联连接。
9.如权利要求8所述的非易失性存储单元阵列，
其中，所述字线为分别被设置在所述行中的多个字线中的任意一个；
其中，所述基体偏置线为分别被设置在所述列中的多个基体偏置线中的任意一个；以及
其中，被设置在每行中的单位单元彼此共享所述多个字线中的一个字线。
10.如权利要求8所述的非易失性存储单元阵列，
其中，所述位线为分别被设置在所述列中的多个位线中的任意一个；
其中，所述基体偏置线为分别被设置在所述列中的多个基体偏置线中的任意一个；以及
其中，被设置在每列中的单位单元彼此共享所述多个位线中的一个位线以及所述多个基体偏置线中的一个基体偏置线。
11.如权利要求8所述的非易失性存储单元阵列，其中，所述多个单位单元彼此共享所述源极线。
12.如权利要求8所述的非易失性存储单元阵列，
其中，布置在第N行中的单位单元的第二杂质结端子分别连接至布置在第(N+1)行中的单位单元的第二杂质结端子，其中，布置在第N行中的单位单元的第一杂质结端子分别连接至布置在第(N-1)行中的单位单元的第一杂质结端子，以及
其中，N是整数。
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