TWI637487B - 非易失性記憶體裝置的單位單元及非易失性記憶體裝置的單元陣列 - Google Patents

非易失性記憶體裝置的單位單元及非易失性記憶體裝置的單元陣列 Download PDF

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Abstract

單位單元係包含一具有一主動區域的基板、一設置在該基板上以交叉該主動區域的第一電荷捕陷圖案、一設置在該基板上以交叉該主動區域並且和該第一電荷捕陷圖案間隔開的第二電荷捕陷圖案、一設置在介於該第一及第二電荷捕陷圖案之間的該主動區域中的第一接面區域、一設置在相鄰該第一電荷捕陷圖案的與該第二電荷捕陷圖案相對的一側邊的該主動區域中的第二接面區域、以及一設置在相鄰該第二電荷捕陷圖案的與該第一電荷捕陷圖案相對的一側邊的該主動區域中的第三接面區域。

Description

非易失性記憶體裝置的單位單元及非易失性記憶體裝置的單元陣列
本揭露內容的各種實施例有關於非易失性記憶體裝置及製造其之方法，並且更具體而言有關於非易失性記憶體裝置的單位單元及單元陣列以及製造其之方法。
相關申請案之交互參照
本申請案根據第35號美國法典第119條(a)項主張2014年7月17日申請的韓國申請案號10-2014-0090238的優先權，該申請案以其整體被納入在此作為參考。
半導體記憶體裝置通常是被分類為易失性記憶體裝置或是非易失性記憶體裝置。易失性記憶體裝置在其電源供應被中斷時失去其所儲存的資料，但是具有相當高的操作速度，例如，它們相當快速地讀出儲存在記憶體單元中的資料、或是寫入資料到該些記憶體單元中。相對地，非易失性記憶體裝置在其電源供應被中斷時保持其所儲存的資料，但是傾向操作在較低的速度。因此，非易失性記憶體裝置係被使用在不具有一固 定的電源而需要保持資料之電子系統中。非易失性記憶體裝置包含遮罩唯讀記憶體(MROM)裝置、可程式化唯讀記憶體(PROM)裝置、可抹除的可程式化唯讀記憶體(EPROM)裝置、電性可抹除的可程式化唯讀記憶體(EEPROM)裝置、快閃記憶體裝置、等等。
一般而言，該些MROM裝置、PROM裝置以及EPROM裝置需要例如是UV照射器之額外的設備，以抹除其所儲存的資料。因此，在許多應用中使用MROM裝置、PROM裝置以及EPROM裝置可能是不便的。相對地，EEPROM裝置以及快閃記憶體裝置容許資料能夠在無額外的設備下被電性地抹除及寫入。於是，EEPROM裝置以及快閃記憶體裝置可被應用在各種的領域中，例如，用於程式執行的系統、或是需要頻繁的資料更新之輔助的記憶體裝置。尤其，快閃記憶體裝置可以例如是以頁的單位同時被抹除，並且能夠達成比EEPROM裝置更高的集積密度。因此，快閃記憶體裝置經常被用在大容量的輔助的記憶體裝置。
非易失性記憶體裝置能夠儲存在每個記憶體單元中的資料量依據被儲存在每個記憶體單元中的位元數目而定。一種其中儲存單一位元的資料之記憶體單元被稱為單一位元單元或是單一位準單元(SLC)。相對地，一種其中儲存多位元的資料，例如，包含兩個位元或是更多位元的資料之記憶體單元被稱為一種多位元的單元、多位準的單元(MLC)或是多狀態的單元。隨著半導體記憶體裝置變成更高度集積的，採用MLC之非易失性記憶體裝置已經獲得半導體產業的關注。
快閃記憶體以及EEPROM裝置一般具有一包含垂直堆疊的一浮動閘極以及一控制閘極電極之堆疊的閘極結構。然而，若在該些記憶 體單元之間的距離被縮減過多，則該些記憶體單元的臨界電壓可能會因為在記憶體單元之間的干擾影響或是耦合電容而變成不穩定的。因此，許多的研發深入研究來改善記憶體裝置是如何可以利用電荷捕陷(trapping)層來更有效地儲存資料。
各種的實施例針對於非易失性記憶體裝置的單位單元及單元陣列以及製造其之方法。
根據一實施例，一非易失性記憶體裝置的一種單位單元包含一具有一主動區域的基板、一設置在該基板上以交叉該主動區域的第一電荷捕陷圖案、一設置在該基板上以交叉該主動區域並且和該第一電荷捕陷圖案間隔開的第二電荷捕陷圖案、一設置在介於該第一及第二電荷捕陷圖案之間的該主動區域中的第一接面區域、一設置在相鄰該第一電荷捕陷圖案的與該第二電荷捕陷圖案相對的一側邊的該主動區域中並且藉由一第一平面的通道區域以和該第一接面區域間隔開的第二接面區域、以及一設置在相鄰該第二電荷捕陷圖案的與該第一電荷捕陷圖案相對的一側邊的該主動區域中並且藉由一第二平面的通道區域以和該第一接面區域間隔開的第三接面區域。
根據另一實施例，一非易失性記憶體裝置的一種單位單元包含一第一電荷儲存電晶體以及一第二電荷儲存電晶體。該第一電荷儲存電晶體係包含一第一電荷捕陷圖案、一第一接面區域以及一第二接面區域。該第一電荷捕陷圖案係包含依序堆疊的一第一穿隧(tunneling)層、一第一電荷捕陷層、一第一絕緣層以及一第一控制閘極層。該第二電荷儲存電晶體 係包含一第二電荷捕陷圖案、該第一接面區域以及一第三接面區域。該第二電荷捕陷圖案係包含依序堆疊的一第二穿隧層、一第二電荷捕陷層、一第二絕緣層以及第二控制閘極層。該第一電荷儲存電晶體和該第二電荷儲存電晶體共用該第一接面區域。該第一控制閘極層以及該第二控制閘極層分別電連接至一第一字線以及一第二字線。該第一接面區域電連接至一源極線，並且該第二及第三接面區域電連接至一位元線。
根據另一實施例，一非易失性記憶體裝置的一種單元陣列包含複數個延伸在一位元線方向上的位元線、複數個包含奇數號字線以及偶數號字線的字線，其延伸在一交叉該位元線方向的字線方向上、複數個延伸在該字線方向上的源極線、以及複數個分別設置在該些位元線以及該些源極線的交叉處的單位單元。該些單位單元的每一個包含沿著該位元線方向串聯連接的一第一電荷儲存電晶體以及一第二電荷儲存電晶體，以共用一第一接面區域。該些第一電荷儲存電晶體的每一個包含一第一控制閘極層、該第一接面區域以及一第二接面區域。該些第二電荷儲存電晶體的每一個包含一第二控制閘極層、該第一接面區域以及一第三接面區域。該些單位單元的每一個的該第一控制閘極層以及該第二控制閘極層分別電連接至該些奇數號字線中之一以及該些偶數號字線中之一。該些單位單元的每一個的該第二接面區域以及該第三接面區域電連接至該些位元線中之一。該些單位單元的每一個的該第一接面區域電連接至該些源極線中之一。
根據另一實施例，一種製造一非易失性記憶體裝置之方法包含在一基板上形成一柵欄(fence)圖案。一穿隧層、一電荷捕陷層以及一絕緣層依序地形成在該基板以及該柵欄圖案上。一控制閘極層形成在該絕緣層 上。該控制閘極層、該絕緣層、該電荷捕陷層以及該穿隧層被非等向性蝕刻，以形成一在該柵欄圖案的一第一側壁上的第一電荷捕陷圖案以及一在該柵欄圖案的與該第一電荷捕陷圖案相對的一第二側壁上的第二電荷捕陷圖案。該第一電荷捕陷圖案被形成以包含一第一穿隧層、一第一電荷捕陷層、一第一絕緣層以及一具有一間隙壁(spacer)狀橫截面的第一控制閘極層，並且該第二電荷捕陷圖案被形成以包含一第二穿隧層、一第二電荷捕陷層、一第二絕緣層以及一具有一間隙壁狀橫截面的第二控制閘極層。該柵欄圖案被移除以露出介於該第一及第二電荷捕陷圖案之間的該基板。一第一接面區域被形成在一介於該第一及第二電荷捕陷圖案之間的間隙區域之下的該基板中，一第二接面區域被形成在相鄰該第一電荷捕陷圖案的與該第二電荷捕陷圖案為相對的一側壁處的該基板中，並且一第三接面區域被形成在相鄰該第二電荷捕陷圖案的與該第一電荷捕陷圖案為相對的一側壁處的該基板中。
100‧‧‧單位單元
100-1‧‧‧單位單元
100-2‧‧‧單位單元
100-3‧‧‧單位單元
100-4‧‧‧單位單元
100-5‧‧‧頁
110‧‧‧基板
112‧‧‧P型井區域
120‧‧‧溝槽隔離層
130‧‧‧主動區域
132‧‧‧第一N型接面區域
134‧‧‧第二N型接面區域
136‧‧‧第三N型接面區域
141‧‧‧第一穿隧層
142‧‧‧第二穿隧層
151‧‧‧第一電荷捕陷層
152‧‧‧第二電荷捕陷層
161‧‧‧第一絕緣層
162‧‧‧第二絕緣層
171‧‧‧第一控制閘極層
172‧‧‧第二控制閘極層
181‧‧‧第一接點
182‧‧‧第二接點
183‧‧‧第三接點
184‧‧‧第四接點
185‧‧‧第五接點
191‧‧‧第一電荷捕陷圖案
192‧‧‧第二電荷捕陷圖案
201‧‧‧第一反轉層
202‧‧‧第二反轉層
203‧‧‧第三反轉層
204‧‧‧第四反轉層
301‧‧‧通道反轉層
302‧‧‧通道反轉層
303‧‧‧通道反轉層
304‧‧‧通道反轉層
500‧‧‧單元陣列
510‧‧‧基板
512‧‧‧P型井區域
520‧‧‧溝槽隔離層
530‧‧‧主動區域
540‧‧‧穿隧層
541‧‧‧第一穿隧層
542‧‧‧第二穿隧層
550‧‧‧電荷捕陷層
551‧‧‧第一N型接面區域/第一電荷捕陷層
552‧‧‧第二N型接面區域/第二電荷捕陷層
553‧‧‧第三N型接面區域
560‧‧‧絕緣層
561‧‧‧第一絕緣層
562‧‧‧第二絕緣層
570‧‧‧控制閘極層
571‧‧‧第一控制閘極層
572‧‧‧第二控制閘極層
591‧‧‧第一電荷捕陷圖案
592‧‧‧第二電荷捕陷圖案
710‧‧‧柵欄圖案
A‧‧‧第一區域
B‧‧‧第二區域
BL‧‧‧位元線
BL1、BL2、BL3…BLn‧‧‧位元線
C‧‧‧第三區域
CG1‧‧‧第一控制閘極端子
CG2‧‧‧第二控制閘極端子
CT1‧‧‧第一電荷儲存電晶體
CT2‧‧‧第二電荷儲存電晶體
D‧‧‧第四區域
D1‧‧‧第一汲極端子/距離
D2‧‧‧第二汲極端子/距離
S1‧‧‧第一源極端子
S2‧‧‧第二源極端子
SL‧‧‧源極線
SL1、SL2…SL(m/2)‧‧‧源極線
W1‧‧‧寬度
WL1‧‧‧第一字線
WL2‧‧‧第二字線
WL3、WL4、WL5…WLm-1、WLm‧‧‧字線
本揭露內容的實施例在考慮到所附的圖式以及所附的詳細說明時將會變成更加明顯，其中：圖1是描繪根據一實施例的一非易失性記憶體裝置的一單位單元之佈局圖；圖2是沿著圖1的線I-I'所取的橫截面圖；圖3是在圖1中所示的單位單元之等效電路圖；圖4是描繪根據一實施例的一非易失性記憶體裝置的程式化操作之橫截面圖； 圖5是描繪根據一實施例的一非易失性記憶體裝置的程式化操作之橫截面圖；圖6是描繪根據一實施例的一非易失性記憶體裝置的程式化操作之橫截面圖；圖7是描繪根據一實施例的一非易失性記憶體裝置的程式化操作之橫截面圖；圖8是描繪根據一實施例的一非易失性記憶體裝置的抹除操作之橫截面圖；圖9是描繪根據一實施例的一非易失性記憶體裝置的抹除操作之橫截面圖；圖10是描繪根據一實施例的一非易失性記憶體裝置的讀取操作之橫截面圖；圖11是描繪根據一實施例的一非易失性記憶體裝置的讀取操作之橫截面圖；圖12是描繪根據一實施例的一非易失性記憶體裝置的讀取操作之橫截面圖；圖13是描繪根據一實施例的一非易失性記憶體裝置的讀取操作之橫截面圖；圖14是描繪根據一實施例的一非易失性記憶體裝置的一單元陣列之等效電路圖；圖15是描繪在圖14中所示的單元陣列的一程式化操作之等效電路圖；圖16是描繪在圖14中所示的單元陣列的一抹除操作的一個例子之等 效電路圖；圖17是描繪在圖14中所示的單元陣列的一抹除操作的另一個例子之等效電路圖；圖18是描繪在圖14中所示的單元陣列的一讀取操作之等效電路圖；圖19是描繪根據一實施例的一非易失性記憶體裝置的一單元陣列之佈局圖；以及圖20是描繪根據一實施例的一種製造一非易失性記憶體裝置的方法之橫截面圖。
圖21是描繪根據一實施例的一種製造一非易失性記憶體裝置的方法之橫截面圖。
圖22是描繪根據一實施例的一種製造一非易失性記憶體裝置的方法之橫截面圖。
圖23是描繪根據一實施例的一種製造一非易失性記憶體裝置的方法之橫截面圖。
各種的實施例將會在以下參考所附的圖式更詳細地加以描述。然而，本揭露內容可以用不同的形式加以體現，因而不應該被解釋為受限至在此闡述的實施例。而是，這些實施例被提供以使得此揭露內容將會是徹底且完整的，並且將會完全地傳達該範疇給熟習此項技術者。在該整個揭露內容中，相同的元件符號指在所有的各種圖及實施例中之類似的部件。
在以下的實施例中，將會瞭解到的是，當一元件被稱為位在 另一元件"上"、"之上"、"上面"、"下"、"之下"或是"下面"時，其可以直接接觸該另一元件、或是至少一介於中間的元件可以存在於兩者之間。於是，該些使用在此的例如是"上"、"之上"、"上面"、"下"、"之下"、"下面"與類似者的術語只是為了描述特定實施例之目的，因而並不欲限制本揭露內容的範疇。
在圖式中，構件的一厚度及長度為了圖示的便利性而相較於實際的實體厚度及間隔而被誇大。在以下的說明中，已知的相關功能及構造的詳細解說可能會被省略，以避免不必要地模糊標的。再者，'連接/耦接'代表一構件是直接耦接至另一構件、或是透過另一構件來加以間接耦接。在此說明書中，只要並未明確在一句子中提及的話，一單數形可以包含複數形。再者，用在說明書中的"包含/包括"代表一或多個構件、步驟、操作及元件存在、或是被加入。
圖1是描繪根據一實施例的一非易失性記憶體裝置的一單位單元100之佈局圖，並且圖2是沿著圖1的一線I-I'所取的橫截面圖。參照圖1及2，該單位單元100可包含一第一電荷儲存電晶體CT1以及一第二電荷儲存電晶體CT2。該第一電荷儲存電晶體CT1可以和該第二電荷儲存電晶體CT2共用單一主動區域130。尤其，該第一電荷儲存電晶體CT1可以和該第二電荷儲存電晶體CT2共用一在該主動區域130中的第一接面區域132。
該單位單元100可包含一基板110以及一設置在一基板110中的P型井區域112，使得該P型井區域112的一頂表面被露出。該基板110可以是一N型基板。或者是，該基板110可以是一P型基板。若該基板110 是一P型基板，則該P型井區域112可以是不存在於該基板110中。該主動區域130可被設置在該P型井區域112的一上方的部分中。該主動區域130可以藉由一溝槽隔離層120來加以界定。再者，該主動區域130可被設置以延伸在一第一方向上。該主動區域130可包含彼此間隔開的一第一N型接面區域132、一第二N型接面區域134以及一第三N型接面區域136。該第一N型接面區域132可被設置在該第二N型接面區域134以及該第三N型接面區域136之間。儘管未顯示在圖式中，該第一、第二及第三N型接面區域132、134及136的每一個可具有一輕摻雜汲極(LDD)結構，其包含一被輕摻雜N型雜質的延伸區域以及一被重摻雜N型雜質的深的區域。該第一N型接面區域132在該第一方向上的長度可以是小於該第二及第三N型接面區域134及136在該第一方向上的長度。
一第一電荷捕陷圖案191可被設置在介於該第一及第二N型接面區域132及134之間的P型井區域112上。該第一電荷捕陷圖案191、該第一N型接面區域132以及該第二N型接面區域134可以構成該第一電荷儲存電晶體CT1。該第一電荷捕陷圖案191可包含依序堆疊的一第一穿隧層141、一第一電荷捕陷層151、一第一絕緣層161以及一第一控制閘極層171。該第一電荷捕陷圖案191可以交叉該主動區域130以具有一延伸在一第二方向上的條帶形狀。該第一控制閘極層171可被設置以具有一間隙壁形狀。該第一穿隧層141、該第一電荷捕陷層151以及該第一絕緣層161可以覆蓋該第一控制閘極層171的一底表面，並且可以延伸到該第一控制閘極層171相鄰該第一N型接面區域132的一側壁之上。該第一穿隧層141可包含一種絕緣材料，例如一種氧化物材料。該第一電荷捕陷層151可包 含一種電荷捕陷材料，例如一種氮化物材料。該第一絕緣層161可包含一種氧化物材料。該第一控制閘極層171可包含一種導電材料，例如一種摻雜的多晶矽材料。
一第二電荷捕陷圖案192可被設置在介於該第一及第三N型接面區域132及136之間的P型井區域112上。該第二電荷捕陷圖案192、該第一N型接面區域132以及該第三N型接面區域136可構成該第二電荷儲存電晶體CT2。該第二電荷捕陷圖案192可包含依序堆疊的一第二穿隧層142、一第二電荷捕陷層152、一第二絕緣層162以及一第二控制閘極層172。該第二電荷捕陷圖案192可以交叉該主動區域130以具有一延伸在該第二方向上的條帶形狀。該第二控制閘極層172可被設置以具有一間隙壁形狀。該第二穿隧層142、該第二電荷捕陷層152以及該第二絕緣層162可以覆蓋該第二控制閘極層172的一底表面，並且可以延伸到該第二控制閘極層172相鄰該第一N型接面區域132的一側壁之上。該第二穿隧層142可包含一種絕緣材料，例如一種氧化物材料。該第二電荷捕陷層152可包含一種電荷捕陷材料，例如一種氮化物材料。該第二絕緣層162可包含一種氧化物材料。該第二控制閘極層172可包含一種導電材料，例如一種摻雜的多晶矽材料。
該第一及第二控制閘極層171及172可以分別透過一第一接點181以及一第二接點182來電連接至一第一字線WL1以及一第二字線WL2。該第一N型接面區域132可以透過一第三接點183來電連接至一源極線SL。該第二N型接面區域134可以透過一第四接點184來電連接至一位元線，以及並且該第三N型接面區域136可以透過一第五接點185來電 連接至該位元線。
圖3是在圖1中所示的單位單元100之等效電路圖。參照圖1、2及3，該單位單元100可包含串聯連接的該第一電荷儲存電晶體CT1以及該第二電荷儲存電晶體CT2。該第一電荷儲存電晶體CT1可包含一第一控制閘極端子CG1、一第一源極端子S1以及一第一汲極端子D1。該第一控制閘極端子CG1可以電連接至該第一字線WL1。該第一源極端子S1可以電連接至該源極線SL。該第一汲極端子D1可以電連接至該位元線BL。該第二電荷儲存電晶體CT2可包含一第二控制閘極端子CG2、一第二源極端子S2以及一第二汲極端子D2。該第二控制閘極端子CG2可以電連接至該第二字線WL2。該第二源極端子S2可以電連接至該源極線SL。該第二汲極端子D2可以電連接至該位元線BL。
該第一電荷儲存電晶體CT1的第一控制閘極端子CG1、第一源極端子S1以及第一汲極端子D1可以分別對應於圖1及2中所示的第一控制閘極層171、第一N型接面區域132以及第二N型接面區域134。該第二電荷儲存電晶體CT2的第二控制閘極端子CG2、第二源極端子S2以及第二汲極端子D2可以分別對應於圖1及2中所示的第二控制閘極層172、第一N型接面區域132以及第三N型接面區域136。
圖4、5、6及7是描繪根據一實施例的一非易失性記憶體裝置的程式化操作之橫截面圖。在圖4、5、6及7中，和用在圖1及2中的元件符號相同的元件符號可以表示相同的元件。
參照圖4，為了執行一程式化操作以用於將電荷注入到該第一電荷儲存電晶體CT1的第一電荷捕陷層151的一第一區域"A"，一正程式 化電壓+Vpp可以施加至該第一字線WL1，並且一正位元線電壓+Vpbl可以施加至該位元線BL。該源極線SL、該第二字線WL2以及該P型井區域112可以是接地的。在以上的偏壓狀況下，一第一反轉(inversion)層201可以形成在該第一電荷儲存電晶體CT1的一通道區域中，換言之，在介於該第一及第二N型接面區域132及134之間的P型井區域112中。於是，電子可以從該第一N型接面區域132透過該第一反轉層201來朝向該第二N型接面區域134漂移，並且該些漂移的電子中的一些可能會因為一藉由該正程式化電壓+Vpp所產生之垂直的場以及一藉由該正位元線電壓+Vpbl所產生之水平的場而變成熱電子。該些熱電子可透過該第一穿隧層141而被注入及捕陷在該第一電荷捕陷層151的相鄰該第二N型接面區域134的第一區域"A"中。被捕陷在該第一區域"A"中的電子可以被局部化在該第一電荷捕陷層151的第一區域"A"中，因為該第一電荷捕陷層151是一非導電層。因此，該單位單元100可具有一第一程式化的狀態，其中該第一電荷儲存電晶體CT1的臨界電壓係由於被捕陷在相鄰該第二N型接面區域134的第一區域"A"中的電子而部分地增高。
參照圖5，為了執行一程式化操作以用於將電荷注入到該第一電荷儲存電晶體CT1的第一電荷捕陷層151的一第二區域"B"中，一正程式化電壓+Vpp可以施加至該第一字線WL1，並且一正源極線電壓+Vpsl可以施加至該源極線SL。該位元線BL、該第二字線WL2以及該P型井區域112可以是接地的。在以上的偏壓狀況下，一第二反轉層202可以形成在該第一電荷儲存電晶體CT1的通道區域中，換言之，在介於該第一及第二N型接面區域132及134之間的P型井區域112中。於是，電子可以從該第二 N型接面區域134透過該第二反轉層202來朝向該第一N型接面區域132漂移，並且該些漂移的電子中的一些可能會由於一藉由該正程式化電壓+Vpp所產生之垂直的場以及一藉由該正源極線電壓+Vpsl所產生之水平的場而變成熱電子。該些熱電子可透過該第一穿隧層141而被注入及捕陷在該第一電荷捕陷層151的相鄰該第一N型接面區域132的第二區域"B"中。被捕陷在該第二區域"B"中的電子可以被局部化在該第一電荷捕陷層151的第二區域"B"中，因為該第一電荷捕陷層151是一非導電層。因此，該單位單元100可具有一第二程式化的狀態，其中該第一電荷儲存電晶體CT1的臨界電壓係由於被捕陷在相鄰該第一N型接面區域132的第二區域"B"中的電子而部分地增高。
參照圖6，為了執行一程式化操作以用於將電荷注入到該第二電荷儲存電晶體CT2的第二電荷捕陷層152的一第三區域"C"中，一正程式化電壓+Vpp可以施加至該第二字線WL2，並且一正位元線電壓+Vpbl可以施加至該位元線BL。該源極線SL、該第一字線WL1以及該P型井區域112可以是接地的。在以上的偏壓狀況下，一第三反轉層203可以形成在該第二電荷儲存電晶體CT2的一通道區域中，換言之，在介於該第一及第三N型接面區域132及136之間的P型井區域112中。於是，電子可以從該第一N型接面區域132透過該第三反轉層203來朝向該第三N型接面區域136漂移，並且該些漂移的電子中的一些可能會由於一藉由該正程式化電壓+Vpp所產生之垂直的場以及一藉由該正位元線電壓+Vpbl所產生之水平的場而變成熱電子。該些熱電子可透過該第二穿隧層142而被注入及捕陷在該第二電荷捕陷層152的相鄰該第三N型接面區域136的第三區域"C"中。 被捕陷在該第三區域"C"中的電子可以被局部化在該第二電荷捕陷層152的第三區域"C"中，因為該第二電荷捕陷層152是一非導電層。因此，該單位單元100可具有一第三程式化的狀態，其中該第二電荷儲存電晶體CT2的臨界電壓係由於被捕陷在相鄰該第三N型接面區域136的第三區域"C"中的電子而部分地增高。
參照圖7，為了執行一程式化操作以用於將電荷注入到該第二電荷儲存電晶體CT2的第二電荷捕陷層152的一第四區域"D"中，一正程式化電壓+Vpp可以施加至該第二字線WL2，並且一正源極線電壓+Vpsl可以施加至該源極線SL。該位元線BL、該第一字線WL1以及該P型井區域112可以是接地的。在以上的偏壓狀況下，一第四反轉層204可以形成在該第二電荷儲存電晶體CT2的通道區域中，換言之，在介於該第一及第三N型接面區域132及136之間的P型井區域112中。於是，電子可以從該第三N型接面區域136透過該第四反轉層204來朝向該第一N型接面區域132漂移，並且該些漂移的電子中的一些可能會由於一藉由該正程式化電壓+Vpp所產生之垂直的場以及一藉由該正源極線電壓+Vpsl所產生之水平的場而變成熱電子。該些熱電子可透過該第二穿隧層142而被注入及捕陷在該第二電荷捕陷層152的相鄰該第一N型接面區域132的第四區域"D"中。被捕陷在該第四區域"D"中的電子可以被局部化在該第二電荷捕陷層152的第四區域"D"中，因為該第二電荷捕陷層152是一非導電層。因此，該單位單元100可具有一第四程式化的狀態，其中該第二電荷儲存電晶體CT2的臨界電壓係由於被捕陷在相鄰該第一N型接面區域132的第四區域"D"中的電子而部分地增高。
圖8及9是描繪根據一實施例的一非易失性記憶體裝置的抹除操作之橫截面圖。在圖8及9中，和用在圖1及2中的元件符號相同的元件符號可以表示相同的元件。
參照圖8，為了同時抹除儲存在該第一及第二電荷儲存電晶體CT1及CT2中的資料，一負抹除電壓-Vee可以施加至該第一及第二字線WL1及WL2，並且一正井電壓+Vew可以施加至該P型井區域112。該源極線SL以及該位元線BL可以是浮接的。在以上的偏壓狀況下，被捕陷在該第一電荷捕陷層151的第一及/或第二區域"A"及/或"B"中以及在該第二電荷捕陷層152的第三及/或第四區域"C"及/或"D"中的電子可藉由一種如同由箭頭所指出的傅勒-諾德翰(Fowler-Nordheim,F-N)穿隧機制而被注入到該P型井區域112之中。因此，該第一及第二電荷儲存電晶體CT1及CT2的臨界電壓可以被降低，以提供在構成該單位單元100的第一及第二電荷儲存電晶體CT1及CT2中之抹除的狀態。
參照圖9，為了選擇性地僅抹除儲存在該第一電荷儲存電晶體CT1中的資料，一負抹除電壓-Vee可以施加至該第一字線WL1，並且一接地電壓可以施加至該第二字線WL2。該正井電壓+Vew可以施加至該P型井區域112，並且該源極線SL以及該位元線BL可以是浮接的。在以上的偏壓狀況下，被捕陷在該第一電荷捕陷層151的第一及/或第二區域"A"及/或"B"中的電子可藉由一種如同藉由箭頭所指出的傅勒-諾德翰(F-N)穿隧機制而被注入到該P型井區域112之中。因此，該第一電荷儲存電晶體CT1的臨界電壓可以被降低，以提供該第一電荷儲存電晶體CT1之抹除的狀態。為了選擇性地僅抹除儲存在該第二電荷儲存電晶體CT2中的資料，一 負抹除電壓-Vee可以施加至該第二字線WL2，並且一接地電壓可以施加至該第一字線WL1。該正井電壓+Vew可以施加至該P型井區域112，並且該源極線SL以及該位元線BL可以是浮接的。
圖10、11、12及13是描繪根據一實施例的一非易失性記憶體裝置的讀取操作之橫截面圖。在圖10、11、12及13中，和用在圖1及2中的元件符號相同的元件符號可以表示相同的元件。
參照圖10，為了讀出一儲存在該第一電荷儲存電晶體CT1的第一電荷捕陷層151的第一區域"A"中的資料，一正讀取電壓+Vrr可以施加至該第一字線WL1，並且一正源極線電壓+Vrsl可以施加至該源極線SL。該位元線BL、該第二字線WL2以及該P型井區域112可以是接地的。該正源極線電壓+Vrsl可被設定以具有一電壓值是能夠造成該第一電荷儲存電晶體CT1的一通道反轉層301的一夾止現象，而僅維持在該第一電荷捕陷層151的相鄰該第二N型接面區域134的第一區域"A"之下。換言之，該正源極線電壓+Vrsl可被決定成使得該第一電荷儲存電晶體CT1操作在一飽和區域中。在以上的偏壓狀況下，在該第一及第二N型接面區域132及134之間的電流流動可以是根據一包含該第一電荷捕陷層151的第一區域"A"之MOS結構的部分的臨界電壓來加以決定的。例如，若沒有電流流動在該第一及第二N型接面區域132及134之間，則包含該第一區域"A"的該MOS結構的部分的臨界電壓可能是高於施加至該第一字線WL1的正讀取電壓+Vrr。換言之，並沒有通道反轉層形成在該第一電荷捕陷層151的第一區域"A"之下。該第一電荷捕陷層151的第一區域"A"可被視為具有被填入電荷的捕陷位置。換言之，該第一電荷捕陷層151的第一區域"A"可被視為經程式 化的，以具有參考圖4所述的第一程式化的狀態。相對地，若電流流動在該第一及第二N型接面區域132及134之間，則包含該第一區域"A"的該MOS結構的部分的臨界電壓可能是低於施加至該第一字線WL1的正讀取電壓+Vrr。換言之，該第一電荷儲存電晶體CT1可操作在一飽和區域中，因為如同在圖10中所繪的，該通道反轉層301係形成在該第一區域"A"之下。該第一電荷捕陷層151的第一區域"A"可被視為具有空的捕陷位置。換言之，該第一電荷捕陷層151的第一區域"A"可被視為具有一抹除的狀態。
參照圖11，為了讀出一儲存在該第一電荷儲存電晶體CT1的第一電荷捕陷層151的第二區域"B"中的資料，一正讀取電壓+Vrr可以施加至該第一字線WL1，並且一正位元線電壓+Vrbl可以施加至該位元線BL。該源極線SL、該第二字線WL2以及該P型井區域112可以是接地的。該正位元線電壓+Vrbl可被設定以具有一電壓值是能夠僅在該第一電荷捕陷層151的相鄰該第一N型接面區域132的第二區域"B"之下，造成該第一電荷儲存電晶體CT1的一通道反轉層302的一夾止現象。換言之，該正位元線電壓+Vrbl可被決定成使得該第一電荷儲存電晶體CT1操作在一飽和區域中。在以上的偏壓狀況下，在該第一及第二N型接面區域132及134之間的電流流動可根據一包含該第一電荷捕陷層151的第二區域"B"之MOS結構的一部分的臨界電壓來加以決定。例如，若沒有電流流動在該第一及第二N型接面區域132及134之間，則包含該第二區域"B"的該MOS結構的部分的臨界電壓可能是高於施加至該第一字線WL1的正讀取電壓+Vrr。換言之，並沒有通道反轉層形成在該第一電荷捕陷層151的第二區域"B"之下。該第一電荷捕陷層151的第二區域"B"可被視為具有被填入電荷的捕陷位置。換 言之，該第一電荷捕陷層151的第二區域"B"可被視為經程式化的，以具有參考圖5所述的第二程式化的狀態。相對地，若電流流動在該第一及第二N型接面區域132及134之間，則包含該第二區域"B"的該MOS結構的部分的臨界電壓可能是低於施加至該第一字線WL1的正讀取電壓+Vrr。換言之，該第一電荷儲存電晶體CT1可操作在一飽和區域中，因為如同在圖11中所繪的，該通道反轉層302係形成在該第二區域"B"之下。該第一電荷捕陷層151的第二區域"B"可被視為具有空的捕陷位置。換言之，該第一電荷捕陷層151的第二區域"B"可被視為具有一抹除的狀態。
參照圖12，為了讀出一儲存在該第二電荷儲存電晶體CT2的第二電荷捕陷層152的第三區域"C"中的資料，一正讀取電壓+Vrr可以施加至該第二字線WL2，並且一正源極線電壓+Vrsl可以施加至該源極線SL。該位元線BL、該第一字線WL1以及該P型井區域112可以是接地的。該正源極線電壓+Vrsl可被設定以具有一電壓值是能夠造成該第二電荷儲存電晶體CT2的一通道反轉層303的一夾止現象，而僅維持在該第二電荷捕陷層152的相鄰該第三N型接面區域136的第三區域"C"之下。換言之，該正源極線電壓+Vrsl可被決定成使得該第二電荷儲存電晶體CT2係操作在一飽和區域中。在以上的偏壓狀況下，在該第一及第三N型接面區域132及136之間的電流流動可根據一包含該第二電荷捕陷層152的第三區域"C"之MOS結構的一部分的臨界電壓來加以決定。例如，若沒有電流流動在該第一及第三N型接面區域132及136之間，則包含該第一區域"C"的該MOS結構的部分的臨界電壓可能是高於施加至該第二字線WL2的正讀取電壓+Vrr。換言之，並沒有通道反轉層形成在該第二電荷捕陷層152的第三區域"C"之 下。該第二電荷捕陷層152的第三區域"C"可被視為具有被填入電荷的捕陷位置。換言之，該第二電荷捕陷層152的第三區域"C"可被視為經程式化的，以具有參考圖6所述的第三程式化的狀態。相對地，若電流流動在該第一及第三N型接面區域132及136之間，則包含該第三區域"C"的該MOS結構的部分的臨界電壓可能是低於施加至該第二字線WL2的正讀取電壓+Vrr。換言之，該第二電荷儲存電晶體CT2可操作在一飽和區域中，因為如同在圖12中所繪的，該通道反轉層303係形成在該第三區域"C"之下。該第二電荷捕陷層152的第三區域"C"可被視為具有空的捕陷位置。換言之，該第二電荷捕陷層152的第三區域"C"可被視為具有一抹除的狀態。
參照圖13，為了讀出一儲存在該第二電荷儲存電晶體CT2的第二電荷捕陷層152的第四區域"D"中的資料，一正讀取電壓+Vrr可以施加至該第二字線WL2，並且一正位元線電壓+Vrbl可以施加至該位元線BL。該源極線SL、該第一字線WL1以及該P型井區域112可以是接地的。該正位元線電壓+Vrbl可被設定以具有一電壓值是能夠造成該第二電荷儲存電晶體CT2的一通道反轉層304的一夾止現象，而僅維持在該第二電荷捕陷層152的相鄰該第一N型接面區域132的第四區域"D"之下。換言之，該正位元線電壓+Vrbl可被決定成使得該第二電荷儲存電晶體CT2係操作在一飽和區域中。在以上的偏壓狀況下，在該第一及第三N型接面區域132及136之間的電流流動可根據一包含該第二電荷捕陷層152的第四區域"D"之MOS結構的一部分的臨界電壓來加以決定。例如，若沒有電流流動在該第一及第三N型接面區域132及136之間，則包含該第四區域"D"的該MOS結構的部分的臨界電壓可能是高於施加至該第二字線WL2的正讀取電壓+Vrr。 換言之，並沒有通道反轉層形成在該第二電荷捕陷層152的第四區域"D"之下。該第二電荷捕陷層152的第四區域"D"可被視為具有被填入電荷的捕陷位置。換言之，該第二電荷捕陷層152的第四區域"D"可被視為經程式化的，以具有參考圖7所述的第四程式化的狀態。相對地，若電流流動在該第一及第三N型接面區域132及136之間，則包含該第四區域"D"的該MOS結構的部分的臨界電壓可能是低於施加至該第二字線WL2的正讀取電壓+Vrr。換言之，該第二電荷儲存電晶體CT2可操作在一飽和區域中，因為如同在圖13中所繪的，該通道反轉層304係形成在該第四區域"D"之下。該第二電荷捕陷層152的第四區域"D"可被視為具有空的捕陷位置。換言之，該第二電荷捕陷層152的第四區域"D"可被視為具有一抹除的狀態。
圖14是描繪根據一實施例的一非易失性記憶體裝置的一單元陣列之等效電路圖。參照圖14，複數個單位單元100可以是沿著一位元線方向以及一字線方向二維地排列的，以具有一"(m/2)×n"的矩陣形式。如同參考圖1及2所述的，該些單位單元100的每一個可包含沿著該位元線方向串聯連接的一第一電荷儲存電晶體CT1以及一第二電荷儲存電晶體CT2。因此，每個單位單元100的詳細說明將會在以下被省略。該些單位單元100可以連接至位元線BL1、BL2、…以及BLn。換言之，該些位元線BL1、BL2、…以及BLn的每一個可以連接至排列在平行該位元線方向的單一行中的單位單元100的第二及第三N型接面區域(圖1及2的134及136)。此外，排列在該字線方向上的單位單元100可以連接至一對相鄰的字線WL1及WL2、WL3及WL4、…或是WLm-1及WLm。換言之，排列在和該字線方向平行的單一列中的單位單元100的第一電荷儲存電晶體CT1的第一控制閘極層 (圖1及2的171)可以連接至該些字線WL1及WL2、WL3及WL4、…或是WLm-1及WLm中的奇數號字線中之一，並且排列在和該字線方向平行的單一列中的單位單元100的第二電荷儲存電晶體CT2的第二控制閘極層(圖1及2的172)可以連接至該些字線WL1及WL2、WL3及WL4、…或是WLm-1及WLm中的偶數號字線中之一。再者，排列在該字線方向上的單位單元100可以連接至複數個源極線SL1、SL2、…以及SL(m/2)中之一。換言之，排列在單一列中的單位單元100的第一N型接面區域(圖1及2的132)可以連接至該複數個源極線SL1、SL2、…以及SL(m/2)中之一。
圖15是描繪在圖14中所示的單元陣列的一程式化操作之等效電路圖。該程式化操作將會在以下結合一第一程式化操作來加以描述，該第一程式化操作係藉由注入電荷到一連接至該些字線WL1及WL2、該位元線BL1以及該源極線SL1之單位單元100-1的第一電荷儲存電晶體CT1的第一區域"A"中來加以執行。對於該項技術中具有通常技能者而言應該明顯的是，該第一程式化操作係等同地可應用於其它程式化操作，例如，一藉由注入電荷到該單位單元100-1的第一電荷儲存電晶體CT1的第二區域"B"中加以執行的第二程式化操作、一藉由注入電荷到該單位單元100-1的第二電荷儲存電晶體CT2的第三區域"C"中加以執行的第三程式化操作、以及一藉由注入電荷到該單位單元100-1的第二電荷儲存電晶體CT2的第四區域"D"中加以執行的第四程式化操作。
參照圖15，一正程式化電壓+Vpp，一正位元線電壓+Vpbl以及一接地電壓分別可以施加至連接到該單位單元100-1的第一電荷儲存電晶體CT1的字線WL1、位元線BL1以及源極線SL1。其餘的字線WL2、 WL3、WL4、…、WLm-1以及WLm可以是接地的，並且其餘的位元線BL2、…以及BLn可以是浮接的。再者，其餘的源極線SL2、…以及SL(m/2)可以是接地的。在以上的偏壓狀況下，如同參考圖4所述的，電子可被注入及捕陷到該單位單元100-1的第一電荷儲存電晶體CT1的區域"A"中，以執行該第一程式化操作。
在該第一程式化操作期間，另一和該單位單元100-1共用該字線WL1之單位單元100-2的第一電荷儲存電晶體CT1並未被程式化，因為該位元線BL2是浮接的。類似地，在該第一程式化操作期間，其它和該些單位單元100-1及100-2共用該字線WL1之單位單元的第一電荷儲存電晶體CT1並未被程式化，因為該些位元線BL3、…以及BLn是浮接的。在該第一程式化操作期間，另一和該單位單元100-1共用該位元線BL1之單位單元100-3並未被程式化，因為該些字線WL3及WL4是接地的。類似地，在該第一程式化操作期間，其它和該些單位單元100-1及100-3共用該位元線BL1之單位單元並未被程式化，因為該些字線WL5、…以及WLm是接地的。在該第一程式化操作期間，另一連接至該位元線BL2以及該些字線WL3及WL4之單位單元100-4並未被程式化，因為該位元線BL2是浮接的，並且該些字線WL3及WL4是接地的。類似地，在該第一程式化操作期間，其它連接至該些位元線BL3、…及BLn以及該些字線WL5、…及WLm之單位單元並未被程式化，因為該些位元線BL3、…以及BLn是浮接的，並且該些字線WL5、…以及WLm是接地的。
圖16是描繪在圖14中所示之單元陣列的一抹除操作的一個例子之等效電路圖。參照圖16，為了一次抹除全部的單位單元100，一負抹 除電壓-Vee可以施加至全部的字線WL1、WL2、…以及WLm。此外，如同參考圖8所述的，一正井電壓+Vew可以施加至該P型井區域(圖8的112)。再者，全部的位元線BL1、…及BLn以及全部的源極線SL1、…及SL(m/2)可以是浮接的。在以上的偏壓狀況下，全部的單位單元100可以藉由一種參考圖8所述的F-N穿隧機制來加以抹除。
圖17是描繪在圖14中所示之單元陣列的一抹除操作的另一個例子之等效電路圖。參照圖17，為了選擇性地抹除共用該字線WL1並且構成單一頁100-5的第一電荷儲存電晶體CT1，一負抹除電壓-Vee可以選擇性地施加至該字線WL1，並且其餘的字線WL2、…以及WLm可以是接地的。此外，如同參考圖9所述的，一正井電壓+Vew可以施加至一P型井區域(圖9的112)。再者，全部的位元線BL1、…及BLn以及全部的源極線SL1、…以及SL(m/2)可以是浮接的。在以上的偏壓狀況下，共用該字線WL1並且構成該單一頁100-5之全部的第一電荷儲存電晶體CT1可以選擇性地藉由一種參考圖9所述的F-N穿隧機制來加以抹除。其餘的第一電荷儲存電晶體CT1以及全部的第二電荷儲存電晶體CT2都未被抹除，因為該些字線WL2、…以及WLm是接地的。
圖18是描繪在圖14中所示之單元陣列的一讀取操作之等效電路圖。該讀取操作將會在以下結合一第一讀取操作來加以描述，該第一讀取操作係用於讀出一儲存在連接至該些字線WL1及WL2、該位元線BL1以及該源極線SL1之單位單元100-1的第一電荷儲存電晶體CT1的第一區域"A"中的資料。對於該項技術中具有通常技能者而言應該明顯的是，該第一讀取操作係等同地可應用於其它的讀取操作，例如，一用於讀出一儲存 在該單位單元100-1的第一電荷儲存電晶體CT1的第二區域"B"中的資料之第二讀取操作、一用於讀出一儲存在該單位單元100-1的第二電荷儲存電晶體CT2的第三區域"C"中的資料之第三讀取操作、以及一用於讀出一儲存在該單位單元100-1的第二電荷儲存電晶體CT2的第四區域"D"中的資料之第四讀取操作。
參照圖18，一正讀取電壓+Vrr以及一正源極線電壓+Vrsl可以分別施加至連接到該單位單元100-1的第一電荷儲存電晶體CT1的字線WL1以及源極線SL1。此外，其餘的字線WL2、…及WLm以及該位元線BL1可以是接地的。再者，其餘的位元線BL2、…以及BLn可以是浮接的，並且其餘的源極線SL2、…以及SL(m/2)可以是接地的。在以上的偏壓狀況下，如同參考圖10所述的，該第一讀取操作可以選擇性地被執行，以判斷電荷是否被捕陷在該單位單元100-1的第一電荷儲存電晶體CT1的第一區域"A"中。
在該第一讀取操作期間，可能儲存在另一和該單位單元100-1共用該字線WL1之單位單元100-2的第一電荷儲存電晶體CT1中的資料並未被讀出，因為該位元線BL2是浮接的。類似地，在該第一程式化操作期間，沒有儲存在其它和該些單位單元100-1及100-2共用該字線WL1之單位單元的第一電荷儲存電晶體CT1中的資料被讀出，因為該些位元線BL3、…以及BLn是浮接的。在該第一程式化操作期間，儲存在另一和該單位單元100-1共用該位元線BL1之單位單元100-3中的資料並未被讀出，因為該些字線WL3及WL4是接地的。類似地，在該第一程式化操作期間，儲存在其它和該些單位單元100-1及100-3共用該位元線BL1之單位單元中的 資料並未被讀出，因為該些字線WL5、…以及WLm是接地的。在該第一程式化操作期間，儲存在另一連接至該位元線BL2以及該些字線WL3及WL4之單位單元100-4中的資料並未被讀出，因為該位元線BL2是浮接的，並且該些字線WL3及WL4是接地的。類似地，在該第一程式化操作期間，儲存在其它連接至該些位元線BL3、…及BLn以及該些字線WL5、…及WLm之單位單元中的資料並未被讀出，因為該些位元線BL3、…以及BLn是浮接的，並且該些字線WL5、…以及WLm是接地的。
圖19是描繪根據一實施例的一非易失性記憶體裝置的一單元陣列500之佈局圖。參照圖19，該單元陣列500可包含複數個被設置在一P型井區域512中的主動區域530。該些主動區域530的每一個可以延伸在一位元線方向上並且具有一條帶形狀。該些主動區域530可以在該字線方向上和彼此間隔開。此外，該單元陣列500可包含交叉該些主動區域530的複數個第一控制閘極層571以及複數個第二控制閘極層572。該第一及第二控制閘極層571及572的每一個可以延伸在一字線方向上並且具有一條帶形狀。該些第一控制閘極層571以及該些第二控制閘極層572可以沿著該位元線方向交替地加以設置。該些第一控制閘極層571可以分別透過接點來電連接至奇數號字線WL1、WL3、WL5及WL7。該第二控制閘極層572可以分別透過接點來電連接至偶數號字線WL2、WL4、WL6及WL8。
該些主動區域530的每一個可包含第一N型接面區域551、第二N型接面區域552以及第三N型接面區域553。如同在圖19中所繪，一單位單元可被配置以包含例如是該字線WL1以及該字線WL2之相鄰的字線對、介於該些字線WL1及WL2之間的第一N型接面區域551、位在該字 線WL1與該第一N型接面區域551相對的一側邊的第二N型接面區域552、以及位在該字線WL2與該第一N型接面區域551相對的一側邊的第三N型接面區域553。該單位單元可具有和參考圖1所述的單位單元100實質相同的配置。因此，覆蓋該第一及第二控制閘極層571及572的底表面及側壁的穿隧層、電荷捕陷層以及絕緣層並未被描繪在圖19中，以避免使得該圖過於複雜。排列在和該字線方向平行的單一列中的單位單元可以共用彼此相鄰的第一控制閘極層571以及第二控制閘極層572。此外，排列在和該位元線方向平行的單一行中的一對相鄰的單位單元可被設置以共用該第三N型接面區域553。該對的一第一單位單元的第三N型接面區域553可以作用為該對的另一單位單元的第二N型接面區域552。
排列在單一行中的單位單元的第二N型接面區域552以及第三N型接面區域553可以電連接至該些位元線BL1、BL2、BL3以及BL4中之一。介於被設置在每個單位單元中的第一及第二控制閘極層571及572之間的距離D1可以是小於一介於沿著該位元線方向彼此相鄰的該對單位單元中之一的第一控制閘極層571以及該對相鄰的單位單元的另一個的第二控制閘極層572之間的距離D2。儘管圖19係描繪一其中該些單位單元被排列成具有一"4×4"的矩陣形式之例子，但是該實施例並不受限於此。例如，在某些實施例中，如同在圖14中所繪的，該些單位單元可以被排列成具有一"(m/2)×n"的矩陣形式。在圖19中所示的單位單元陣列500的程式化操作、抹除操作以及讀取操作可以是和那些參考圖15、16、17及18所論述者相同的。
圖20、21、22及23是描繪根據一實施例的一種製造一非易 失性記憶體裝置的方法之橫截面圖。圖20、21、22及23是在該製程的不同階段沿著圖19的線II-II'所取的橫截面圖。
參照圖20，一P型井區域512可以形成在一基板510中，使得該P型井區域512的一頂表面被露出。一溝槽隔離層520可以形成在該基板510中以在該P型井區域512中界定一主動區域530。若一P型基板被使用作為該基板510，則用於形成該P型井區域512的製程可被省略。一對柵欄圖案710可以形成在該主動區域530上。該些柵欄圖案710的每一個可被形成以具有一如同在一位元線方向上所量測的寬度W1。該寬度W1可以對應於圖19中所描繪的介於該第一及第二控制閘極層571及572之間的距離D1。該些柵欄圖案710可被形成以具有和一字線方向平行並且垂直於該位元線方向的條帶形狀。在某些實施例中，該些柵欄圖案710可以是由一種氮化物材料所形成的。
參照圖21，一穿隧層540、一電荷捕陷層550以及一絕緣層560可以依序地形成在其上形成該些柵欄圖案710之所產生的結構上。該穿隧層540可以是由一種例如是氧化物材料的絕緣材料所形成的。該電荷捕陷層550可以是由一種例如是氮化物材料的電荷捕陷材料所形成的。該絕緣層560可以是由一種氧化物材料所形成的。一控制閘極層570可以形成在該絕緣層560上。該控制閘極層570可以是由一種例如是摻雜的多晶矽材料之導電材料所形成的。
參照圖22，該控制閘極層570、該絕緣層560、該電荷捕陷層550以及該穿隧層540可以被非等向性的蝕刻，以在每個柵欄圖案710的兩個側壁上分別形成一第一電荷捕陷圖案591以及一第二電荷捕陷圖案 592。在某些實施例中，該控制閘極層570、該絕緣層560、該電荷捕陷層550以及該穿隧層540可以利用一回蝕製程而被非等向性的蝕刻。該回蝕製程可加以執行，直到該基板510的一頂表面以及該些柵欄圖案710的頂表面被露出為止。該第一電荷捕陷圖案591可被形成以包含一第一穿隧層541、一第一電荷捕陷層551、一第一絕緣層561以及一第一控制閘極層571。該第二電荷捕陷圖案592可被形成以包含一第二穿隧層542、一第二電荷捕陷層552、一第二絕緣層562以及一第二控制閘極層572。該第一及第二控制閘極層571及572的每一個可被形成以具有一間隙壁形狀。
參照圖23，該些柵欄圖案(圖22的710)可以在該第一及第二控制閘極層571及572形成之後加以移除。雜質離子接著可以利用該第一及第二控制閘極層571及572作為植入遮罩而被植入到該主動區域530中，藉此形成第一N型接面區域551、第二N型接面區域552以及第三N型接面區域553。在某些實施例中，該第一、第二及第三N型接面區域551、552及553的每一個可被形成以具有一輕摻雜汲極(LDD)結構。該些第一N型接面區域551的每一個可以形成在一介於該第一及第二電荷捕陷圖案591及592之間的間隙區域之下的主動區域530中。該些第二N型接面區域552的每一個可以形成在相鄰該第一控制閘極層571並且與該第一N型接面區域551相對的主動區域530中。該些第三N型接面區域553的每一個可以形成在相鄰該第二控制閘極層572並且與該第一N型接面區域551相對的主動區域530中。一第一單位單元的第三N型接面區域553可以對應於一相鄰該第一單位單元的第二單位單元的第二N型接面區域552。
儘管未顯示在圖式中，金屬矽化物層可以選擇性地形成在該 第一、第二及第三N型接面區域551、552及553上、以及在該第一及第二控制閘極層571及572上。接著，接點可以形成在該金屬矽化物層上。
一介於在每個單位單元中的第一及第二電荷捕陷圖案591及592之間的距離D1可以實質等於每個柵欄圖案(圖22的710)的寬度W1。換言之，介於在每個單位單元中的第一及第二電荷捕陷圖案591及592之間的距離D1可藉由調整每個柵欄圖案710的寬度W1來加以控制。再者，該第一及第二控制閘極層571及572的每一個在該位元線方向上的寬度可藉由該控制閘極層(圖21的570)的一厚度來加以決定。因此，並不需要微影製程來形成該第一及第二控制閘極層571及572的細微圖案。
本發明的概念的實施例已經在以上為了舉例說明之目的而被揭露。該項技術中具有通常技能者將會體認到各種的修改、增加及替代是可能的，而不脫離如同在所附的申請專利範圍中揭露的範疇及精神。

Claims (15)

  1. 一種非易失性記憶體裝置的單位單元，該單位單元包括：一具有一主動區域的基板；一設置在該基板上以交叉該主動區域的第一電荷捕陷圖案；一設置在該基板上以交叉該主動區域並且和該第一電荷捕陷圖案間隔開的第二電荷捕陷圖案；一設置在介於該第一及第二電荷捕陷圖案之間的該主動區域中的第一接面區域；一第二接面區域，其設置在相鄰該第一電荷捕陷圖案的與該第二電荷捕陷圖案相對的一側邊的該主動區域中，並且藉由一第一平面的通道區域以和該第一接面區域間隔開；以及一第三接面區域，其設置在相鄰該第二電荷捕陷圖案的與該第一電荷捕陷圖案相對的一側邊的該主動區域中，並且藉由一第二平面的通道區域以和該第一接面區域間隔開，其中該第一電荷捕陷圖案包含依序堆疊的一第一穿隧層、一第一電荷捕陷層、一第一絕緣層以及一第一控制閘極層，其中在該第一接面區域和該第二接面區域之間的該第一平面的通道區域是與該第一電荷捕陷層完全地重疊，其中該第二電荷捕陷圖案包含依序堆疊的一第二穿隧層、一第二電荷捕陷層、一第二絕緣層以及一第二控制閘極層，以及其中在該第一接面區域和該第二接面區域之間的該第二平面的通道區域是與該第二電荷捕陷層完全地重疊。
  2. 如申請專利範圍第1項之單位單元，其進一步包括一具有一第一導電類型的井區域，其中該井區域被設置在該基板中以圍繞該主動區域的側壁以及一底表面。
  3. 如申請專利範圍第2項之單位單元，其中該第一、第二及第三接面區域具有一與該第一導電類型為相反的第二導電類型。
  4. 如申請專利範圍第3項之單位單元，其中該第一導電類型是一P型，並且該第二導電類型是一N型。
  5. 如申請專利範圍第1項之單位單元，其中該第一穿隧層、該第一電荷捕陷層以及該第一絕緣層延伸到該第一控制閘極層的一第一側壁之上。
  6. 如申請專利範圍第5項之單位單元，其中該第一控制閘極層的該第一側壁相鄰該第一接面區域，並且與該第二接面區域為相對的。
  7. 如申請專利範圍第1項之單位單元，其中該第二穿隧層、該第二電荷捕陷層以及該第二絕緣層延伸到該第二控制閘極層的一第一側壁之上。
  8. 如申請專利範圍第7項之單位單元，其中該第二控制閘極層的該第一側壁相鄰該第一接面區域，並且與該第三接面區域為相對的。
  9. 如申請專利範圍第1項之單位單元，其中該第一及第二平面的通道區域的頂表面與該第一、第二及第三接面區域的頂表面為實質共平面的。
  10. 如申請專利範圍第1項之單位單元，其中該第一電荷捕陷圖案、該第二電荷捕陷圖案以及該第一接面區域分別電連接至一第一字線、一第二字線以及一源極線；以及其中該第二及第三接面區域電連接至一位元線。
  11. 如申請專利範圍第1項之單位單元，其中該第一及第二電荷捕陷圖案的每一個延伸在一第一方向上以具有一條帶形狀。
  12. 如申請專利範圍第11項之單位單元，其中該第一接面區域的一在一交叉該第一方向的第二方向上量測的寬度小於該第二及第三接面區域的在該第二方向上量測的寬度。
  13. 一種非易失性記憶體裝置的單元陣列，該單元陣列包括：複數個延伸在一位元線方向上的位元線；複數個包含奇數號字線以及偶數號字線的字線，其延伸在一交叉該位元線方向的字線方向上；複數個延伸在該字線方向上的源極線；以及複數個分別設置在該些位元線以及該些源極線的交叉處的單位單元，其中該些單位單元的每一個包含沿著該位元線方向串聯連接的一第一電荷儲存電晶體以及一第二電荷儲存電晶體，以共用一第一接面區域，其中該些第一電荷儲存電晶體的每一個包含一第一控制閘極層、該第一接面區域以及一第二接面區域，並且該些第二電荷儲存電晶體的每一個包含一第二控制閘極層、該第一接面區域以及一第三接面區域，其中該些單位單元的每一個的該第一控制閘極層以及該第二控制閘極層分別電連接至該些奇數號字線中之一以及該些偶數號字線中之一，其中該些單位單元的每一個的該第二接面區域以及該第三接面區域電連接至該些位元線中之一，其中該些單位單元的每一個的該第一接面區域電連接至該些源極線中之一。
  14. 如申請專利範圍第13項之單元陣列，其中該些第一電荷儲存電晶體的每一個進一步包含一第一電荷捕陷層，並且該些第二電荷儲存電晶體的每一個進一步包含一第二電荷捕陷層；其中該第一電荷捕陷層包含一第一區域以及一第二區域，並且該第二電荷捕陷層包含一第三區域以及一第四區域；以及其中電荷在一程式化操作期間獨立且局部地被捕陷在該第一、第二、第三或是第四區域中，並且一儲存在該第一、第二、第三或是第四區域中的資料在一讀取操作期間獨立地加以讀出。
  15. 如申請專利範圍第14項之單元陣列，其中該第一電荷捕陷層的該第一區域以及該第二區域分別相鄰該第二接面區域以及該第一接面區域；其中該第二電荷捕陷層的該第三區域以及該第四區域分別相鄰該第三接面區域以及該第一接面區域。
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