KR102169196B1 - 불휘발성 메모리소자의 단위셀 및 셀 어레이와, 불휘발성 메모리소자의 제조방법 - Google Patents

불휘발성 메모리소자의 단위셀 및 셀 어레이와, 불휘발성 메모리소자의 제조방법 Download PDF

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Abstract

불휘발성 메모리소자의 단위셀은, 액티브영역을 갖는 기판과, 액티브영역과 교차하도록 기판 위에 배치되는 제1 전하트랩패턴과, 액티브영역과 교차하면서 제1 전하트랩패턴과 일정 간격 이격되도록 배치되는 제2 전하트랩패턴과, 제1 전하트랩패턴 및 제2 전하트랩패턴 사이의 액티브영역에 배치되는 제1 접합영역과, 제1 전하트랩패턴의 일 측면에 인접한 액티브영역에 배치되며, 제1 접합영역과는 제1 수평채널영역만큼 이격되는 제2 접합영역과, 그리고 제2 전하트랩패턴의 일 측면에 인접한 액티브영역에 배치되며, 제1 접합영역과는 제2 수평채널영역만큼 이격되는 제3 접합영역을 포함한다.

Description

불휘발성 메모리소자의 단위셀 및 셀 어레이와, 불휘발성 메모리소자의 제조방법{Unit cell of non-volatile memory device, cell array of the non-volatile memory device, and method of fabricating the non-volatile memory device}
본 출원은 불휘발성 메모리소자에 관한 것으로서, 특히 불휘발성 메모리소자의 단위셀 및 셀 어레이와, 불휘발성 메모리소자의 제조방법에 관한 것이다.
반도체 메모리소자는, 휘발성(volatile) 메모리소자와 불휘발성(non-volatile) 메모리소자로 구분할 수 있다. 휘발성 메모리소자는, 읽고 쓰는 속도가 빠르지만 외부로부터의 전원공급이 끊기면 저장된 데이터도 사라진다. 반면에 불휘발성 메모리소자는 외부로부터의 전원공급이 중단되더라도 저장된 데이터를 보존한다. 따라서 불휘발성 메모리소자는 전원공급 여부와는 관계없이 데이터가 보존되어야 할 필요가 있는 응용분야에 적용되고 있다. 불휘발성 메모리소자는 마스크롬(mask read-only memory, MROM), 프로그램 가능한 롬(programmable read-only memory, PROM), 소거 및 프로그램 가능한 롬(erasable programmable read-only memory, EPROM), 전기적으로 소거 및 프로그램 가능한 롬(electrically programmable read-only memory, EEPROM), 및 플래시 메모리 등을 포함한다.
일반적으로 MROM, PROM, 및 EPROM은 시스템 자체적으로 소거 및 쓰기가 자유롭지 않아서 일반 사용자들이 기억 내용을 갱신하기가 용이하지 않다. 이에 반해 EEPROM 및 플래시 메모리는 전기적으로 소거 및 쓰기가 가능하기 때문에, 지속적인 갱신이 필요한 시스템 프로그래밍(system programming)이나 보조기억장치와 같이 그 응용분야가 다양하게 확대되고 있다. 일괄 소거가 가능한 플래시 메모리는 기존의 EEPROM에 비해 집적도가 높아 대용량 보조기억장치로의 응용에 매우 유리한 것으로 알려져 있다.
플래시 또는 EEPROM과 같은 불휘발성 메모리소자는, 각각의 메모리셀에 저장되는 비트 수에 따라서 각각의 메모리셀에 저장 가능한 데이터 상태가 결정된다. 하나의 메모리셀에 1비트 데이터를 저장하는 메모리셀을 단일-비트 셀(single-bit cell) 또는 단일-레벨 셀(single-level cell; SLC)이라 한다. 그리고 하나의 메모리셀에 멀티 비트 데이터, 예컨대 2비트 이상의 데이터를 저장하는 메모리 셀을 멀티-비트 셀(multi-bit cell), 멀티-레벨 셀(multi-level cell; MLC), 또는 멀티-스테이트 셀(multi-state cell)이라 한다. 최근에는 메모리소자에 대한 고집적 요구가 높아짐에 따라, 하나의 메모리 셀에 멀티 비트 데이터를 저장하는 불휘발성 메모리소자에 대한 연구가 활발하게 진행되고 있다.
한편, 플래시 또는 EEPROM과 같은 불휘발성 메모리소자는, 플로팅게이트와 컨트롤게이트가 수직 방향으로 적층되는 스택(stack) 구조를 갖는 것이 일반적이다. 그런데 이와 같은 스택 구조를 갖는 불휘발성 메모리소자의 경우 인접 셀의 전하저장(charge) 상태에 따라 문턱전압이 급격하게 변화되는 상호간섭(interference) 또는 커플링 문제가 대두되고 있다. 이에 따라 셀들 사이의 간섭 현상이 억제되는 전하 트랩 구조를 갖는 불휘발성 메모리소자에 대한 관심이 증대되고 있다.
본 출원이 해결하고자 하는 과제는, 4비트 데이터 저장이 가능하도록 하여 메모리 집적도를 증가시킬 수 있도록 하는 불휘발성 메모리소자의 단위셀 및 셀 어레이를 제공하는 것이다.
본 출원이 해결하고자 하는 다른 과제는, 위와 같은 불휘발성 메모리소자를 제조하는 방법을 제공하는 것이다.
일 예에 따른 불휘발성 메모리소자의 단위셀은, 액티브영역을 갖는 기판과, 액티브영역과 교차하도록 기판 위에 배치되는 제1 전하트랩패턴과, 액티브영역과 교차하면서 제1 전하트랩패턴과 일정 간격 이격되도록 배치되는 제2 전하트랩패턴과, 제1 전하트랩패턴 및 제2 전하트랩패턴 사이의 액티브영역에 배치되는 제1 접합영역과, 제1 전하트랩패턴의 일 측면에 인접한 액티브영역에 배치되며, 제1 접합영역과는 제1 수평채널영역만큼 이격되는 제2 접합영역과, 그리고 제2 전하트랩패턴의 일 측면에 인접한 액티브영역에 배치되며, 제1 접합영역과는 제2 수평채널영역만큼 이격되는 제3 접합영역을 포함한다.
일 예에 따른 불휘발성 메모리소자의 단위셀은, 제1 터널링층, 제1 전하트랩층, 제1 절연층, 및 제1 컨트롤게이트층이 적층되는 제1 전하트랩패턴과, 제1 접합영역 및 제2 접합영역으로 이루어지는 제1 전하저장 트랜지스터와, 그리고 제2 터널링층, 제2 전하트랩층, 제2 절연층, 및 제2 컨트롤게이트층이 적층되는 제2 전하트랩패턴과, 제1 접합영역 및 제3 접합영역으로 이루어지는 제2 전하저장 트랜지스터를 포함하며, 제1 전하저장 트랜지스터 및 제2 전하저장 트랜지스터는 제1 접합영역을 공유하며, 제1 컨트롤게이트층 및 제2 컨트롤게이트층은 각각 제1 워드라인 및 제2 워드라인에 연결되고, 제1 접합영역은 소스라인에 연결되며, 그리고 제2 접합영역 및 제3 접합영역은 비트라인에 공통으로 연결된다.
일 예에 따른 불휘발성 메모리소자의 셀 어레이는, 제1 전하저장 트랜지스터 및 제2 전하저장 트랜지스터가 비트라인 방향으로 직렬로 연결되는 구조로 이루어지는 단위셀이 복수개로 워드라인 방향 및 비트라인 방향을 따라 mⅹn의 매트릭스 배열로 배치되고, 워드라인 방향을 따라 배열되는 단위셀들의 제1 전하저장 트랜지스터의 제1 컨트롤게이트층 및 제2 전하저장 트랜지스터의 제2 컨트롤게이트층이 각각 제1 워드라인 및 제2 워드라인에 공통으로 연결되고, 워드라인 방향을 따라 배열되는 단위셀들의 제1 전하저장 트랜지스터 및 제2 전하저장 트랜지스터가 공유하는 제1 접합영역이 소스라인에 공통으로 연결되며, 그리고 비트라인 방향을 따라 배열되는 단위셀들의 제1 전하저장 트랜지스터의 제2 접합영역 및 제2 전하저장 트랜지스터의 제3 접합영역이 비트라인에 공통으로 연결된다.
일 예에 따른 불휘발성 메모리소자의 제조방법은, 기판 위에 펜스패턴을 형성하는 단계와, 기판 및 펜스패턴 위에 터널링층, 전하트랩층, 및 절연층을 형성하는 단계와, 절연층 위에 컨트롤게이트층을 형성하는 단계와, 컨트롤게이트층, 절연층, 전하트랩층, 및 터널링층에 대한 이방성 식각을 수행하여, 펜스패턴의 일 측면과 이에 인접한 기판 위에 제1 터널링층, 제2 전하트랩층, 제1 절연층, 및 스페이서 형태의 제1 컨트롤게이트층으로 이루어지는 제1 전하트랩패턴과, 펜스패턴의 반대 측면과 이에 인접한 기판 위에 제2 터널링층, 제2 전하트랩층, 제2 절연층, 및 스페이서 형태의 제2 컨트롤게이트층으로 이루어지는 제2 전하트랩패턴을 형성하는 단계와, 펜스패턴을 제거하여 기판을 노출시키는 단계와, 그리고 제1 전하트랩패턴과 제2 전하트랩패턴의 사이, 제1 전하트랩패턴의 일 측면, 및 제2 전하트랩패턴의 일 측면에 인접한 기판의 상부영역에 각각 제1 접합영역, 제2 접합영역, 및 제3 접합영역을 형성하는 단계를 포함한다.
여러 예들에 따르면, 4비트 데이터 저장이 가능하도록 하여 메모리 집적도를 증가시킬 수 있는 불휘발성 메모리소자의 단위셀 및 셀 어레이를 제공할 수 있으며, 이와 같은 불휘발성 메모리소자를 제조하는데 있어서 게이트 시디를 정밀하게 제어할 수 있도록 하는 불휘발성 메모리소자의 제조방법을 제공할 수 있다.
도 1은 일 예에 따른 불휘발성 메모리소자의 단위셀을 나타내 보인 레이아웃도이다.
도 2는 도 1의 선 I-I'를 따라 절단하여 나타내 보인 단면도이다.
도 3은 도 1에 보여진 단위셀에 대응하는 등가회로도이다.
도 4 내지 도 7은 일 예에 따른 불휘발성 메모리소자의 프로그램 방법을 설명하기 위해 나타내 보인 단면도들이다.
도 8 및 도 9는 일 예에 따른 불휘발성 메모리소자의 소거 방법을 설명하기 위해 나타내 보인 단면도들이다.
도 10 내지 도 13은 일 예에 따른 불휘발성 메모리소자의 리드 방법을 설명하기 위해 나타내 보인 단면도들이다.
도 14는 일 예에 따른 불휘발성 메모리소자의 셀 어레이를 나타내 보인 도면이다.
도 15는 도 14의 셀 어레이의 프로그램 동작을 설명하기 위해 나타내 보인 도면이다.
도 16은 도 14의 셀 어레이의 소거 동작의 일 예를 설명하기 위해 나타내 보인 도면이다.
도 17은 도 14의 셀 어레이의 소거 동작의 다른 예를 설명하기 위해 나타내 보인 도면이다.
도 18은 도 14의 셀 어레이의 리드 동작을 설명하기 위해 나타내 보인 도면이다.
도 19는 일 예에 따른 불휘발성 메모리소자의 셀 어레이 레이아웃도를 나타내 보인 도면이다.
도 20 내지 도 23은 일 예에 따른 불휘발성 메모리소자의 제조방법을 설명하기 위해 나타내 보인 단면도들이다.
본 출원의 예의 기재에서 "제1" 및 "제2"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다. 또한, 어느 부재의 "상"에 위치하거나 "상부", "하부", 또는 "측면"에 위치한다는 기재는 상대적인 위치 관계를 의미하는 것이지 그 부재에 직접 접촉하거나 또는 사이 계면에 다른 부재가 더 도입되는 특정한 경우를 한정하는 것은 아니다. 또한, 어느 한 구성 요소가 다른 구성 요소에 "연결되어 있다"거나 "접속되어 있다"의 기재는, 다른 구성 요소에 전기적 또는 기계적으로 직접 연결되어 있거나 또는 접속되어 있을 수 있으며, 또는, 중간에 다른 별도의 구성 요소들이 개재되어 연결 관계 또는 접속 관계를 구성할 수도 있다.
도 1은 일 예에 따른 불휘발성 메모리소자의 단위셀을 나타내 보인 레이아웃도이고, 도 2는 도 1의 선 I-I'를 따라 절단하여 나타내 보인 단면도이다. 도 1 및 도 2를 참조하면, 본 예에 따른 불휘발성 메모리소자의 단위셀(100)은, 제1 전저장 트랜지스터(CT1) 및 제2 전하저장 트랜지스터(CT2)를 포함하여 구성된다. 제1 전하저장 트랜지스터(CT1) 및 제2 전하저장 트랜지스터(CT2)는 하나의 액티브영역(130)을 공유하며, 특히 액티브영역(130) 내의 제1 접합영역(132)을 서로 공유한다.
구체적으로, 불휘발성 메모리소자의 단위셀(100)은, 기판(110)의 상부 일정영역 위에 배치되는 p형 웰영역(112)을 포함한다. 일 예에서 기판(110)은 n형의 도전형을 가질 수 있다. 다른 예에서 기판(110)은 p형의 도전형을 가질 수 있으며, 이 경우 p형 웰영역(112)은 생략될 수도 있다. p형 웰영역(112)의 상부 일정영역에는 액티브영역(130)이 배치된다. 액티브영역(130)은 트랜치 소자분리층(120)에 의해 한정될 수 있다. 일 예에서 액티브영역(130)은 제1 방향을 따라 길게 연장되도록 배치될 수 있다. 액티브영역(130)은, 상호 이격되도록 배치되는 n+형 제1 접합영역(132), n+형 제2 접합영역(134), 및 n+형 제3 접합영역(136)을 갖는다. 비록 도면에 나타내지는 않았지만, n+형 제1 접합영역(132), n+형 제2 접합영역(134), 및 n+형 제3 접합영역(136)은, 각각 낮은 농도의 연장영역과 높은 농도의 딥영역으로 이루어지는 LDD(Lightly Doped Drain) 구조일 수 있다. n+형 제1 접합영역(132)의 제1 방향으로의 길이는 n+형 제2 접합영역(134) 및 n+형 제3 접합영역(136)의 제1 방향으로의 길이보다 상대적으로 짧다.
n+형 제1 접합영역(132)과 n+형 제2 접합영역(134) 사이의 p형 웰영역(112) 위에는 제1 전하트랩패턴(191)이 배치된다. 제1 전하트랩패턴(191)은, n+형 제1 접합영역(132) 및 n+형 제2 접합영역(134)과 함께 제1 전하저장 트랜지스터(CT1)를 구성한다. 제1 전하트랩패턴(191)은, 제1 터널링층(141), 제1 전하트랩층(151), 제1 절연층(161), 및 제1 컨트롤게이트층(171)이 순차적으로 적층되는 구조를 포함한다. 제1 전하트랩패턴(191)은 액티브영역(130)을 관통하여 제2 방향을 따라 길게 연장되는 스트라이프 형태로 배치된다. 제1 컨트롤게이트층(171)은 스페이서 형태로 배치된다. 제1 터널링층(141), 제1 전하트랩층(151) 및 제1 절연층(161)은, 제1 컨트롤게이트층(171)의 하부로부터 제1 컨트롤게이트층(171)의 양 측면들 중 n+형 제1 접합영역(132)에 인접하는 측면 위까지 연장되도록 배치될 수 있다. 제1 터널링층(141)은 절연성 물질층, 예컨대 옥사이드층으로 이루어질 수 있다. 제1 전하트랩층(151)은 전하트랩 물질층, 예컨대 나이트라이드층으로 이루어질 수 있다. 제1 절연층(161)은 옥사이드층으로 이루어질 수 있다. 제1 컨트롤게이트층(171)은 도전성 물질층, 예컨대 폴리실리콘층으로 이루어질 수 있다.
n+형 제1 접합영역(132)과 n+형 제3 접합영역(136) 사이의 p형 웰영역(112) 위에는 제2 전하트랩패턴(192)이 배치된다. 제2 전하트랩패턴(192)은, n+형 제1 접합영역(132) 및 n+형 제3 접합영역(136)과 함께 제2 전하저장 트랜지스터(CT2)를 구성한다. 제2 전하트랩패턴(192)은, 제2 터널링층(142), 제2 전하트랩층(152), 제2 절연층(162), 및 제2 컨트롤게이트층(172)이 순차적으로 적층되는 구조를 포함한다. 제2 전하트랩패턴(192)은 액티브영역(130)을 관통하여 제2 방향을 따라 길게 연장되는 스트라이프 형태로 배치된다. 제2 컨트롤게이트층(172)은 스페이서 형태로 배치된다. 제2 터널링층(142), 제2 전하트랩층(152) 및 제2 절연층(162)은, 제2 컨트롤게이트층(172)의 하부로부터 제2 컨트롤게이트층(172)의 양 측면들 중 n+형 제1 접합영역(132)에 인접하는 측면 위까지 연장되도록 배치될 수 있다. 제2 터널링층(142)은 절연성 물질층, 예컨대 옥사이드층으로 이루어질 수 있다. 제2 전하트랩층(152)은 전하트랩 물질층, 예컨대 나이트라이드층으로 이루어질 수 있다. 제2 절연층(162)은 옥사이드층으로 이루어질 수 있다. 제2 컨트롤게이트층(172)은 도전성 물질층, 예컨대 폴리실리콘층으로 이루어질 수 있다.
제1 컨트롤게이트층(171) 및 제2 컨트롤게이트층(172)은, 각각 제1 컨택(181) 및 제2 컨택(182)을 통해 제1 워드라인(WL1) 및 제2 워드라인(WL2)에 전기적으로 연결된다. n+형 제1 접합영역(132)은 제3 컨택(183)을 통해 소스라인(SL)에 전기적으로 연결된다. n+형 제2 접합영역(134) 및 n+형 제3 접합영역(136)은, 각각 제4 컨택(184) 및 제5 컨택(185)을 통해 비트라인(BL)에 공통으로 전기적으로 연결된다.
도 3은 도 1에 보여진 단위셀에 대응하는 등가회로도이다. 도 3을 도 1 및 도 2와 함께 참조하면, 본 예에 따른 불휘발성 메모리소자의 단위셀(100)은, 비트라인 방향으로 직렬로 연결되도록 배치되는 제1 전하저장 트랜지스터(CT1) 및 제2 전하저장 트랜지스터(CT2)를 포함한다. 제1 전하저장 트랜지스터(CT1)는 제1 컨트롤게이트단자(CG1), 제1 소스단자(S1), 및 제1 드레인단자(D1)를 갖는다. 제1 컨트롤게이트단자(CG1)는 제1 워드라인(WL1)에 연결된다. 제1 소스단자(S1)는 소스라인(SL)에 연결된다. 제1 드레인단자(D1)는 비트라인(BL)에 연결된다. 제2 전하저장 트랜지스터(CT2)는 제2 컨트롤게이트단자(CG2), 제2 소스단자(S2), 및 제2 드레인단자(D2)를 갖는다. 제2 컨트롤게이트단자(CG2)는 제2 워드라인(WL2)에 연결된다. 제2 소스단자(S2)는 소스라인(SL)에 연결된다. 제2 드레인단자(D2)는 비트라인(BL)에 연결된다.
제1 전하저장 트랜지스터(CT1)의 제1 컨트롤게이트단자(CG1), 제1 소스단자(S1), 및 제1 드레인단자(D1)는, 각각 도 1 및 도 2를 참조하여 설명한 제1 컨트롤게이트층(171), n+형 제1 접합영역(132), 및 n+형 제2 접합영역(134)에 대응한다. 제2 전하저장 트랜지스터(CT2)의 제2 컨트롤게이트단자(CG2), 제2 소스단자(S2), 및 제2 드레인단자(D2)는, 각각 도 1 및 도 2를 참조하여 설명한 제2 컨트롤게이트층(172), n+형 제1 접합영역(132), 및 n+형 제3 접합영역(136)에 대응한다.
도 4 내지 도 7은 일 예에 따른 불휘발성 메모리소자의 동작방법을 설명하기 위해 나타내 보인 단면도들이다. 도 4 내지 도 7에서 도 1 및 도 2와 동일한 참조부호는 동일한 요소를 나타낸다.
도 4를 참조하면, 제1 전하저장 트랜지스터(CT1)의 제1 전하트랩층(151)의 제1 영역(A)에 대한 프로그램 동작을 위해, 제1 워드라인(WL1) 및 비트라인(BL)에 각각 포지티브 프로그램전압(+Vpp) 및 포지티브 비트라인전압(+Vpbl)을 인가한다. 소스라인(SL), 제2 워드라인(WL2), p-웰영역(120)에는 모두 0V를 인가한다. 이와 같은 바이어스 인가 조건에 따라 n+형 제1 접합영역(132)과 n+형 제2 접합영역(134) 사이, 즉 제1 전하저장 트랜지스터(CT1)의 채널영역에는 제1 반전층(201)이 형성된다. 이 제1 반전층(201)을 통해 n+형 제1 접합영역(132)에서 n+형 제2 접합영역(134) 쪽으로 일렉트론들이 이동하고, 이동되는 일렉트론들 중 일부는 포지티브 프로그램전압(+Vpp)에 의한 수직 전계와 포지티브 비트라인전압(+Vpbl)에 의한 수평 전계에 의해 핫 일렉트론들이 된다. 매우 높은 에너지를 갖는 핫 일렉트론들은, 도면에서 화살표로 나타낸 바와 같이, 제1 터널링층(141)을 관통하여 제1 전하트랩층(151)의 제1 영역(A)으로 트랩된다. 제1 전하트랩층(151)의 제1 영역(A)에 트랩된 일렉트론들은 제1 영역(A)에서 국소화(localized)된 상태로 유지된다. 따라서 불휘발성 메모리소자의 단위셀은, 제1 전하저장 트랜지스터(CT1)의 제1 영역(A) 하부의 채널영역의 문턱전압이 상승되는 제1 프로그램 상태가 된다.
도 5를 참조하면, 제1 전하저장 트랜지스터(CT1)의 제1 전하트랩층(151)의 제2 영역(B)에 대한 프로그램 동작을 위해, 제1 워드라인(WL1) 및 소스라인(SL)에 각각 포지티브 프로그램전압(+Vpp) 및 포지티브 소스라인전압(+Vpsl)을 인가한다. 비트라인(BL), 제2 워드라인(WL2), p-웰영역(120)에는 모두 0V를 인가한다. 이와 같은 바이어스 인가 조건에 따라 n+형 제1 접합영역(132)과 n+형 제2 접합영역(134) 사이, 즉 제1 전하저장 트랜지스터(CT1)의 채널영역에는 제2 반전층(202)이 형성된다. 이 제2 반전층(202)을 통해 n+형 제2 접합영역(134)에서 n+형 제1 접합영역(132) 쪽으로 일렉트론들이 이동하고, 이동되는 일렉트론들 중 일부는 포지티브 프로그램전압(+Vpp)에 의한 수직 전계와 포지티브 소스라인전압(+Vpsl)에 의한 수평 전계에 의해 핫 일렉트론들이 된다. 매우 높은 에너지를 갖는 핫 일렉트론들은, 도면에서 화살표로 나타낸 바와 같이, 제1 터널링층(141)을 관통하여 제1 전하트랩층(151)의 제2 영역(B)으로 트랩된다. 제1 전하트랩층(151)의 제2 영역(B)에 트랩된 일렉트론들은 제2 영역(B)에서 국소화(localized)된 상태로 유지된다. 따라서 불휘발성 메모리소자의 단위셀은, 제1 전하저장 트랜지스터(CT1)의 제2 영역(B) 하부의 채널영역의 문턱전압이 상승되는 제2 프로그램 상태가 된다.
도 6을 참조하면, 제2 전하저장 트랜지스터(CT2)의 제2 전하트랩층(152)의 제3 영역(C)에 대한 프로그램 동작을 위해, 제2 워드라인(WL2) 및 비트라인(BL)에 각각 포지티브 프로그램전압(+Vpp) 및 포지티브 비트라인전압(+Vpbl)을 인가한다. 소스라인(SL), 제1 워드라인(WL1), p-웰영역(120)에는 모두 0V를 인가한다. 이와 같은 바이어스 인가 조건에 따라 n+형 제1 접합영역(132)과 n+형 제3 접합영역(136) 사이, 즉 제2 전하저장 트랜지스터(CT2)의 채널영역에는 제3 반전층(203)이 형성된다. 이 제3 반전층(203)을 통해 n+형 제1 접합영역(132)에서 n+형 제3 접합영역(136) 쪽으로 일렉트론들이 이동하고, 이동되는 일렉트론들 중 일부는 포지티브 프로그램전압(+Vpp)에 의한 수직 전계와 포지티브 비트라인전압(+Vpbl)에 의한 수평 전계에 의해 핫 일렉트론들이 된다. 매우 높은 에너지를 갖는 핫 일렉트론들은, 도면에서 화살표로 나타낸 바와 같이, 제2 터널링층(142)을 관통하여 제2 전하트랩층(152)의 제3 영역(C)으로 트랩된다. 제2 전하트랩층(152)의 제3 영역(C)에 트랩된 일렉트론들은 제3 영역(C)에서 국소화(localized)된 상태로 유지된다. 따라서 불휘발성 메모리소자의 단위셀은, 제2 전하저장 트랜지스터(CT2)의 제3 영역(C) 하부의 채널영역의 문턱전압이 상승되는 제3 프로그램 상태가 된다.
도 7을 참조하면, 제2 전하저장 트랜지스터(CT2)의 제2 전하트랩층(152)의 제4 영역(D)에 대한 프로그램 동작을 위해, 제2 워드라인(WL2) 및 소스라인(SL)에 각각 포지티브 프로그램전압(+Vpp) 및 포지티브 소스라인전압(+Vpsl)을 인가한다. 비트라인(BL), 제1 워드라인(WL1), p-웰영역(120)에는 모두 0V를 인가한다. 이와 같은 바이어스 인가 조건에 따라 n+형 제3 접합영역(136)과 n+형 제1 접합영역(132) 사이, 즉 제2 전하저장 트랜지스터(CT2)의 채널영역에는 제4 반전층(204)이 형성된다. 이 제4 반전층(204)을 통해 n+형 제3 접합영역(136)에서 n+형 제1 접합영역(132) 쪽으로 일렉트론들이 이동하고, 이동되는 일렉트론들 중 일부는 포지티브 프로그램전압(+Vpp)에 의한 수직 전계와 포지티브 소스라인전압(+Vpsl)에 의한 수평 전계에 의해 핫 일렉트론들이 된다. 매우 높은 에너지를 갖는 핫 일렉트론들은, 도면에서 화살표로 나타낸 바와 같이, 제2 터널링층(142)을 관통하여 제2 전하트랩층(152)의 제4 영역(D)으로 트랩된다. 제2 전하트랩층(152)의 제4 영역(D)에 트랩된 일렉트론들은 제4 영역(D)에서 국소화(localized)된 상태로 유지된다. 따라서 불휘발성 메모리소자의 단위셀은, 제2 전하저장 트랜지스터(CT2)의 제4 영역(D) 하부의 채널영역의 문턱전압이 상승되는 제4 프로그램 상태가 된다.
도 8 및 도 9는 일 예에 따른 불휘발성 메모리소자의 소거 방법을 설명하기 위해 나타내 보인 단면도들이다. 도 8 및 도 9에서 도 1 및 도 2와 동일한 참조부호는 동일한 요소를 나타낸다.
도 8을 참조하면, 제1 전하저장 트랜지스터(CT1) 및 제2 전하저장 트랜지스터(CT2)를 일괄적으로 소거하기 위해, 제1 워드라인(WL1) 및 제2 워드라인(WL2)에 모두 네가티브 소거전압(-Vee)을 인가한다. p-웰영역(120)에는 포지티브 웰전압(+Vew)을 인가한다. 소스라인(SL) 및 비트라인(BL)은 플로팅시킨다. 이와 같은 바이어스 인가 조건에 따라, 제1 전하트랩층(151)의 제1 영역(A) 및 제2 영역(B)과, 제2 전하트랩층(152)의 제3 영역(C) 및 제4 영역(D)에 트랩되어 있던 일렉트론들은, 도면에서 화살표로 나타낸 바와 같이, p-웰영역(120)으로 F-N 터널링되며, 이에 따라 불휘발성 메모리소자의 단위셀은, 제1 전하저장 트랜지스터(CT1) 및 제2 전하저장 트랜지스터(CT2)의 모든 국소적 영역에서 낮은 문턱전압을 갖는 소거상태가 된다.
도 9를 참조하면, 제1 전하저장 트랜지스터(CT1)에 대해서만 선택적으로 소거시키기 위해, 제1 워드라인(WL1) 및 제2 워드라인(WL2)에 각각 네가티브 소거전압(-Vee) 및 0V를 인가한다. p-웰영역(120)에는 포지티브 웰전압(+Vew)을 인가한다. 소스라인(SL) 및 비트라인(BL)은 플로팅시킨다. 이와 같은 바이어스 인가 조건에 따라, 제1 전하트랩층(151)의 제1 영역(A) 및 제2 영역(B)에 트랩되어 있던 일렉트론들은, 도면에서 화살표로 나타낸 바와 같이, p-웰영역(120)으로 F-N 터널링되며, 이에 따라 불휘발성 메모리소자의 단위셀은, 제1 전하저장 트랜지스터(CT1) 만 선택적으로 낮은 문턱전압을 갖는 소거상태가 된다. 제2 전하저장 트랜지스터(CT1)에 대해서만 선택적으로 소거시키기 위해서는, 제1 워드라인(WL1) 및 제2 워드라인(WL2)에 인가되는 바이어스 전압만 반대로 설정하면 된다.
도 10 내지 도 13은 일 예에 따른 불휘발성 메모리소자의 리드 방법을 설명하기 위해 나타내 보인 단면도들이다. 도 10 내지 도 13에서 도 1 및 도 2와 동일한 참조부호는 동일한 요소를 나타낸다.
도 10을 참조하면, 제1 전하저장 트랜지스터(CT1)의 제1 전하트랩층(151)의 제1 영역(A)에 대한 리드 동작을 위해, 제1 워드라인(WL1) 및 소스라인(SL)에 각각 포지티브 리드전압(+Vrr) 및 포지티브 소스라인전압(+Vrsl)을 인가한다. 비트라인(BL), 제2 워드라인(WL2), 및 p-웰영역(120)에는 모두 0V를 인가한다. 포지티브 소스라인전압(+Vrsl)은, 제1 전하저장 트랜지스터(CT1)의 채널영역에서의 핀치-오프(pinch-off)에 의해 반전층(301)이 제1 전하트랩층(151)의 제1 영역(A)의 하부에 한정되어 형성되도록 할 수 있는 크기를 갖는다. 이에 따라 n+형 제1 접합영역(132)으로부터 n+형 제2 접합영역(134)으로의 전류 흐름은 제1 전하트랩층(151)의 제1 영역(A) 하부에서의 문턱전압 상태에 따라 결정된다. 예컨대 n+형 제1 접합영역(132)으로부터 n+형 제2 접합영역(134)으로 전류가 흐르지 않는 경우는, 제1 전하트랩층(151)의 제1 영역(A) 하부에서의 문턱전압이 인가되는 포지티브 리드전압(+Vrr)보다 큰 경우가 된다. 따라서 이 경우 제1 전하트랩층(151)의 제1 영역(A)의 상태는 제1 프로그램 상태로 읽혀진다. 반면에 n+형 제1 접합영역(132)으로부터 n+형 제2 접합영역(134)으로 전류가 흐르는 경우는, 제1 전하트랩층(151)의 제1 영역(A) 하부에서의 문턱전압이 인가되는 포지티브 리드전압(+Vrr)보다 작은 경우가 된다. 따라서 이 경우 제1 전하트랩층(151)의 제1 영역(A)의 상태는 소거 상태로 읽혀진다.
도 11을 참조하면, 제1 전하저장 트랜지스터(CT1)의 제1 전하트랩층(151)의 제2 영역(B)에 대한 리드 동작을 위해, 제1 워드라인(WL1) 및 비트라인(BL)에 각각 포지티브 리드전압(+Vrr) 및 포지티브 비트라인전압(+Vrbl)을 인가한다. 소스라인(SL), 제2 워드라인(WL2), 및 p-웰영역(120)에는 모두 0V를 인가한다. 포지티브 비트라인전압(+Vrbl)은, 제1 전하저장 트랜지스터(CT1)의 채널영역에서의 핀치-오프(pinch-off)에 의해 반전층(302)이 제1 전하트랩층(151)의 제2 영역(B)의 하부에 한정되어 형성되도록 할 수 있는 크기를 갖는다. 이에 따라 n+형 제2 접합영역(134)으로부터 n+형 제1 접합영역(132)으로의 전류 흐름은 제1 전하트랩층(151)의 제2 영역(B) 하부에서의 문턱전압 상태에 따라 결정된다. 예컨대 n+형 제2 접합영역(134)으로부터 n+형 제1 접합영역(132)으로 전류가 흐르지 않는 경우는, 제1 전하트랩층(151)의 제2 영역(B) 하부에서의 문턱전압이 인가되는 포지티브 리드전압(+Vrr)보다 큰 경우가 된다. 따라서 이 경우 제1 전하트랩층(151)의 제2 영역(B)의 상태는 제2 프로그램 상태로 읽혀진다. 반면에 n+형 제2 접합영역(134)으로부터 n+형 제1 접합영역(132)으로 전류가 흐르는 경우는, 제1 전하트랩층(151)의 제2 영역(B) 하부에서의 문턱전압이 인가되는 포지티브 리드전압(+Vrr)보다 작은 경우가 된다. 따라서 이 경우 제1 전하트랩층(151)의 제2 영역(B)의 상태는 소거 상태로 읽혀진다.
도 12를 참조하면, 제2 전하저장 트랜지스터(CT2)의 제2 전하트랩층(152)의 제3 영역(C)에 대한 리드 동작을 위해, 제2 워드라인(WL2) 및 소스라인(SL)에 각각 포지티브 리드전압(+Vrr) 및 포지티브 소스라인전압(+Vrsl)을 인가한다. 비트라인(BL), 제1 워드라인(WL1), 및 p-웰영역(120)에는 모두 0V를 인가한다. 포지티브 소스라인전압(+Vrsl)은, 제2 전하저장 트랜지스터(CT2)의 채널영역에서의 핀치-오프(pinch-off)에 의해 반전층(303)이 제2 전하트랩층(152)의 제3 영역(C)의 하부에 한정되어 형성되도록 할 수 있는 크기를 갖는다. 이에 따라 n+형 제1 접합영역(132)으로부터 n+형 제3 접합영역(136)으로의 전류 흐름은 제2 전하트랩층(152)의 제3 영역(C) 하부에서의 문턱전압 상태에 따라 결정된다. 예컨대 n+형 제1 접합영역(132)으로부터 n+형 제3 접합영역(136)으로 전류가 흐르지 않는 경우는, 제2 전하트랩층(152)의 제3 영역(C) 하부에서의 문턱전압이 인가되는 포지티브 리드전압(+Vrr)보다 큰 경우가 된다. 따라서 이 경우 제2 전하트랩층(152)의 제3 영역(C)의 상태는 제3 프로그램 상태로 읽혀진다. 반면에 n+형 제1 접합영역(132)으로부터 n+형 제3 접합영역(136)으로 전류가 흐르는 경우는, 제2 전하트랩층(152)의 제3 영역(C) 하부에서의 문턱전압이 인가되는 포지티브 리드전압(+Vrr)보다 작은 경우가 된다. 따라서 이 경우 제2 전하트랩층(152)의 제3 영역(C)의 상태는 소거 상태로 읽혀진다.
도 13을 참조하면, 제2 전하저장 트랜지스터(CT2)의 제2 전하트랩층(152)의 제4 영역(D)에 대한 리드 동작을 위해, 제2 워드라인(WL1) 및 비트라인(BL)에 각각 포지티브 리드전압(+Vrr) 및 포지티브 비트라인전압(+Vrbl)을 인가한다. 소스라인(SL), 제1 워드라인(WL1), 및 p-웰영역(120)에는 모두 0V를 인가한다. 포지티브 비트라인전압(+Vrbl)은, 제2 전하저장 트랜지스터(CT2)의 채널영역에서의 핀치-오프(pinch-off)에 의해 반전층(304)이 제2 전하트랩층(152)의 제4 영역(D)의 하부에 한정되어 형성되도록 할 수 있는 크기를 갖는다. 이에 따라 n+형 제3 접합영역(136)으로부터 n+형 제1 접합영역(132)으로의 전류 흐름은 제2 전하트랩층(152)의 제4 영역(D) 하부에서의 문턱전압 상태에 따라 결정된다. 예컨대 n+형 제3 접합영역(136)으로부터 n+형 제1 접합영역(132)으로 전류가 흐르지 않는 경우는, 제2 전하트랩층(152)의 제4 영역(D) 하부에서의 문턱전압이 인가되는 포지티브 리드전압(+Vrr)보다 큰 경우가 된다. 따라서 이 경우 제2 전하트랩층(152)의 제4 영역(D)의 상태는 제4 프로그램 상태로 읽혀진다. 반면에 n+형 제3 접합영역(136)으로부터 n+형 제1 접합영역(132)으로 전류가 흐르는 경우는, 제2 전하트랩층(152)의 제4 영역(D) 하부에서의 문턱전압이 인가되는 포지티브 리드전압(+Vrr)보다 작은 경우가 된다. 따라서 이 경우 제2 전하트랩층(152)의 제4 영역(D)의 상태는 소거 상태로 읽혀진다.
도 14는 일 예에 따른 불휘발성 메모리소자의 셀 어레이를 나타내 보인 도면이다. 도 14를 참조하면, 복수개의 단위셀(100)들이 워드라인 방향 및 비트라인 방향을 따라 mⅹn 형태의 매트릭스 배열을 갖도록 배치된다. 단위셀(100)들의 각각은 도 1 및 도 2를 참조하여 설명한 바와 같이 제1 전하저장 트랜지스터(CT1) 및 제2 전하저장 트랜지스터(CT2)가 비트라인 방향으로 직렬로 연결되는 구조를 가지며, 따라서 이하에서는 중복되는 설명은 생략하기로 한다. 비트라인 방향으로 배열되는 단위셀(100)들은 비트라인(BL1, BL2, …, BLn)에 공통으로 연결된다. 즉 비트라인들(BL1, BL2, …, BLn)의 각각에는 비트라인 방향으로 배열되는 단위셀(100)들의 각각의 n+형 제2 접합영역(도 1 및 도 2의 134) 및 n+형 제3 접합영역(도 1 및 도 2의 136)이 공통으로 연결된다. 워드라인 방향으로 배열되는 단위셀(100)들은 워드라인(WL1, WL2, WL3, WL4, …, WLm-1, WLm)에 공통으로 연결된다. 즉 워드라인들(WL1, WL3, …, WLm-1)의 각각에는 워드라인 방향으로 배열되는 단위셀(100)들의 각각의 제1 전하저장 트랜지스터(CT1)의 제1 컨트롤게이트층(도 1 및 도 2의 171)이 공통으로 연결되고, 워드라인들(WL2, WL4, …, WLm)의 각각에는 제2 전하저장 트랜지스터(CT2)의 제2 컨트롤게이트층(도 1 및 도 2의 172)이 공통으로 연결된다. 워드라인 방향으로 배열되는 단위셀(100)들은 소스라인(SL1, SL2, …, SL2/m)에도 공통으로 연결된다. 즉 소스라인들(SL1, SL2, …, SL2/m)의 각각에는 워드라인 방향으로 배열되는 단위셀(100)들의 각각의 n+형 제1 접합영역(도 1 및 도 2의 132)이 공통으로 연결된다.
도 15는 도 14의 셀 어레이의 프로그램 동작을 설명하기 위해 나타내 보인 도면이다. 이하에서는 워드라인들(WL1, WL2), 비트라인(BL1), 및 소스라인(SL1)에 연결되는 단위셀(100-1)의 제1 전하저장 트랜지스터(CT1)의 제1 영역(A)에 대한 제1 프로그램 동작을 예로 들어 설명하도록 한다. 이 제1 프로그램 동작에 대한 설명은, 다른 프로그램 동작들, 즉 제1 전하저장 트랜지스터(CT1)의 제2 영역(B)에 대한 제2 프로그램 동작, 제2 전하저장 트랜지스터(CT2)의 제3 영역(C)에 대한 제3 프로그램 동작, 및 제2 전하저장 트랜지스터(CT2)의 제4 영역(D)에 대한 제4 프로그램 동작에도 동일하게 적용된다는 것은 당연하다.
도 15를 참조하면, 선택된 단위셀(100-1)의 제1 전하저장 트랜지스터(CT1)에 연결되는 워드라인(WL1), 비트라인(BL1), 및 소스라인(SL1)에 각각 포지티브 프로그램전압(+Vpp), 포지티브 비트라인전압(+Vpbl), 및 0V를 인가한다. 나머지 워드라인들(WL2, WL3, WL4, …, WLm-1, WLm)에는 0V를 인가한다. 나머지 비트라인들(BL2, …, BLn)은 모두 플로팅시킨다. 나머지 소스라인들(SL2, …, SL2/m)에도 0V를 인가한다. 이와 같은 바이어스 조건에 따라, 도 4를 참조하여 설명한 바와 같이, 단위셀(100-1)의 제1 전하저장 트랜지스터(CT1)의 제1 영역(A)으로 일렉트론들이 트랩되는 제1 프로그램 동작이 이루어진다.
워드라인(WL1)을 공유하는 다른 단위셀(100-2)의 제1 전하저장 트랜지스터(CT1)의 경우, 비트라인(BL2)이 플로팅됨에 따라 프로그램 동작은 이루어지지 않는다. 이는 워드라인(WL1)을 공유하는 다른 모든 단위셀들의 각각의 제1 전하저장 트랜지스터의 경우에도 동일하게 적용된다. 비트라인(BL1)을 공유하는 다른 단위셀(100-3)의 경우 워드라인들(WL3, WL4)에 모두 0V가 인가됨에 따라 프로그램 동작은 이루어지지 않는다. 이는 비트라인(BL1)을 공유하는 다른 모든 단위셀들의 경우에도 동일하게 적용된다. 워드라인(WL1)과 비트라인(BL1)을 공유하지 않는 다른 단위셀(100-4)의 경우 비트라인(BL2)가 플로팅되고 워드라인들(WL3, WL4)에 모두 0V가 인가됨에 따라 프로그램 동작은 이루어지지 않는다. 이는 워드라인(WL1)과 비트라인(BL1)을 공유하지 않는 다른 모든 단위셀들에 대해서도 동일하게 적용된다.
도 16은 도 14의 셀 어레이의 소거 동작의 일 예를 설명하기 위해 나타내 보인 도면이다. 도 16을 참조하면, 모든 단위셀(100)들을 일괄적으로 소거하기 위해, 모든 워드라인들(WL1, WL2, WL3, WL4, …, WLm-1, WLm)에는 네가티브 소거전압(-Vee)을 인가한다. 그리고 도면에 나타내지는 않았지만, 도 8을 참조하여 나타낸 바와 같이 p-웰영역(도 8의 120)에 포지티브 웰전압(+Vew)을 인가한다. 모든 비트라인들(BL1, BL2, …, BLn)과 모든 소스라인들(SL1, SL2, …, SL2/m)은 플로팅시킨다. 이와 같은 바이어스 인가 조건에 따라, 모든 단위셀(100)들은, 도 8을 참조하여 설명한 F-N 터널링 메커니즘에 의해 소거 상태가 된다.
도 17은 도 14의 셀 어레이의 소거 동작의 다른 예를 설명하기 위해 나타내 보인 도면이다. 도 17을 참조하면, 하나의 워드라인(WL1)을 공유하는 제1 전하저장 트랜지스터(CT1)들(100-5)에 대해서만 선택적으로 소거하기 위해, 선택된 워드라인(WL1)에 네가티브 소거전압(-Vee)을 인가하고, 나머지 모든 워드라인들(WL2, WL3, WL4, …, WLm-1, WLm)에는 0V 인가한다. 그리고 도면에 나타내지는 않았지만, 도 9를 참조하여 나타낸 바와 같이 p-웰영역(도 8의 120)에 포지티브 웰전압(+Vew)을 인가한다. 모든 비트라인들(BL1, BL2, …, BLn)과 모든 소스라인들(SL1, SL2, …, SL2/m)은 플로팅시킨다. 이와 같은 바이어스 인가 조건에 따라, 워드라인(WL1)을 공유하는 모든 제1 전하저장 트랜지스터(CT1)들(100-5)은, 도 9를 참조하여 설명한 F-N 터널링 메커니즘에 의해 소거 상태가 된다. 나머지 제1 전하저장 트랜지스터(CT1)들과 모든 제2 전하저장 트랜지스터(CT2)들은 워드라인에 0V가 인가됨에 따라 F-N 터널링이 일어나지 않는다.
도 18은 도 14의 셀 어레이의 리드 동작을 설명하기 위해 나타내 보인 도면이다. 이하에서는 워드라인들(WL1, WL2), 비트라인(BL1), 및 소스라인(SL1)에 연결되는 단위셀(100-1)의 제1 전하저장 트랜지스터(CT1)의 제1 영역(A)에 대한 제1 리드 동작을 예로 들어 설명하도록 한다. 이 제1 리드 동작에 대한 설명은, 다른 리드 동작들, 즉 제1 전하저장 트랜지스터(CT1)의 제2 영역(B)에 대한 제2 리드 동작, 제2 전하저장 트랜지스터(CT2)의 제3 영역(C)에 대한 제3 리드 동작, 및 제2 전하저장 트랜지스터(CT2)의 제4 영역(D)에 대한 제4 리드 동작에도 동일하게 적용된다는 것은 당연하다.
도 18을 참조하면, 선택된 단위셀(100-1)의 제1 전하저장 트랜지스터(CT1)에 연결되는 워드라인(WL1), 및 소스라인(SL1)에 각각 포지티브 리드전압(+Vpp) 및 포지티브 소스라인전압(+Vpsl)을 인가한다. 나머지 워드라인들(WL2, WL3, WL4, …, WLm-1, WLm)에는 0V를 인가한다. 모든 비트라인들(BL1, BL2, …, BLn)과 나머지 소스라인들(SL2, …, SL2/m)에도 0V를 인가한다. 이와 같은 바이어스 조건에 따라, 도 10을 참조하여 설명한 바와 같이, 단위셀(100-1)의 제1 전하저장 트랜지스터(CT1)의 제1 영역(A)에 대한 제1 리드 동작이 이루어진다.
워드라인(WL1)을 공유하는 다른 단위셀(100-2)의 제1 전하저장 트랜지스터(CT1)의 경우, 비트라인(BL2)이 플로팅됨에 따라 제1 리드 동작은 이루어지지 않는다. 이는 워드라인(WL1)을 공유하는 다른 모든 단위셀들의 각각의 제1 전하저장 트랜지스터의 경우에도 동일하게 적용된다. 비트라인(BL1)을 공유하는 다른 단위셀(100-3)의 경우 워드라인들(WL3, WL4)에 모두 0V가 인가됨에 따라 제1 리드 동작은 이루어지지 않는다. 이는 비트라인(BL1)을 공유하는 다른 모든 단위셀들의 경우에도 동일하게 적용된다. 워드라인(WL1)과 비트라인(BL1)을 공유하지 않는 다른 단위셀(100-4)의 경우, 워드라인들(WL3, WL4)에 0V가 인가되고, 비트라인(BL2)이 플로팅됨에 따라 제1 리드 동작은 이루어지지 않는다. 이는 워드라인(WL1)과 비트라인(BL1)을 공유하지 않는 다른 모든 단위셀들에 대해서도 동일하게 적용된다.
도 19는 일 예에 따른 불휘발성 메모리소자의 셀 어레이 레이아웃도를 나타내 보인 도면이다. 도 19를 참조하면, 본 예에 따른 셀 어레이(500)는, p형 웰영역(512) 내에서 비트라인 방향을 따라 길게 연장되는 스트라이프 형태로 배치되는 복수개의 액티브영역(530)들을 포함한다. 액티브영역(530)은 워드라인 방향으로 상호 일정 간격 이격되도록 배치된다. 복수개의 제1 컨트롤게이트층(571)들 및 제2 컨트롤게이트층(572)들의 각각은 워드라인 방향을 따라 길게 연장되는 스트라이프 형태로 배치된다. 제1 컨트롤게이트층(571)들 및 제2 컨트롤게이트층들(572)들은 비트라인 방향을 따라 서로 교대로 배치된다. 제1 컨트롤게이트층(571)들의 각각은 컨택을 통해 워드라인들(WL1, WL3, WL5, WL7)의 각각에 연결된다. 제2 컨트롤게이트층(572)들의 각각은 컨택을 통해 워드라인들(WL2, WL4, WL6, WL8)의 각각에 연결된다.
액티브영역(530)들의 각각은 n+형 제1 접합영역(551), n+형 제2 접합영역(552), 및 n+형 제3 접합영역(553)을 갖는다. 도면에서 "단위셀"로 나타낸 바와 같이, n+형 제1 접합영역(551), n+형 제2 접합영역(552), 및 n+형 제3 접합영역(553)과, 제1 컨트롤게이트층(571) 및 제2 컨트롤게이트층(572)의 일부는 단위셀을 구성한다. 이 단위셀은, 도 1을 참조하여 설명한 단위셀(100)과 실질적으로 동일하며, 다만 도면의 복잡을 피하기 위해 제1 컨트롤게이트층(571) 및 제2 컨트롤게이트층(572)의 측면의 터널링층, 전하트랩층, 및 절연층의 도시는 생략되었다. 제1 컨트롤게이트층(571)들의 각각 및 제2 컨트롤게이트층(572)들의 각각은 워드라인 방향으로 배열되는 단위셀들에 공통으로 배치된다. n+형 제3 접합영역(553)은 비트라인 방향으로 인접한 다른 단위셀과 공유하여 인접한 다른 단위셀의 n+형 제2 접합영역(552)으로도 작용한다.
비트라인 방향으로 배열된 단위셀들의 각각의 n+형 제2 접합영역(552) 및 n+형 제3 접합영역(553)은 동일한 비트라인(BL1, BL2, BL3, 또는 BL4)에 공통으로 연결된다. 워드라인 방향으로 배열된 단위셀들의 각각의 n+형 제1 접합영역(551)은 동일한 소스라인(SL1, SL2, SL3, 또는 SL4)에 공통으로 연결된다. 워드라인 방향으로 배열되는 단위셀들에 공통으로 배치되는 제1 컨트롤게이트층 및 제2 컨트롤게이트층 사이의 간격(d1)은, 비트라인 방향으로 서로 인접하는 다른 단위셀의 제1 컨트롤게이트층 및 제2 컨트롤게이트층 사이의 간격(d2)보다 좁을 수 있다. 비록 본 예에서 단위셀들이 4ⅹ4의 매트릭스 형태의 배열 구조를 갖지만, 이는 단지 일 예로서 도 14를 참조하여 설명한 바와 같이 mⅹn의 다양한 매트릭스 형태의 배열 구조를 가질 수도 있다. 본 예에 따른 레이아웃 구조를 갖는 불휘발성 메모리소자의 셀 어레이(500)의 프로그램, 소거, 및 리드 동작은 도 15 내지 도 18을 참조하여 설명한 바와 동일하다.
도 20 내지 도 23은 일 예에 따른 불휘발성 메모리소자의 제조방법을 설명하기 위해 나타내 보인 단면도들이다. 도 20 내지 도 23에 나타낸 단면도들은 도 19의 셀 어레이(500)의 일부를 도 19의 선 II-II'를 따라 비트라인 방향으로 절단한 단면 구조를 나타낸다.
도 20을 참조하면, 기판(510)의 상부 일정 영역에 p형 웰영역(512)을 형성한다. 트랜치 소자분리층(520)을 형성하여 액티브영역(530)을 한정한다. p형의 기판을 기판(510)으로 사용할 경우 p형 웰영역(512)의 형성은 생략될 수도 있다. 액티브영역(530) 위에 펜스(fence)패턴(710)을 형성한다. 펜스패턴(710)은, 비트라인 방향으로 일정한 크기의 폭(w1)을 갖는다. 이 폭(w1)은 도 19의 제1 컨트롤게이트층(571) 및 제2 컨트롤게이트층(572) 사이의 간격(d1)에 대응된다. 비록 단면 구조에서는 나타나지 않지만, 펜스패턴(710)은 워드라인 방향으로 길게 연장되는 스트라이프 형태를 갖는다. 일 예에서 펜스패턴(710)은 나이트라이드층으로 형성할 수 있다.
도 21을 참조하면, 펜스패턴(710)이 형성된 결과 구조물 전면에 터널링층(540), 전하트랩층(550), 및 절연층(560)을 순차적으로 형성한다. 터널링층(540)은 절연성 물질층, 예컨대 옥사이드층으로 형성할 수 있다. 전하트랩층(550)은 전하트랩 물질층, 예컨대 나이트라이드층으로 형성할 수 있다. 절연층(560)은 옥사이드층으로 형성할 수 있다. 절연층(560) 위에 컨트롤게이트층(570)을 형성한다. 컨트롤게이트층(570)은 도전성 물질층, 예컨대 폴리실리콘층으로 형성할 수 있다.
도 22를 참조하면, 컨트롤게이트층(570), 절연층(560), 전하트랩층(550), 및 터널링층(540)에 대한 이방성 식각을 수행한다. 일 예에서 이방성 식각은 에치백(etchback) 공정을 이용하여 수행할 수 있다. 이 식각은 기판(510)의 표면과 펜스패턴(710)의 상부면이 모두 노출되도록 수행된다. 펜스패턴(710)의 일 측면 및 이에 인접한 기판(510)의 표면 위에는 제1 터널링층(541), 제1 전하트랩층(551), 제1 절연층(561), 및 제1 컨트롤게이트층(571)으로 이루어지는 제1 전하트랩패턴(591)이 형성된다. 펜스패턴(710)의 반대 측면 및 이에 인접한 기판(510)의 표면 위에는 제2 터널링층(542), 제2 전하트랩층(552), 제2 절연층(562), 및 제2 컨트롤게이트층(572)으로 이루어지는 제2 전하트랩패턴(592)이 형성된다. 제1 컨트롤게이트층(571) 및 제2 컨트롤게이트층(572)은 스페이서 형태로 만들어진다.
도 23을 참조하면, 펜스패턴(도 22의 710)을 제거한다. 통상의 이온주입을 수행하여 n+형 제1 접합영역(551), n+형 제2 접합영역(552), 및 n+형 제3 접합영역(553)을 형성한다. 일 예에서 n+형 제1 접합영역(551), n+형 제2 접합영역(552), 및 n+형 제3 접합영역(553)은 LDD 구조로 형성될 수도 있다. n+형 제1 접합영역(551)은 제1 전하트랩패턴(591) 및 제2 전하트랩패턴(592) 사이의 액티브영역(530) 상부영역에 배치된다. n+형 제2 접합영역(552)은 제1 전하트랩패턴(591)의 일 측면에 인접한 액티브영역(530) 상부영역에 배치된다. n+형 제3 접합영역(553)은 제2 전하트랩패턴(592)의 일 측면에 인접한 액티브영역(530) 상부영역에 배치된다. n+형 제3 접합영역(553)은 인접한 다른 단위셀의 n+형 제2 접합영역(552)으로도 사용된다.
비록 도면에 나타내지는 않았지만, n+형 제1 접합영역(551), n+형 제2 접합영역(552), n+형 제3 접합영역(553), 제1 컨트롤게이트층(571), 및 제2 컨트롤게이트층(572)의 상부에 금속실리사이드층을 형성할 수 있다. 이후 금속실리사이드층에 연결되는 컨택을 형성할 수 있다.
하나의 단위셀에 포함되는 제1 전하트랩패턴(591)과 제2 전하트랩패턴(592) 사이의 비트라인 방향으로의 간격(d1)은, 펜스패턴(도 22의 710)의 비트라인 방향으로의 폭(w1)과 실질적으로 일치한다. 즉 펜스패턴(710)의 폭(w1)을 제어함으로써 하나의 단위셀에 포함되는 제1 전하트랩패턴(591)과 제2 전하트랩패턴(592) 사이의 간격(d1)을 제어할 수 있다. 또한 스페이서 형태의 제1 컨트롤게이트층(571) 및 제2 컨트롤게이트층(572)의 비트라인 방향으로의 폭들은 컨트롤게이트층(도 21의 570)의 두께에 의해 제어되며, 이에 따라 컨트롤게이트층(도 21이 570)의 비트라인 방향으로의 폭을 미세하게 구현하기 위한 고가의 포토리소그라피 공정이 불필요하다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다.
100...불휘발성 메모리소자의 단위셀
112...p형 웰영역 120...트랜치 소자분리층
130...액티브영역 132...제1 접합영역
134...제2 접합영역 136...제2 접합영역
141...제1 터널링층 142...제2 터널링층
151...제1 전하트랩층 152...제2 전하트랩층
161...제1 절연층 162...제2 절연층
171...제1 컨트롤게이트층 172...제2 컨트롤게이트층
191...제1 전하트랩패턴 192....제2 전하트랩패턴

Claims (37)

  1. 액티브영역을 갖는 기판;
    상기 액티브영역과 교차하도록 상기 기판 위에 배치되고, 제1 전하트랩층을 포함하는 제1 전하트랩패턴;
    상기 액티브영역과 교차하면서 상기 제1 전하트랩패턴과 일정 간격 이격되도록 배치되고, 제2 전하트랩층을 포함하는 제2 전하트랩패턴;
    상기 제1 전하트랩패턴 및 제2 전하트랩패턴 사이의 액티브영역에 배치되는 제1 접합영역;
    상기 제1 전하트랩패턴의 일 측면에 인접한 액티브영역에 배치되며, 상기 제1 접합영역과는 제1 수평채널영역만큼 이격되는 제2 접합영역; 및
    상기 제2 전하트랩패턴의 일 측면에 인접한 액티브영역에 배치되며, 상기 제1 접합영역과는 제2 수평채널영역만큼 이격되는 제3 접합영역을 포함하되,
    상기 제1 전하트랩층은 상기 제1 수평채널영역과 완전히 중첩되고, 상기 제2 전하트랩층은 상기 제2 수평채널영역과 완전히 중첩되는 불휘발성 메모리소자의 단위셀.
  2. 제1항에 있어서,
    상기 기판의 상부 일정 영역에서 상기 액티브영역을 둘러싸도록 배치되는 제1 도전형의 웰영역을 더 포함하는 불휘발성 메모리소자의 단위셀.
  3. 제2항에 있어서,
    상기 제1 접합영역, 제2 접합영역, 및 제3 접합영역은 상기 제1 도전형과 반대인 제2 도전형을 갖는 불휘발성 메모리소자의 단위셀.
  4. 제3항에 있어서,
    상기 제1 도전형은 p형이고, 상기 제2 도전형은 n형인 불휘발성 메모리소자의 단위셀.
  5. 제1항에 있어서,
    상기 제1 전하트랩패턴은, 제1 터널링층, 제1 전하트랩층, 제1 절연층, 및 제1 컨트롤게이트층이 순차적으로 적층되는 구조를 포함하는 불휘발성 메모리소자의 단위셀.
  6. 제5항에 있어서,
    상기 제1 터널링층, 제1 전하트랩층, 및 제1 절연층은 상기 제1 컨트롤게이트층의 일 측면 위까지 연장되는 불휘발성 메모리소자의 단위셀.
  7. 제6항에 있어서,
    상기 제1 컨트롤게이트층의 일 측면은, 상기 제1 컨트롤게이트층의 양 측면들 중 상기 제1 접합영역에 인접하는 측면인 불휘발성 메모리소자의 단위셀.
  8. 제5항에 있어서,
    상기 제1 컨트롤게이트층은 스페이서 형태로 배치되는 불휘발성 메모리소자의 단위셀.
  9. 제1항에 있어서,
    상기 제2 전하트랩패턴은, 제2 터널링층, 제2 전하트랩층, 제2 절연층, 및 제2 컨트롤게이트층이 순차적으로 적층되는 구조를 포함하는 불휘발성 메모리소자의 단위셀.
  10. 제9항에 있어서,
    상기 제2 터널링층, 제2 전하트랩층, 및 제2 절연층은 상기 제2 컨트롤게이트층의 일 측면 위까지 연장되는 불휘발성 메모리소자의 단위셀.
  11. 제10항에 있어서,
    상기 제2 컨트롤게이트층의 일 측면은, 상기 제2 컨트롤게이트층의 양 측면들 중 상기 제1 접합영역에 인접하는 측면인 불휘발성 메모리소자의 단위셀.
  12. 제9항에 있어서,
    상기 제2 컨트롤게이트층은 스페이서 형태로 배치되는 불휘발성 메모리소자의 단위셀.
  13. 제1항에 있어서,
    상기 제1 수평채널영역 및 제2 수평채널영역의 상부면은, 상기 제1 접합영역, 제2 접합영역, 및 제3 접합영역의 상부면들과 실질적으로 동일한 수평 레벨로 배치되는 플래너 형태인 불휘발성 메모리소자의 단위셀.
  14. 제1항에 있어서,
    상기 제1 전하트랩패턴, 제2 전하트랩패턴, 및 제1 접합영역은, 각각 제1 워드라인, 제2 워드라인, 및 소스라인에 전기적으로 연결되고, 상기 제2 접합영역 및 제3 접합영역은 비트라인에 공통으로 전기적으로 연결되는 불휘발성 메모리소자의 단위셀.
  15. 제1항에 있어서,
    상기 제1 전하트랩패턴 및 제2 전하트랩패턴은 일 방향을 따라 길게 연장되는 스트라이프 형태를 갖는 불휘발성 메모리소자의 단위셀.
  16. 제15항에 있어서,
    상기 제1 접합영역의 상기 일 방향과 교차하는 방향으로의 길이는 상기 제2 접합영역 및 제3 접합영역의 길이보다 상대적으로 짧은 불휘발성 메모리소자의 단위셀.
  17. 제1 터널링층, 제1 전하트랩층, 제1 절연층, 및 제1 컨트롤게이트층이 적층되는 제1 전하트랩패턴과, 제1 접합영역 및 제2 접합영역으로 이루어지는 제1 전하저장 트랜지스터; 및
    제2 터널링층, 제2 전하트랩층, 제2 절연층, 및 제2 컨트롤게이트층이 적층되는 제2 전하트랩패턴과, 제1 접합영역 및 제3 접합영역으로 이루어지는 제2 전하저장 트랜지스터를 포함하며,
    상기 제1 전하저장 트랜지스터 및 제2 전하저장 트랜지스터는 상기 제1 접합영역을 공유하며,
    상기 제1 컨트롤게이트층 및 제2 컨트롤게이트층은 각각 제1 워드라인 및 제2 워드라인에 연결되고, 상기 제1 접합영역은 소스라인에 연결되며, 그리고 상기 제2 접합영역 및 제3 접합영역은 비트라인에 공통으로 연결되되,
    상기 제1 전하트랩패턴은 상기 제1 접합영역 및 제2 접합영역 사이에 배치되고, 상기 제2 전하트랩패턴은 상기 제1 접합영역 및 제3 접합영역 사이에 배치??, 그리고
    상기 제1 전하트랩층의 양 측면 중 상기 제2 접합영역 및 제1 접합영역에 각각 인접한 제1 영역 및 제2 영역과, 상기 제2 전하트랩층의 양 측면 중 상기 제3 접합영역 및 제1 접합영역에 각각 인접한 제3 영역 및 제4 영역에 대해 국소적으로 프로그램 및 리드 동작이 이루어지는 불휘발성 메모리소자의 단위셀.
  18. 삭제
  19. 삭제
  20. 제17항에 있어서,
    상기 제1 워드라인 및 비트라인에 각각 프로그램전압 및 비트라인전압을 인가하고 상기 소스라인 및 제2 워드라인에 0V를 인가하여 상기 제1 영역에 대한 제1 프로그램 동작이 이루어지고,
    상기 제1 워드라인 및 소스라인에 각각 프로그램전압 및 소스라인전압을 인가하고 상기 비트라인 및 제2 워드라인에 0V를 인가하여 상기 제2 영역에 대한 제2 프로그램 동작이 이루어지고,
    상기 제2 워드라인 및 비트라인에 각각 프로그램전압 및 비트라인전압을 인가하고 상기 소스라인 및 제1 워드라인에 0V를 인가하여 상기 제3 영역에 대한 제3 프로그램 동작이 이루어지며, 그리고
    상기 제2 워드라인 및 소스라인에 각각 프로그램전압 및 소스라인전압을 인가하고 상기 비트라인 및 제1 워드라인에 0V를 인가하여 상기 제4 영역에 대한 제4 프로그램 동작이 이루어지는 불휘발성 메모리소자의 단위셀.
  21. 제17항에 있어서,
    상기 제1 접합영역, 제2 접합영역, 및 제3 접합영역을 둘러싸는 웰영역을 더 포함하며, 상기 제1 워드라인 및 제2 워드라인에 각각 네가티브 소거전압을 인가하고, 상기 웰영역에 포지티브 소거전압을 인가하며, 그리고 상기 소스라인 및 비트라인은 플로팅시켜 상기 제1 영역 내지 제4 영역에 대한 소거 동작이 이루어지는 불휘발성 메모리소자의 단위셀.
  22. 제17항에 있어서,
    상기 제1 접합영역, 제2 접합영역, 및 제3 접합영역을 둘러싸는 웰영역을 더 포함하며,
    상기 제1 워드라인 및 제2 워드라인에 각각 네가티브 소거전압 및 0V를 인가하고, 상기 웰영역에 포지티브 소거전압을 인가하며, 그리고 상기 소스라인 및 비트라인은 플로팅시켜 상기 제1 영역 및 제2 영역에 대한 제1 소거 동작이 이루어지고,
    상기 제1 워드라인 및 제2 워드라인에 각각 0V 및 네가티브 소거전압을 인가하고, 상기 웰영역에 포지티브 소거전압을 인가하며, 그리고 상기 소스라인 및 비트라인은 플로팅시켜 상기 제3 영역 및 제4 영역에 대한 제2 소거 동작이 이루어지는 불휘발성 메모리소자의 단위셀.
  23. 제17항에 있어서,
    상기 제1 워드라인 및 소스라인에 각각 리드전압 및 소스라인전압을 인가하고 상기 비트라인 및 제2 워드라인에 0V를 인가하여 상기 제1 영역에 대한 제1 리드 동작이 이루어지고,
    상기 제1 워드라인 및 비트라인에 각각 리드전압 및 비트라인전압을 인가하고 상기 소스라인 및 제2 워드라인에 0V를 인가하여 상기 제2 영역에 대한 제2 리드 동작이 이루어지고,
    상기 제2 워드라인 및 소스라인에 각각 리드전압 및 소스라인전압을 인가하고 상기 비트라인 및 제1 워드라인에 0V를 인가하여 상기 제3 영역에 대한 제3 리드 동작이 이루어지며, 그리고
    상기 제2 워드라인 및 비트라인에 각각 리드전압 및 비트라인전압을 인가하고 상기 소스라인 및 제1 워드라인에 0V를 인가하여 상기 제4 영역에 대한 제4 리드 동작이 이루어지는 불휘발성 메모리소자의 단위셀.
  24. 제23항에 있어서,
    상기 소스라인전압 및 비트라인전압은, 채널영역에서의 핀치오프에 의해 반전층이 선택된 영역의 하부에 한정되어 형성되도록 할 수 있는 크기를 갖는 불휘발성 메모리소자의 단위셀.
  25. 제1 전하저장 트랜지스터 및 제2 전하저장 트랜지스터가 비트라인 방향으로 직렬로 연결되는 구조로 이루어지는 단위셀이 복수개로 워드라인 방향 및 비트라인 방향을 따라 mⅹn의 매트릭스 배열로 배치되고,
    상기 워드라인 방향을 따라 배열되는 단위셀들의 상기 제1 전하저장 트랜지스터의 제1 컨트롤게이트층 및 제2 전하저장 트랜지스터의 제2 컨트롤게이트층이 각각 제1 워드라인 및 제2 워드라인에 공통으로 연결되고,
    상기 워드라인 방향을 따라 배열되는 단위셀들의 상기 제1 전하저장 트랜지스터 및 제2 전하저장 트랜지스터가 공유하는 제1 접합영역이 소스라인에 공통으로 연결되며, 그리고
    상기 비트라인 방향을 따라 배열되는 단위셀들의 상기 제1 전하저장 트랜지스터의 제2 접합영역 및 제2 전하저장 트랜지스터의 제3 접합영역이 비트라인에 공통으로 연결되는 불휘발성 메모리소자의 셀 어레이.
  26. 제25항에 있어서,
    상기 제1 전하저장 트랜지스터 및 제2 전하저장 트랜지스터는, 각각 제1 전하트랩층 및 제2 전하트랩층을 포함하며,
    상기 제1 전하트랩층의 제1 영역 및 제2 영역과 상기 제2 전하트랩층의 제3 영역 및 제4 영역에 대한 국소적 프로그램 동작 및 리드 동작이 이루어지는 불휘발성 메모리소자의 셀 어레이.
  27. 제26항에 있어서,
    상기 제1 영역 및 제2 영역은, 상기 제1 전하트랩층의 양 측면 중 상기 제2 접합영역 및 제1 접합영역에 각각 인접하는 영역이고, 상기 제3 영역 및 제4 영역은 상기 제2 전하트랩층의 양 측면 중 상기 제3 접합영역 및 제1 접합영역에 각각 인접하는 영역인 불휘발성 메모리소자의 셀 어레이.
  28. 제26항에 있어서,
    상기 제1 전하저장 트랜지스터에 연결되는 워드라인 및 비트라인에 각각 프로그램전압 및 비트라인전압을 인가하고, 나머지 워드라인들 및 모든 소스라인들에 0V를 인가하며, 나머지 비트라인들을 플로팅시켜 상기 제1 영역에 대한 국소적 프로그램 동작이 이루어지는 불휘발성 메모리소자의 셀 어레이.
  29. 제26항에 있어서,
    상기 제1 전하저장 트랜지스터에 연결되는 워드라인 및 소스라인에 각각 프로그램전압 및 소스라인전압을 인가하고, 나머지 워드라인들 및 모든 비트라인들에 0V를 인가하며, 나머지 소스라인들을 플로팅시켜 상기 제2 영역에 대한 국소적 프로그램 동작이 이루어지는 불휘발성 메모리소자의 셀 어레이.
  30. 제26항에 있어서,
    상기 제2 전하저장 트랜지스터에 연결되는 워드라인 및 비트라인에 각각 프로그램전압 및 비트라인전압을 인가하고, 나머지 워드라인들 및 모든 소스라인들에 0V를 인가하며, 나머지 비트라인들을 플로팅시켜 상기 제3 영역에 대한 국소적 프로그램 동작이 이루어지는 불휘발성 메모리소자의 셀 어레이.
  31. 제26항에 있어서,
    상기 제2 전하저장 트랜지스터에 연결되는 워드라인 및 소스라인에 각각 프로그램전압 및 소스라인전압을 인가하고, 나머지 워드라인들 및 모든 비트라인들에 0V를 인가하며, 나머지 소스라인들을 플로팅시켜 상기 제4 영역에 대한 국소적 프로그램 동작이 이루어지는 불휘발성 메모리소자의 셀 어레이.
  32. 제26항에 있어서,
    상기 제1 전하저장 트랜지스터에 연결되는 워드라인, 소스라인, 및 비트라인에 각각 리드전압, 소스라인전압, 및 0V를 인가하고, 나머지 워드라인들 및 소스라인들에 0V를 인가하며, 나머지 비트라인들을 플로팅시켜 상기 제1 영역에 대한 국소적 리드 동작이 이루어지는 불휘발성 메모리소자의 셀 어레이.
  33. 제26항에 있어서,
    상기 제1 전하저장 트랜지스터에 연결되는 워드라인, 소스라인, 및 비트라인에 각각 리드전압, 0V, 및 비트라인전압을 인가하고, 나머지 워드라인들 및 비트라인들에 0V를 인가하며, 나머지 소스라인들을 플로팅시켜 상기 제2 영역에 대한 국소적 리드 동작이 이루어지는 불휘발성 메모리소자의 셀 어레이.
  34. 제26항에 있어서,
    상기 제2 전하저장 트랜지스터에 연결되는 워드라인, 소스라인, 및 비트라인에 각각 리드전압, 소스라인전압, 및 0V를 인가하고, 나머지 워드라인들 및 소스라인들에 0V를 인가하며, 나머지 비트라인들을 플로팅시켜 상기 제3 영역에 대한 국소적 리드 동작이 이루어지는 불휘발성 메모리소자의 셀 어레이.
  35. 제26항에 있어서,
    상기 제2 전하저장 트랜지스터에 연결되는 워드라인, 소스라인, 및 비트라인에 각각 리드전압, 0V, 및 비트라인전압을 인가하고, 나머지 워드라인들 및 비트라인들에 0V를 인가하며, 나머지 소스라인들을 플로팅시켜 상기 제4 영역에 대한 국소적 리드 동작이 이루어지는 불휘발성 메모리소자의 셀 어레이.
  36. 기판 위에 펜스패턴을 형성하는 단계;
    상기 기판 및 펜스패턴 위에 터널링층, 전하트랩층, 및 절연층을 형성하는 단계;
    상기 절연층 위에 컨트롤게이트층을 형성하는 단계;
    상기 컨트롤게이트층, 절연층, 전하트랩층, 및 터널링층에 대한 이방성 식각을 수행하여, 상기 펜스패턴의 일 측면과 이에 인접한 기판 위에 제1 터널링층, 제2 전하트랩층, 제1 절연층, 및 스페이서 형태의 제1 컨트롤게이트층으로 이루어지는 제1 전하트랩패턴과, 상기 펜스패턴의 반대 측면과 이에 인접한 기판 위에 제2 터널링층, 제2 전하트랩층, 제2 절연층, 및 스페이서 형태의 제2 컨트롤게이트층으로 이루어지는 제2 전하트랩패턴을 형성하는 단계;
    상기 펜스패턴을 제거하여 상기 기판을 노출시키는 단계; 및
    상기 제1 전하트랩패턴과 제2 전하트랩패턴의 사이, 상기 제1 전하트랩패턴의 일 측면, 및 상기 제2 전하트랩패턴의 일 측면에 인접한 기판의 상부영역에 각각 제1 접합영역, 제2 접합영역, 및 제3 접합영역을 형성하는 단계를 포함하는 불휘발성 메모리소자의 제조방법.
  37. 제36항에 있어서,
    상기 컨트롤게이트층, 절연층, 전하트랩층, 및 터널링층에 대한 이방성 식각은, 상기 펜스패턴의 상부면과 상기 기판 표면이 노출되도록 수행하는 불휘발성 메모리소자의 제조방법.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9679909B2 (en) * 2015-06-25 2017-06-13 Taiwan Samiconductor Manufacturing Co., Ltd. Method for manufacturing a finger trench capacitor with a split-gate flash memory cell
US10373962B2 (en) * 2017-05-26 2019-08-06 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device including trimmed-gates and method for generating layout of same
KR102385951B1 (ko) * 2018-02-23 2022-04-14 에스케이하이닉스 시스템아이씨 주식회사 프로그램 효율이 증대되는 원 타임 프로그래머블 메모리 및 그 제조방법
WO2021077389A1 (zh) * 2019-10-25 2021-04-29 江苏时代全芯存储科技股份有限公司 记忆体元件阵列
JP2022045717A (ja) * 2020-09-09 2022-03-22 キオクシア株式会社 半導体装置およびその製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100074013A1 (en) 2008-09-22 2010-03-25 Sung Joong Joo Semiconductor Device and Method of Fabricating the Same
US20110049609A1 (en) 2009-08-26 2011-03-03 Renesas Electronics Corporation Nonvolatile semiconductor memory device and method of manufacturing the same

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100665186B1 (ko) 2004-08-14 2007-01-09 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
TWI241017B (en) 2005-01-03 2005-10-01 Powerchip Semiconductor Corp Non-volatile memory device and manufacturing method and operating method thereof
KR20100050730A (ko) * 2008-11-06 2010-05-14 주식회사 동부하이텍 플래시 메모리 소자 및 이의 구동방법
KR20100080241A (ko) * 2008-12-31 2010-07-08 주식회사 동부하이텍 플래시메모리 소자의 제조 방법
KR20100080240A (ko) * 2008-12-31 2010-07-08 주식회사 동부하이텍 플래시메모리 소자 및 그 제조 방법
KR20110066772A (ko) * 2009-12-11 2011-06-17 한국과학기술원 온라인 전기자동차의 자기장 차폐장치
KR102027443B1 (ko) * 2013-03-28 2019-11-04 에스케이하이닉스 주식회사 불휘발성 메모리소자 및 그 동작방법
KR20150121399A (ko) * 2014-04-18 2015-10-29 에스케이하이닉스 주식회사 전하 트랩층을 갖는 불휘발성 메모리소자 및 그 제조방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100074013A1 (en) 2008-09-22 2010-03-25 Sung Joong Joo Semiconductor Device and Method of Fabricating the Same
US20110049609A1 (en) 2009-08-26 2011-03-03 Renesas Electronics Corporation Nonvolatile semiconductor memory device and method of manufacturing the same

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US9318569B2 (en) 2016-04-19

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