KR20100080240A - 플래시메모리 소자 및 그 제조 방법 - Google Patents

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Abstract

실시예는 플래시메모리 소자 및 그 제조 방법에 관한 것이다.
실시예에 따른 플래시메모리 소자는 기판 상에 형성된 제1 메모리 게이트, 제2 메모리 게이트; 상기 제1, 제2 메모리 게이트 내측면에 형성된 플로팅 폴리; 상기 제1, 제2 메모리 게이트 외측면에 각각 형성된 제1, 제2 선택 게이트; 상기 제1, 제2 메모리 게이트와 상기 제1, 제2 선택 게이트 사이에 형성된 제3 산화막; 상기 제1, 제2 선택 게이트 외측의 상기 기판에 형성된 드레인영역, 상기 제1, 제2 메모리 게이트 내측의 상기 기판에 형성된 소스영역; 및 상기 드레인영역과 상기 소스영역 상에 형성된 메탈컨택;을 포함한다.
비휘발성 메모리 소자, SONOS(Silicon-Oxide-Nitride-Oxide-Silicon)

Description

플래시메모리 소자 및 그 제조 방법{Flash memory device and manufacturing method the same}
실시예는 플래시메모리 소자 및 그 제조 방법에 관한 것이다.
플래시메모리 소자는 전원이 꺼지더라도 저장된 데이터가 손상되지 않는 비휘발성 기억매체이면서도 데이터의 기록, 읽기, 삭제 등의 처리 속도가 비교적 높다는 장점이 있다.
이에 따라, 플래시메모리 소자는 PC의 Bios용, 셋탑 박스, 프린터 및 네트워크 서버 등의 데이터 저장용으로 널리 사용되고 있으며 최근에는 디지털 카메라와 휴대폰 등에서도 많이 이용되고 있다.
플래시메모리 소자에 있어서, SONOS(Silicon-Oxide-Nitride-Oxide-Silicon)구조를 이용한 반도체 소자가 사용되고 있다.
SONOS 메모리소자는 게이트전압에 의해 실리콘 위의 얇은 산화막을 전하가 터널링하여 종래의 다결정 실리콘을 사용한 부유게이트 (Floating Gate) 대신 실리콘 질화막내의 트랩에 주입 또는 트랩으로부터 이완되는 매커니즘을 이용하는 전하트랩형 소자이다.
도 1a 내지 도 1c는 종래기술에 의한 플래시메모리 소자의 공정단면도이다.
도 1a와 같이 포토 및 식각(Photo and etch)을 이용하여 스플릿 선택게이트(split select gate)를 디파인(define)하는 경우, 포토공정의 오버레이 미스얼라인(overlay misalign) 때문에 서로 다른 선택게이트 길이(select gate length)(L1≠L2)를 가짐으로써 좌측셀(A cell)과 우측셀(B cell)이 서로 다른 특성을 나타내는 문제가 있다.
또한, 도 1b와 같이 로컬질화막(Local nitride)을 메모리사이트(Memory site)로 이용하는 경우, 포토 및 식각을 이용하여 디파인하는 경우 포토(photo)의 CD 베리에이션(variation) 및 오버레이 미스얼라인에 의한 서로 다른 질화막 길이(nitride length)(L3≠L4) 및 선택게이트 길이(L1≠L2)를 가지게 되고, 이로 인하여 좌측셀(A cell)과 우측셀(B cell)의 특성 베리에이션(variation)이 커지게 되는 문제가 있다.
또한, 종래기술은 도 1c와 같이 소스영역의 폴리(미도시)를 액티브와 메모리 게이트 폴리에 대미지(damage) 없이 제거함에 어려움이 있다.
실시예는 자기 정렬형 SONOS(Silicon-Oxide-Nitride-Oxide-Silicon)구조의 플래시메모리 소자에 관한 것으로서, 기존의 포토 및 식각을 이용한 셀(Cell) 형성방법을 사용하는 대신 자기 정렬 더블 스페이서(self-align double spacer)공정을 이용함으로써 기존의 SONOS 공정(Process)이 갖는 CD, 오버레이(Overlay) 문제에 기인한 셀의 균일성(cell uniformity) 문제와 특성저하를 극복할수 있는 플래시메모리 소자 및 그 제조 방법을 제공하고자 한다.
또한, 실시예는 소스 사이드(Source side)의 면적을 늘리고, 소스(Source) 이온주입 후 스페이서 폴리(Spacer Poly) 형성공정을 진행하여 소스 사이드(Source side)의 액티브 대미지(Active damage) 없이 갭필 폴리(gap-fill poly)를 제거하기 위한 노력을 덜 수 있다. 그리고 이와 같이 공정이 진행하게 되면 LDD Length를 폴리(Poly) 형성 두께에 따라 자연스럽게 증가되게 되고, 이것은 프로그램(Program) 및 제거(Erase) 동작 시 소스(Source)와 드레인(Drain) 간의 펀치(Punch) BV를 높일 수 있는 플래시메모리 소자 및 그 제조 방법을 제공하고자 한다.
실시예에 따른 플래시메모리 소자는 기판 상에 형성된 제1 메모리 게이트, 제2 메모리 게이트; 상기 제1, 제2 메모리 게이트 내측면에 형성된 플로팅 폴리; 상기 제1, 제2 메모리 게이트 외측면에 각각 형성된 제1, 제2 선택 게이트; 상기 제1, 제2 메모리 게이트와 상기 제1, 제2 선택 게이트 사이에 형성된 제3 산화막; 상기 제1, 제2 선택 게이트 외측의 상기 기판에 형성된 드레인영역, 상기 제1, 제2 메모리 게이트 내측의 상기 기판에 형성된 소스영역; 및 상기 드레인영역과 상기 소스영역 상에 형성된 메탈컨택;을 포함한다.
실시예에 따른 플래시메모리 소자의 제조 방법은 기판 상에 제1 메모리 게이트, 제2 메모리 게이트를 형성하는 단계; 상기 제1, 제2 메모리 게이트가 형성된 기판의 전면에 제3 산화막을 형성하는 단계; 상기 제1, 제2 메모리 게이트 내측면에 플로팅 폴리를 형성하는 단계; 상기 제1, 제2 메모리 게이트 외측면에 각각 제1, 제2 선택 게이트를 형성하는 단계; 상기 제1, 제2 선택 게이트 외측의 상기 기판에 드레인영역을 형성하고, 상기 제1, 제2 메모리 게이트 내측의 상기 기판에 소스영역을 형성하는 단계; 및 상기 드레인영역과 상기 소스영역에 메탈컨택을 형성하는 단계;를 포함한다.
실시예에 따른 플래시메모리 소자 및 그 제조 방법은, 소스(Source) 이온주입공정을 선 진행하고, 폴리(Poly)형성 및 식각공정을 진행함으로써, 소스(Source) 쪽의 폴리(Poly)는 제거하지 않아도 되므로 소스(Source) 영역의 폴리(Poly)를 대미지(Damage)없이 제거하기 위한 노력과 시간을 덜 수 있으며, 그 공정이 간단하고, 공정 시간(time)을 줄일 수 있어 공정비용을 절감할 수 있다.
또한, 실시예는 셀(Cell)의 소스(Source)에는 Program/Erase 동작 시 High bias가 걸리게 되는데, 위 공정을 진행하게 되면, N+ 진행시 폴리(Poly)가 N+을 블 락킹(blocking)하여 Cell의 소스(Source) 영역의 LDD drift 영역이 넓어지게 되어, Source와 Drain 간의 Punch BV(Breakdown Voltage)도 향상 시킬 수 있다. 즉, Cell의 Program/Erase 동작 시 High Bias가 인가되는 Source 쪽의 Punch BV가 개선되므로, Cell의 Length를 증가시키지 않고서도 Source Drain 간의 Punch BV를 개선할 수 있다.
또한, 실시예는 질화막(Nitride)과 선택게이트(select gate)의 length에 따라 cell 특성이 민감하게 바뀌는데, 기존의 기술들은 질화막과 선택게이트의 length를 포토 및 식각(Photo and etch)에 의하여 컨트롤(control) 하지만 실시예는 자기 정렬형 공정을 이용하여 기존 기술이 갖는 CD, 오버레이 베리에이션(overlay variation)에 기인한 문제를 해결할 수 있으므로 cell 특성의 균일성(uniformity) 측면에서 더 좋은 특성을 얻을 수 있다.
이하, 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명에 따른 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
(실시예)
도 2는 실시예에 따른 플래시메모리 소자의 단면도이다.
실시예에 따른 플래시메모리 소자는 기판(10) 상에 형성된 제1 메모리 게이트(20a), 제2 메모리 게이트(20b); 상기 제1, 제2 메모리 게이트(20a, 20b) 내측면에 형성된 플로팅 폴리(29a, 29b); 상기 제1, 제2 메모리 게이트(20a, 20b) 외측면에 각각 형성된 제1, 제2 선택 게이트(30a, 30b); 상기 제1, 제2 메모리 게이트(20a, 20b)와 상기 제1, 제2 선택 게이트(30a, 30b) 사이에 형성된 제3 산화막(25); 상기 제1, 제2 선택 게이트(30a, 30b) 외측의 상기 기판(10)에 형성된 드레인영역, 상기 제1, 제2 메모리 게이트(20a, 20b) 내측의 상기 기판에 형성된 소스영역; 및 상기 드레인영역과 상기 소스영역 상에 형성된 메탈컨택(36);을 포함한다. 도 1에서 미설명된 도면부호는 이하 제조방법에서 설명하기로 한다.
실시예에 따른 플래시메모리 소자 및 그 제조 방법은, 소스(Source) 이온주입공정을 선 진행하고, 폴리(Poly)형성 및 식각공정을 진행함으로써, 소스(Source) 쪽의 폴리(Poly)는 제거하지 않아도 되므로 소스(Source) 영역의 폴리(Poly)를 대미지(Damage)없이 제거하기 위한 노력과 시간을 덜 수 있으며, 그 공정이 간단하고, 공정 시간(time)을 줄일 수 있어 공정비용을 절감할 수 있다.
또한, 실시예는 셀(Cell)의 소스(Source)에는 Program/Erase 동작 시 High bias가 걸리게 되는데, 위 공정을 진행하게 되면, N+ 진행시 폴리(Poly)가 N+을 블 락킹(blocking)하여 Cell의 소스(Source) 영역의 LDD drift 영역이 넓어지게 되어, Source와 Drain 간의 Punch BV도 향상 시킬 수 있다. 즉, Cell의 Program/Erase 동작 시 High Bias가 인가되는 Source 쪽의 Punch BV가 개선되므로, Cell의 Length를 증가시키지 않고서도 Source Drain 간의 Punch BV를 개선할 수 있다.
또한, 실시예는 질화막(Nitride)과 선택게이트(select gate)의 length에 따라 cell 특성이 민감하게 바뀌는데, 기존의 기술들은 질화막과 선택게이트의 length를 포토 및 식각(Photo and etch)에 의하여 컨트롤(control) 하지만 실시예는 자기 정렬형 공정을 이용하여 기존 기술이 갖는 CD, 오버레이 베리에이션(overlay variation)에 기인한 문제를 해결할 수 있으므로 cell 특성의 균일성(uniformity) 측면에서 더 좋은 특성을 얻을 수 있다.
이하, 도 3 내지 도 14를 참조하여 실시예에 따른 플래시메모리 소자의 제조방법을 설명한다.
우선, 도 3과 같이, 기판(10)에 소자분리막(12)을 형성하여 활성영역(active area)(11)을 정의한다. 이때, 활성영역(11)에는 패드 산화막(15)이 형성될 수 있다.
다음으로 도 4와 같이, 기판(10)에 제1 이온주입공정을 진행하여, 웰(well)영역(13)을 형성할 수 있다. 예를 들어, 기판(10)이 P형인 경우, N형 이온주입에 의해 N형 웰을 형성할 수 있다. 실시예는 웰 영역(13)이 형성된 기판(10)에 문턱전압(threshold voltage) 조절을 위한 제2 이온주입 영역(미도시)을 진행할 수 있다.
다음으로 도 5와 같이, 패드 산화막(15)을 제거하고 기판(10) 상에 제1 산화 막(21), 제1 질화막(22), 제2 산화막(23) 및 제1 폴리실리콘층(24)을 순차적으로 형성한다.
예를 들어, 제1 산화막(21)은 터널산화막의 기능을 할 수 있으며, 기판(10)에 열처리 공정을 진행하여 약 20~80 Å 두께의 SiO2로 형성되거나, Al2O3 같은 High-K 물질을 CVD(Chemical Vapor Deposition) 또는 ALD(Atomic Layer Deposition) 방식으로 증착시킬 수 있다.
제1 질화막(22)은 전하트랩층 역할을 할 수 있으며, CVD 방식으로 약 70~100 Å 두께의 SixNy(x,y는 자연수)로 형성될 수 있다.
제2 산화막(23)은 탑옥사이드층(top oxide)으로서 기능할 수 있으며, CVD 방식의 실리콘산화막(SiO2)으로 형성될 수 있으나 이에 한정되는 것은 아니다.
이후, 제2 산화막(23) 상에 제1 폴리실리콘층(24)을 증착 등의 방법으로 형성한다.
다음으로 도 6과 같이, 제1 산화막(21), 제1 질화막(22), 제2 산화막(23) 및 제1 폴리실리콘층(24)을 패터닝하여 제1 메모리 게이트(20a), 제2 메모리 게이트(20b)를 포함하는 메모리 게이트(20)를 형성한다. 이에 따라 메모리 게이트(20)는 SONOS(Silicon-Oxide-Nitride-Oxide-Silicon)구조를 이룰 수 있다.
예를 들어, 제1 폴리실리콘층(24) 상에 제1 포토레지스트 패턴(미도시)을 이용하여 메모리 게이트가 형성될 부분만 오픈(open)하고 식각공정을 통하여 메모리 게이트(20)를 디파인(define)할 수 있다. 이때 식각 공정은 제1 폴리실리콘층(24) 부터 제1 질화막(22)까지 한번에 식각할 수도 있으며, 제2 산화막(23) 전까지 식각하고, 나머지층을 식각하는 두 단계 식각방식으로 진행 할 수도 있다. 후자의 경우 첫 번째 식각 공정에서 제2 산화막(23)에 스탑(stop)하고, 두 번째 식각 공정에서 제2 산화막(23)과 제1 질화막(22)을 식각한다. 두번째 식각 방식은 건식(Dry) 또는 습식(Wet) 식각 방식을 모두 이용할 수 있다.
다음으로, 도 7과 같이 제1, 제2 메모리 게이트(20a, 20b)가 형성된 기판(10)의 전면에 제3 산화막(25)을 형성한다.
예를 들어, 메모리 게이트(20) 외의 영역에 남아있던 터널 산화막인 제1 산화막(21)을 제거한 후 듀얼게이트 산화(Dual gate oxide)공정으로 제3 산화막(25)을 열산화 방식으로 형성할 수 있다.
예를 들어, 제3 산화막(25)은 두꺼운 게이트 옥사이드(thick gate oxide)와 얇은 게이트 옥사이드(thin gate oxide)가 합쳐진 산화막이거나, 얇은 게이트 옥사이드(thin gate oxide) 그 자체일 수 있다.
이때, 이후 형성되는 선택게이트(Select Gate oxide)(30a, 30b)는 제3 산화막(25)을 선택 게이트 옥사이드로 공유할 수 있다.
다음으로, 도 8과 같이 제1 포토레지스트 패턴(41)을 마스크로 제1 메모리 게이트(20a)와 제2 메모리 게이트(20b) 사이의 기판(10)에 HCI(hot carrier injection) 효율을 좋게하기 위해 할로 이온주입영역(Halo Implant Region)(27b)과 소스 LDD(Lightly Doped Drain) 영역(27a)을 형성할 수 있다.
다음으로, 도 9와 같이 제1 포토레지스트 패턴(41)을 제거하고, 소스 LDD 영 역(27a)이 형성된 기판(10)의 전면에 제2 폴리실리콘층(28)을 형성한다.
예를 들어, 제1 포토레지스터 패턴(41)을 제거 후 바로 제2 폴리실리콘층(28)을 증착한다.
다음으로, 도 10과 같이 제2 폴리실리콘층(28)을 식각하여 제1, 제2 메모리 게이트(20a, 20b) 내측면에 플로팅 폴리(Floating Poly)(29a, 29b)를 형성하고, 제1, 제2 메모리 게이트(20a, 20b) 외측면에 각각 제1, 제2 선택 게이트(30a, 30b)를 형성한다. 상기 플로팅 폴리는 제1 플로팅 폴리(29a), 제2 플로팅 폴리(29b)를 포함할 수 있다.
예를 들어, 폴리실리콘(Poly silicon) 식각공정을 이용하여, Cell 영역을 전면 식각한다. 이렇게 하면, 제2 폴리실리콘층(28)의 두께에 따라 선택게이트(Select gate)의 Length가 결정되게 된다. 실시예는 종래기술에서 Cell의 미스얼라인(mis-aligne) 문제를 자기정렬 방식을 이용하므로써 해결할 수 있다.
또한, 실시예는 플로팅 폴리(29a, 29b)는 미리 source 영역에 대한 LDD 영역 등의 이온주입공정을 진행하였기 때문에 제거되지 않아도 된다. 이렇게 되면 소스폴리(29a, 29b)를 대미지(Damage)없이 제거하기 위한 노력과 시간을 덜 수 있으며, 드레인(Drain)과 소스(source)간의 Punch BV를 향상시킨다.
이때, 실시예는 선택 게이트 폴리 디파인(Select Gate Poly Define) 시 포토레지스터(미도시)를 이용하여 패터닝(Patterning)한 후 식각하여 주변영역 게이트 폴리(Peri Gate Poly)를 디파인(Define) 할 수 있다. 또한, 식각공정 시 활성영역에 대미지(Damage)가 발생할 것으로 판단될 때에는 셀(Cell)의 선택게이트 폴 리 디파인(Select Gate Poly Define)하기 위한 포토 스텝(Photo step)과 식각 공정, 주변영역 게이트 폴리(Peri region Gate Poly)를 디파인(Define)하기 위한 포토 스텝(Photo step)과 식각 공정을 따로 진행할 수 있다.
다음으로, 도 11과 같이 감광막 패턴(42)을 마스크로 제1, 제2 선택 게이트(30a, 30b) 외측에 할로 이온주입영역(Halo Implant Region)(32)과 LDD 이온주입영역(31)을 형성한다.
실시예에서 LDD 이온주입영역(31)은 주변영역(peri area) 트랜지스터(Transistor)의 LDD 이온주입 공정과 동시에 진행할 수 있다.
다음으로, 도 12와 같이 상기 감광막 패턴(42)을 제거하고, 이온주입에 의해 제1, 제2 선택 게이트(30a, 30b) 외측의 기판(10)에 드레인영역(34)을 형성하고, 제1, 제2 메모리 게이트(20a, 20b) 내측의 기판(10)에 소스영역(26)을 형성한다.
예를 들어, 스페이서(Spacer)(33)를 형성한 후 고농도 N+ 이온주입공정인 소스(Source), 드레인(Drain) 이온주입공정을 진행하여 소스영역(26), 드레인영역(34)을 형성한다. 스페이서(33)은 ONO(Oxide-Nitride-Oxide) 또는 ON(Oxide-Nitride)의 구조로 형성될 수 있다.
이때 실시예는 드레인, 소스 이온주입공정을 주변영역(peri area) 트랜지스터(Transistor)의 소스(Source)와 드레인(Drain) 이온주입공정과 함께 진행할 수 있다.
실시예는 소스영역의 플로팅 폴리(Floating Poly)가 소스, 드레인(Source, Drain) 이온주입 공정 시 블리킹(Blocking) 역할을 하므로 LDD drift 영역(D)이 넓 어지게 되는데, 이 것은 Source와 Drain 간의 BV를 향상시킨다.
다음으로, 도 13과 같이 살리사이드(35) 공정을 진행한다. 예들 들어, 소스영역(26), 드레인영역(34), 메모리게이트(20), 플로팅 폴리(29a, 29b) 상의 제3 산화막(25)을 제거 후 기판 전면에 코발트(Co) 등 금속층을 형성하고 열처리를 통해 소스영역(26), 드레인영역(34), 선택게이트(30a, 30b), 메모리게이트(20), 플로팅 폴리(29a, 29b) 상에 살리사이드(35)를 형성할 수 있다.
다음으로, 도 14와 같이 소스영역(26), 드레인영역(34)에 메탈컨택(36)과 배선(37)을 형성하는 후공정(Back End Process)을 진행한다.
실시예에 따른 플래시메모리 소자 및 그 제조 방법은, 소스(Source) 이온주입공정을 선 진행하고, 폴리(Poly)형성 및 식각공정을 진행함으로써, 소스(Source) 쪽의 폴리(Poly)는 제거하지 않아도 되므로 소스(Source) 영역의 폴리(Poly)를 대미지(Damage)없이 제거하기 위한 노력과 시간을 덜 수 있으며, 그 공정이 간단하고, 공정 시간(time)을 줄일 수 있어 공정비용을 절감할 수 있다.
또한, 실시예는 셀(Cell)의 소스(Source)에는 Program/Erase 동작 시 High bias가 걸리게 되는데, 위 공정을 진행하게 되면, N+ 진행시 폴리(Poly)가 N+을 블락킹(blocking)하여 Cell의 소스(Source) 영역의 LDD drift 영역이 넓어지게 되어, Source와 Drain 간의 Punch BV도 향상 시킬 수 있다. 즉, Cell의 Program/Erase 동작 시 High Bias가 인가되는 Source 쪽의 Punch BV가 개선되므로, Cell의 Length를 증가시키지 않고서도 Source Drain 간의 Punch BV를 개선할 수 있다.
또한, 실시예는 질화막(Nitride)과 선택게이트(select gate)의 length에 따 라 cell 특성이 민감하게 바뀌는데, 기존의 기술들은 질화막과 선택게이트의 length를 포토 및 식각(Photo and etch)에 의하여 컨트롤(control) 하지만 실시예는 자기 정렬형 공정을 이용하여 기존 기술이 갖는 CD, 오버레이 베리에이션(overlay variation)에 기인한 문제를 해결할 수 있으므로 cell 특성의 균일성(uniformity) 측면에서 더 좋은 특성을 얻을 수 있다.
이상에서 설명한 실시예에 따른 플래시메모리 소자는 다음과 같이 동작될 수 있으나 이에 한정되는 것은 아니다.
실시예에 따른 플래시메모리 소자의 프로그램(program) 동작은 핫 캐리어인 전자(electron)를 발생시키기 위한 바이어스를 인가시켜 동작할 수 있다.
그리고, 소거(erase) 동작은 BTBT(Band to Band tunneling)를 형성할 수 있는 조건으로 바이어스를 인가하여, EHP(Electron-Hole Pair)을 형성하여 동작될 수 있다. 이때, 소거 동작은 워드라인(W/L) 단위로 하기 때문에, 선택된(Selected) 셀과 같은 워드라인(W/L)은 모두 소거된다.
즉, 선택되지 않은(Un-selected) 셀이라도 동일한 워드라인(W/L)에 위치하게 되면, 해당 셀은 소거(erase)된다. 또한, 읽기(read) 동작은 드레인 영역에 인가하는 바이어스에 따라 전류(current)가 흐르는데, 프로그램 상태와 소거 상태의 전류량이 다르므로, 프로그램 상태인지 소거 상태인지를 알 수 있게 된다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지 의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
도 1a 내지 도 1c는 종래기술에 의한 플래시메모리 소자의 공정단면도.
도 2는 실시예에 따른 플래시메모리 소자의 단면도.
도 3 내지 도 14는 실시예에 따른 플래시메모리 소자의 공정 단면도.

Claims (12)

  1. 기판 상에 형성된 제1 메모리 게이트, 제2 메모리 게이트;
    상기 제1, 제2 메모리 게이트 내측면에 형성된 플로팅 폴리;
    상기 제1, 제2 메모리 게이트 외측면에 각각 형성된 제1, 제2 선택 게이트;
    상기 제1, 제2 메모리 게이트와 상기 제1, 제2 선택 게이트 사이에 형성된 제3 산화막;
    상기 제1, 제2 선택 게이트 외측의 상기 기판에 형성된 드레인영역, 상기 제1, 제2 메모리 게이트 내측의 상기 기판에 형성된 소스영역; 및
    상기 드레인영역과 상기 소스영역 상에 형성된 메탈컨택;을 포함하는 플래시메모리 소자.
  2. 제1 항에 있어서,
    상기 제3 산화막은
    상기 제1, 제2 선택 게이트와 상기 기판 사이에도 형성된 것을 특징으로 하는 플래시메모리 소자.
  3. 제1 항에 있어서,
    상기 제3 산화막은
    제1, 제2 선택 게이트 옥사이드 기능을 하는 것을 특징으로 하는 플래시메모 리 소자.
  4. 제1 항에 있어서,
    상기 제1, 제2 메모리 게이트 사이의 상기 기판에 형성된 할로 이온주입영역과 LDD 이온주입영역을 더 포함하는 것을 특징으로 하는 플래시메모리 소자.
  5. 기판 상에 제1 메모리 게이트, 제2 메모리 게이트를 형성하는 단계;
    상기 제1, 제2 메모리 게이트가 형성된 기판의 전면에 제3 산화막을 형성하는 단계;
    상기 제1, 제2 메모리 게이트 내측면에 플로팅 폴리를 형성하는 단계;
    상기 제1, 제2 메모리 게이트 외측면에 각각 제1, 제2 선택 게이트를 형성하는 단계;
    상기 제1, 제2 선택 게이트 외측의 상기 기판에 드레인영역을 형성하고, 상기 제1, 제2 메모리 게이트 내측의 상기 기판에 소스영역을 형성하는 단계; 및
    상기 드레인영역과 상기 소스영역에 메탈컨택을 형성하는 단계;를 포함하는 플래시메모리 소자의 제조방법.
  6. 제5 항에 있어서,
    상기 제1, 제2 메모리 게이트 내측면에 플로팅 폴리를 형성하는 단계는,
    상기 제3 산화막이 형성된 기판의 전면에 제2 폴리실리콘층을 형성하는 단 계;
    상기 제2 폴리실리콘층을 식각하여 상기 제1, 제2 메모리 게이트 내측면에 플로팅 폴리를 형성하는 단계;를 포함하는 것을 특징으로 하는 플래시메모리 소자의 제조방법.
  7. 제6 항에 있어서,
    상기 플로팅 폴리를 형성하는 단계와 상기 각 제1, 제2 선택 게이트를 형성하는 단계는 상기 제2 폴리실리콘층을 식각하여 동시에 진행되는 것을 특징으로 하는 플래시메모리 소자의 제조방법.
  8. 제7 항에 있어서,
    상기 플로팅 폴리를 형성하는 단계와 상기 제1, 제2 선택 게이트를 형성하는 단계는 상기 폴리실리콘층을 식각하되 자기정렬 방식으로 형성하는 것을 특징으로 하는 플래시메모리 소자의 제조방법.
  9. 제7 항에 있어서,
    상기 플로팅 폴리를 형성하는 단계와 상기 제1, 제2 선택 게이트를 형성하는 단계는,
    주변영역 게이트 폴리(Peri Gate Poly)를 함께 형성하는 것을 특징으로 하는 플래시메모리 소자의 제조방법.
  10. 제5 항에 있어서,
    상기 제1, 제2 선택 게이트 외측에 드레인영역을 형성하는 단계는
    주변영역(peri area) 트랜지스터(Transistor)의 소스(Source)와 드레인(Drain) 이온주입공정과 함께 진행하는 것을 특징으로 하는 플래시메모리 소자의 제조방법.
  11. 제5 항에 있어서,
    상기 기판 상에 제1 메모리 게이트, 제2 메모리 게이트를 형성하는 단계는,
    기판 상에 제1 산화막, 제1 질화막, 제2 산화막 및 제1 폴리실리콘층을 순차적으로 형성하는 단계; 및
    상기 제1 산화막, 상기 제1 질화막, 상기 제2 산화막 및 상기 제1 폴리실리콘층을 패터닝하여 제1 메모리 게이트, 제2 메모리 게이트를 형성하는 단계;를 포함하는 것을 특징으로 하는 플래시메모리 소자의 제조방법.
  12. 제5 항에 있어서,
    상기 제1 메모리 게이트와 상기 제2 메모리 게이트 사이의 기판에 이온주입에의해 소스 LDD 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 플래시메모리 소자의 제조방법.
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