KR20100080190A - 플래시메모리 소자 및 그 제조 방법 - Google Patents
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Abstract
실시예는 플래시메모리 소자에 관한 것이다.
실시예에 따른 플래시메모리 소자는 기판 상에 형성된 제1 메모리 게이트, 제2 메모리 게이트; 상기 제1, 제2 메모리 게이트의 내측면과 외측면에 형성된 제3 산화막; 상기 제1 메모리 게이트와 상기 제2 메모리 게이트 사이의 상기 기판에 형성된 소스영역; 상기 제1, 제2 메모리 게이트 사이에 형성된 소스 폴리컨택; 상기 제1, 제2 메모리 게이트 외측에 각각 형성된 제1, 제2 선택 게이트; 상기 제1, 제2 선택 게이트 외측에 형성된 드레인영역; 및 상기 드레인영역과 상기 소스 폴리컨택에 형성된 메탈컨택;을 포함하는 것을 특징으로 한다.
비휘발성 메모리 소자, SONOS(Silicon-Oxide-Nitride-Oxide-Silicon)
Description
실시예는 플래시메모리 소자 및 그 제조방법에 관한 것이다.
플래시메모리 소자는 전원이 꺼지더라도 저장된 데이터가 손상되지 않는 비휘발성 기억매체이면서도 데이터의 기록, 읽기, 삭제 등의 처리 속도가 비교적 높다는 장점이 있다.
이에 따라, 플래시메모리 소자는 PC의 Bios용, 셋탑 박스, 프린터 및 네트워크 서버 등의 데이터 저장용으로 널리 사용되고 있으며 최근에는 디지털 카메라와 휴대폰 등에서도 많이 이용되고 있다.
플래시메모리 소자에 있어서, SONOS(Silicon-Oxide-Nitride-Oxide-Silicon)구조를 이용한 반도체 소자가 사용되고 있다.
SONOS 메모리소자는 게이트전압에 의해 실리콘 위의 얇은 산화막을 전하가 터널링하여 종래의 다결정 실리콘을 사용한 부유게이트 (Floating Gate) 대신 실리콘 질화막내의 트랩에 주입 또는 트랩으로부터 이완되는 매커니즘을 이용하는 전하트랩형 소자이다.
종래기술에 의한 SONOS 구조를 갖는 메모리 셀(Memory cell)의 전자 주입(electron injection) 방식은 크게 FN 터널링(Fowler-Nordheim tunneling) 방식과 채널 열전자 주입(Channel hot electron injection) 방식을 주로 이용한다. 이들은 각기 장단점을 가지는데, FN tunneling 방식의 경우 낮은 프로그램밍 커런트(programming current)의 이점은 있지만 수 m sec의 프로그래밍 타임(programming time)이 소요되며 터널 산화막(tunnel oxide)를 20~30Å으로 낮게 사용하여야 하므로 리텐션(retention) 측면에서도 단점을 가진다. 또한 게이트 바이어스(Gate bias)가 높아져 고전압(high voltage) 소자 및 구동 서킷(circuit), 펌프 회로 등이 필요하게 된다.
반면에, Channel hot electron injection 방식은 수 μ sec의 고속 프로그램밍(high speed programming)의 이점은 있지만 셀(cell)을 programming 하기위해 소모되는 커런트(current)가 수백μA 이므로 파워(power) 소모가 중요한 부분을 차지하는 모바일(mobile) 제품에 사용되는데 제약이 있다.
또한, 1 Tr 구조의 셀(cell)을 이용하는 경우, 소거(erase)시 과소거(over erase)되는 문제 때문에 리커버리(recovery)라는 불필요한 동작이 필요하며 이것을 피하기 위해서는 모든 셀(cell)에서 균일한 소거 스피드(erase speed)를 가지도록 컨트롤(control) 하여야 하는 어려움이 있다.
또한, 기존의 메모리 어레이(memory array)는 비트 라인(bit line)에 고전압(high voltage)가 인가되기 때문에 특정 비트 라인에 선택적으로 bias를 인가하기 위한 엑스 디코더(x-decoder)는 고전압 트랜지스터(high voltage transistor)로 구성하게 되어 큰 면적을 차지하게 되는 문제가 있다.
도 1a 및 도 1b는 종래기술에 의한 플래시메모리 소자의 공정단면도이다.
도 1a와 같이 포토 및 식각(Photo and etch)을 이용하여 스플릿 선택게이트(split select gate)를 디파인(define)하는 경우, 포토공정의 오버레이 미스얼라인(overlay misalign) 때문에 서로 다른 선택게이트 길이(select gate length)(L1≠L2)를 가짐으로써 좌측셀(A cell)과 우측셀(B cell)이 서로 다른 특성을 나타내는 문제가 있다.
또한, 도 1b와 같이 로컬질화막(Local nitride)을 메모리사이트(Memory site)로 이용하는 경우, 포토 및 식각을 이용하여 디파인하는 경우 포토(photo)의 CD 베리에이션(variation) 및 오버레이 미스얼라인에 의한 서로 다른 질화막 길이(nitride length)(L3≠L4) 및 선택게이트 길이(L1≠L2)를 가지게 되고, 이로 인하여 좌측셀(A cell)과 우측셀(B cell)의 특성 베리에이션(variation)이 커지게 되는 문제가 있다.
실시예는 채널 열전자 주입(channel hot electron injection) 방식을 이용하여 빠른 programming time의 이점을 가지면서 2 Tr구조를 가지고 있기 때문에 선택 게이트(select gate)를 이용하여 programming current를 감소를 시킬 수 있으며, 선택게이트에 의한 과소거(over-erase) 문제를 원천적으로 방지할 수 있다. 이에 따라 실시예는 과소거(over-erase)를 막기위한 리커버리(recovery)나 이터레이션(iteration)과 같은 불필요한 동작 및 서킷(circuit)이 필요 없는 플래시메모리 소자를 제공한다.
또한, 실시예는 구동(operation) 시 선택게이트와 드레인에는 바이어스(bias)를 조정하여, 프로그램 커런트(program current)를 제어하기 용이하며, low power를 구현하기 쉬운 플래시메모리 소자를 제공한다.
또한, 실시예의 프로그램 방식은 channel hot electron injection 을 이용하며, 소거(erase) 방식은 BTBT(band to band tunneling) hot hole 방식을 이용하기 때문에 비교적 저 저압(low voltage)으로 구성할 수 있어, 고전압 소자(high voltage device)나 고전압(high voltage) 구동 서킷(circuit), 고전압 펌핑 서킷(high voltage pumping circuit) 등이 필요없으며, 주변영역(peri region) 면적을 상당히 감소 시킬 수 있는 플래시메모리 소자를 제공한다.
또한, 실시예는 자기 정렬형 SONOS(Silicon-Oxide-Nitride-Oxide-Silicon)구조의 플래시메모리 소자에 관한 것으로서, 기존의 포토 및 식각을 이용한 셀(Cell) 형성방법을 사용하는 대신 자기 정렬 더블 스페이서(self-align double spacer)공정을 이용함으로써 기존의 SONOS 공정(Process)이 갖는 CD, 오버레이(Overlay) 문제에 기인한 셀의 균일성(cell uniformity) 문제와 특성저하를 극복할수 있는 플래시메모리 소자 및 그 제조 방법을 제공하고자 한다.
또한, 실시예는 자기정렬 소스 폴리컨택(Self-aligned Source Poly contact) 공정을 적용하여 소스 폴리 에치백(Source Poly etch back) 공정을 줄여, 공정을 간략화 할 수 있는 플래시메모리 소자 및 그 제조 방법을 제공하고자 한다.
실시예에 따른 플래시메모리 소자는 기판 상에 형성된 제1 메모리 게이트, 제2 메모리 게이트; 상기 제1, 제2 메모리 게이트의 내측면과 외측면에 형성된 제3 산화막; 상기 제1 메모리 게이트와 상기 제2 메모리 게이트 사이의 상기 기판에 형성된 소스영역; 상기 제1, 제2 메모리 게이트 사이에 형성된 소스 폴리컨택; 상기 제1, 제2 메모리 게이트 외측에 각각 형성된 제1, 제2 선택 게이트; 상기 제1, 제2 선택 게이트 외측에 형성된 드레인영역; 및 상기 드레인영역과 상기 소스 폴리컨택에 형성된 메탈컨택;을 포함하는 것을 특징으로 한다.
또한, 실시예에 따른 플래시메모리 소자의 제조방법은 기판 상에 제1 산화막, 제1 질화막, 제2 산화막 및 제1 폴리실리콘층을 순차적으로 형성하는 단계; 상기 제1 질화막, 상기 제2 산화막 및 상기 제1 폴리실리콘층을 패터닝하여 제1 메모리 게이트, 제2 메모리 게이트를 형성하는 단계; 상기 제1, 제2 메모리 게이트가 형성된 기판의 전면에 제3 산화막을 형성하는 단계; 상기 제1, 제2 메모리 게이트 사이에 소스 폴리컨택을 형성하고, 상기 제1, 제2 메모리 게이트 외측에는 각각 제1, 제2 선택 게이트를 형성하는 단계; 상기 제1, 제2 선택 게이트 외측에 이온주입에의해 드레인영역을 형성하는 단계; 및 상기 드레인영역과 상기 소스 폴리컨택에 메탈컨택을 형성하는 단계;를 포함하는 것을 특징으로 한다.
실시예에 따른 플래시메모리는 2 Tr 구조의 셀(cell)이므로 과소거(over-erase) 문제가 발생하지 않아, 노어플래시(NOR flash)에서와 같이 이 문제를 해결하기 위한 복잡한 회로나 개선하기 위한 노력이 필요하지 않은 장점이 있다.
또한, 실시예는 셀 사이즈(Cell size) 또한 기존 2 Tr EERPOM 대비 상당히 작은 장점이 있다.
또한, 실시예는 프로그램 동작 시 hot carrier injection 방식을 이용하므로 빠른 프로그램 스피드를 가지고, 프로그램 시 많은 커런트(current) 소모는 선택 게이트(select gate)와 백 바이어스(back bias)를 이용하여 해결할 수 있는 장점이 있다.
또한, 실시예는 BTBT Hot Hole injection 방식을 사용하므로, 소거 스피드 역시 기존 NOR Flash 보다 상당히 빠르다.
또한, 실시예는 프로그램/소거( program/erase) 모두 비교적 낮은 바이어스(bias)만을 필요로하므로, 적은 voltage Pumping 회로, 비교적 낮은 high voltage 소자, 디코더(decorder) 등을 사용할 수 있어, 칩 면적을 줄이기가 쉬운 장점이 있다.
또한, 실시예는 자기정렬 소스 폴리컨택(Self-aligned source Poly contact)을 이용하므로 소스(source) 영역의 폴리(Poly)를 대미지(Damage) 없이 제거하기 위한 노력과 시간을 덜 수 있으며, 기존 소스(Source) 이온주입 공정 마스크(Mask)와 포토스텝(Photo step) 시 산화막 식각만 간단하게 추가하여 진행하므로, 그 공정이 간단하고, 공정 시간(time)을 줄일 수 있어 공정 비용을 줄일 수 있다.
또한, 실시예는 셀 드레인(Cell Drain) 이온주입 공정시 셀의 드레인은 별도의 포토레지스터 패터닝(patterning) 공정을 이용하지 않아도, 주변영역(Peri region) 지역의 트랜지스터(Transistor)의 LDD 이온 주입 공정과 동시에 진행 할 수 있다. 이 공정은 다른 비휘발성 메모리에도 응용이 가능하며, 기존 RCS (Recessed Common Source) 공정 및 ACS(Active common source)을 대체할 수 있다.
또한, 실시예는 소스 사이드(Source side)의 면적도 상당히 줄일 수 있어 기존 셀(Cell)의 쉬링크(shrink) 측면에서 상당히 유리할 수 있다.
또한, 실시예에서 질화막(Nitride)과 선택게이트(select gate)의 길이(length)에 따라 셀(cell) 특성이 민감하게 바뀌는데, 기존의 기술들은 질화막과 선택게이트의 길이를 포토 및 식각에 의하여 컨트롤(control) 하지만 실시예는 자기 정렬형 공정을 이용하여 기존 기술이 갖는 CD, 오버레이 베리에이션(overlay variation)에 기인한 문제를 해결할 수 있으므로 셀(cell) 특성의 유니포머티(uniformity) 측면에서 더 좋은 특성을 얻을 수 있다.
이하, 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명에 따른 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
(실시예)
도 2a는 실시예에 따른 플래시메모리 소자의 단면도(도 2b의 A-A' 라인에 대한 단면도)이며, 도 2b는 실시예에 따른 플래시메모리 소자의 셀 어레이(cell array)의 개략도이다.
실시예에 따른 플래시메모리 소자(도 14 참조)는 기판(10) 상에 형성된 제1 메모리 게이트(20a), 제2 메모리 게이트(20b); 제1, 제2 메모리 게이트(20a, 20b)의 내측면과 외측면에 형성된 제3 산화막(25); 제1, 제2 메모리 게이트(20a, 20b) 사이에 형성된 소스 폴리컨택(29); 제1, 제2 메모리 게이트(20a, 20b) 외측에 각각 형성된 제1, 제2 선택 게이트(30a, 30b); 제1, 제2 선택 게이트(30a, 30b) 외측에 형성된 드레인영역(34); 및 드레인영역(34)과 소스 폴리컨택(29)에 형성된 메탈컨택(36);을 포함할 수 있다.
실시예에 따른 플래시 메모리 소자는 도 2a 및 도 2b과 표 1을 참고로하여, 다음과 같이 동작될 수 있다. 표 1은 실시예에 따른 플래시 메모리 소자의 프로그램, 소거 및 읽기 동작에 대한 조건의 예시이다.
| PROGRAM | ERASE | READ | |||
| Method | Channel Hot Electron | BTBT Induced Hot Hole | Reverse | ||
| Minimum Oper. Unit | Bit | Sector | Bit | ||
| Selected[C1] |
W/L | Vt | 0V | Vcc | |
| Com.MG | VPP | -VPP | Vcc | ||
| Com.S/L0 | VPP | VPP | 0V | ||
| B/L0 | 0V | 0V or Floating | Vread | ||
| Com.Bulk | 0V | 0V | 0V | ||
| Un-Selected |
Same W/L [C2] |
W/L | Vt | 0V | Vcc |
| Com.MG | VPP | -VPP | Vcc | ||
| Com.S/L0 | VPP | 0V | 0V | ||
| B/L1 | Floating or Back bias | 0V | Floating or Back bias | ||
| Com.Bulk | 0V | 0V | 0V | ||
| Same B/L [C3] |
W/L1 | 0V | 0V | ||
| Com.MG | VPP | Vcc | |||
| Com.S/L0 | VPP | 0V | |||
| B/L0 | Floating or Back bias | Vread | |||
| Com.Bulk | 0V | 0V | |||
실시예에 따른 플래시 메모리 소자의 프로그램(program) 동작은 핫 캐리어인 전자(electron)를 발생시키기 위한 바이어스를 인가시켜 동작할 수 있다.
그리고, 소거(erase) 동작은 BTBT(Band to Band tunneling)를 형성할 수 있는 조건으로 바이어스를 인가하여, EHP(Electron-Hole Pair)을 형성하여 동작될 수 있다.
이때, 소거 동작은 워드라인(W/L) 단위로 하기 때문에, 선택된(Selected) 셀과 같은 워드라인(W/L)은 모두 소거된다.
즉, 선택되지 않은(Un-selected) 셀이라도 동일한 워드라인(W/L)에 위치하게 되면, 해당 셀은 소거(erase)된다.
또한, 읽기(read) 동작은 드레인 영역에 인가하는 바이어스에 따라 전류(current)가 흐르는데, 프로그램 상태와 소거 상태의 전류량이 다르므로, 프로그램 상태인지 소거 상태인지를 알 수 있게 된다.
1) 프로그램 동작(Program Operation)
실시예에서 프로그램(Program)은 채널 열전자주입(channel hot electron injection) 방식을 이용한다. 바이어스 조건(Bias condition)은 선택 게이트(select gate) 아래 서브기판(sub)에 채널(channel)이 형성되기 위한 Vt 만큼의 bias를 인가하고 공통 소스 사이드(Common source side:Com.S/L)와 공통 메모리 게이트(Common Memory gate:Com.MG)에는 열전자(hot electron)가 발생하여 메모리 게이트(Memory gate) 밑의 트랩 질화막(Trap nitride)으로 주입(injection) 되기 위한 bias를 각 각 인가한다. 이 때, Program을 방지하기 위한 C2, C3 cell은 표 1과 같이 W/L과 B/L에 bias 0V, FL 또는 back bias를 각 각 인가한다. 이렇게 하면 최소 프로그램 단위는 1bit가 된다. 여기서 Source Bias 와 Gate bias를 조절하여 Source side injection으로 프로그램 할 수도 있다. 여기서 VPP는 Pumping된 Bais를 의미한다.
2) 소거동작(Erase Operation)
소거(Erase)는 BTBT(band to band tunneling) induced hot hole injection 방식을 이용한다. Bias condition은 source 와 well에 reverse bias를 인가하여 BTBT에 의한 electron hole pair를 발생시키고, 이때 hole은 lateral field에 의하여 가속되어 메모리 게이트(memory gate)에 걸린 negative bias에 의하여 trap nitride에 injection되도록 하는 조건이다.
3) 읽기 동작(Read Operation)
읽기(Read)는 program/erase 방향과는 반대로 하는 reverse read 방식을 이용할 수 있다.
실시예에 따른 플래시메모리는 2 Tr 구조의 셀(cell)이므로 과소거(over-erase) 문제가 발생하지 않아, 노어플래시(NOR flash)에서와 같이 이 문제를 해결하기 위한 복잡한 회로나 개선하기 위한 노력이 필요하지 않은 장점이 있다.
또한, 실시예는 셀 사이즈(Cell size) 또한 기존 2 Tr EERPOM 대비 상당히 작은 장점이 있다.
또한, 실시예는 프로그램 동작 시 hot carrier injection 방식을 이용하므로 빠른 프로그램 스피드를 가지고, 프로그램 시 많은 커런트(current) 소모는 선택 게이트(select gate)와 백 바이어스(back bias)를 이용하여 해결할 수 있는 장점이 있다.
또한, 실시예는 BTBT Hot Hole injection 방식을 사용하므로, 소거 스피드 역시 기존 NOR Flash 보다 상당히 빠르다.
또한, 실시예는 프로그램/소거( program/erase) 모두 비교적 낮은 바이어스(bias)만을 필요로하므로, 적은 voltage Pumping 회로, 비교적 낮은 high voltage 소자, 디코더(decorder) 등을 사용할 수 있어, 칩 면적을 줄이기가 쉬운 장점이 있다.
또한, 실시예는 자기정렬 소스 폴리컨택(Self-aligned source Poly contact)을 이용하므로 소스(source) 영역의 폴리(Poly)를 대미지(Damage) 없이 제거하기 위한 노력과 시간을 덜 수 있으며, 기존 소스(Source) 이온주입 공정 마스크(Mask)와 포토스텝(Photo step) 시 산화막 식각만 간단하게 추가하여 진행하므로, 그 공정이 간단하고, 공정 시간(time)을 줄일 수 있어 공정 비용을 줄일 수 있다.
또한, 실시예는 셀 드레인(Cell Drain) 이온주입 공정시 셀의 드레인은 별도의 포토레지스터 패터닝(patterning) 공정을 이용하지 않아도, 주변영역(Peri region) 지역의 트랜지스터(Transistor)의 LDD 이온 주입 공정과 동시에 진행 할 수 있다. 이 공정은 다른 비휘발성 메모리에도 응용이 가능하며, 기존 RCS (Recessed Common Source) 공정 및 ACS(Active common source)을 대체할 수 있다.
또한, 실시예는 소스 사이드(Source side)의 면적도 상당히 줄일 수 있어 기존 셀(Cell)의 쉬링크(shrink) 측면에서 상당히 유리할 수 있다.
또한, 실시예에서 질화막(Nitride)과 선택게이트(select gate)의 길이(length)에 따라 셀(cell) 특성이 민감하게 바뀌는데, 기존의 기술들은 질화막과 선택게이트의 길이를 포토 및 식각에 의하여 컨트롤(control) 하지만 실시예는 자기 정렬형 공정을 이용하여 기존 기술이 갖는 CD, 오버레이 베리에이션(overlay variation)에 기인한 문제를 해결할 수 있으므로 셀(cell) 특성의 유니포머티(uniformity) 측면에서 더 좋은 특성을 얻을 수 있다.
이하, 도 3 내지 도 14를 참조하여 실시예에 따른 플래시메모리 소자의 제조방법을 설명한다.
우선, 도 3과 같이, 기판(10)에 소자분리막(12)을 형성하여 활성영역(active area)(11)을 정의한다. 이때, 활성영역(11)에는 패드 산화막(15)이 형성될 수 있다.
다음으로 도 4와 같이, 기판(10)에 제1 이온주입공정을 진행하여, 웰(well)영역(13)을 형성할 수 있다. 예를 들어, 기판(10)이 P형인 경우, N형 이온주입에 의해 N형 웰을 형성할 수 있다. 실시예는 웰 영역(13)이 형성된 기판(10)에 문턱전압(threshold voltage) 조절을 위한 제2 이온주입 영역(미도시)을 진행할 수 있다.
다음으로 도 5와 같이, 패드 산화막(15)을 제거하고 기판(10) 상에 제1 산화막(21), 제1 질화막(22), 제2 산화막(23) 및 제1 폴리실리콘층(24)을 순차적으로 형성한다.
예를 들어, 제1 산화막(21)은 터널산화막의 기능을 할 수 있으며, 기판(10)에 열처리 공정을 진행하여 약 20~80 Å 두께의 SiO2로 형성되거나, Al2O3 같은 High-K 물질을 CVD(Chemical Vapor Deposition) 또는 ALD(Atomic Layer Deposition) 방식으로 증착시킬 수 있다.
제1 질화막(22)은 전하트랩층 역할을 할 수 있으며, CVD 방식으로 약 70~100 Å 두께의 SixNy(x,y는 자연수)로 형성될 수 있다.
제2 산화막(23)은 탑옥사이드층(top oxide)으로서 기능할 수 있으며, CVD 방식의 실리콘산화막(SiO2)으로 형성될 수 있으나 이에 한정되는 것은 아니다.
이후, 제2 산화막(23) 상에 제1 폴리실리콘층(24)을 증착 등의 방법으로 형성한다.
다음으로 도 6과 같이, 제1 질화막(22), 제2 산화막(23) 및 제1 폴리실리콘층(24)을 패터닝하여 제1 메모리 게이트(20a), 제2 메모리 게이트(20b)를 포함하는 메모리 게이트(20)를 형성한다. 이에 따라 메모리 게이트(20)는 SONOS(Silicon-Oxide-Nitride-Oxide-Silicon)구조를 이룰 수 있다.
예를 들어, 제1 폴리실리콘층(24) 상에 제1 포토레지스트 패턴(미도시)을 이용하여 메모리 게이트가 형성될 부분만 오픈(open)하고 식각공정을 통하여 메모리 게이트(20)를 디파인(define)할 수 있다. 이때 식각 공정은 제1 폴리실리콘층(24) 부터 제1 질화막(22)까지 한번에 식각할 수도 있으며, 제2 산화막(23) 전까지 식각하고, 나머지층을 식각하는 두 단계 식각방식으로 진행 할 수도 있다. 후자의 경우 첫 번째 식각 공정에서 제2 산화막(23)에 스탑(stop)하고, 두 번째 식각 공정에서 제2 산화막(23)과 제1 질화막(22)을 식각한다. 두번째 식각 방식은 건식(Dry) 또는 습식(Wet) 식각 방식을 모두 이용할 수 있다.
다음으로, 도 7과 같이 제1, 제2 메모리 게이트(20a, 20b)가 형성된 기판(10)의 전면에 제3 산화막(25)을 형성한다.
예를 들어, 메모리 게이트(20) 외의 영역에 남아있던 터널 산화막인 제1 산화막(21)을 제거한 후 듀얼게이트 산화(Dual gate oxide)공정으로 제3 산화막(25)을 열산화 방식으로 형성할 수 있다. 예를 들어, 제3 산화막(25)은 두꺼운 게이트 옥사이드(thick gate oxide)와 얇은 게이트 옥사이드(thin gate oxide)가 합쳐진 산화막이거나, 얇은 게이트 옥사이드(thin gate oxide) 그 자체일 수 있다.
이때, 이후 형성되는 선택게이트(Select Gate oxide)(30a, 30b)는 제3 산화막(25)을 선택 게이트 옥사이드로 공유할 수 있다.
다음으로, 도 8과 같이 제1 메모리 게이트(20a)와 제2 메모리 게이트(20b) 사이의 기판(10)에 HCI(hot carrier injection) 효율을 좋게하기 위해 할로 이온주입영역(Halo Implant Region)(27)과 LDD(Lightly Doped Drain) 이온주입영역(26)을 포함하여 진행할 수 있다.
또한, 실시예는 제1 메모리 게이트(20a)와 제2 메모리 게이트(20b) 사이의 기판(10)에 이온주입에의해 소스영역(미도시)을 형성하고, 소스영역 형성 후 소스영역의 제3 산화막(25)을 제거할 수 있다.
예를 들어, 제2 포토레지스터 패턴(41)을 이용하여 셀(Cell)의 소스 사이드(source side)만을 오픈하여 이온주입공정을 진행하여 소스영역(미도시)을 형성하고, 소스영역의 제3 산화막(25) 완전히 식각한다.
다음으로, 도 9와 같이 소스영역이 형성된 기판(10)의 전면에 제2 폴리실리콘층(28)을 형성한다.
예를 들어, 제1, 제2 메모리 게이트(20a, 20b) 사이의 제3 산화막(25)을 제거하고, 제2 포토레지스터 패턴(41)을 제거 후 바로 제2 폴리실리콘층(28)을 증착한다. 이때 소스영역과 제2 폴리실리콘층(28)은 졍션(junction)이 완전히 컨택(Contact)되어야 한다.
다음으로, 도 10과 같이 제2 폴리실리콘층(28)을 식각하여 제1, 제2 메모리 게이트(20a, 20b) 사이에 소스 폴리컨택(29)을 형성하고, 제1, 제2 메모리 게이트(20a, 20b) 외측에는 각각 제1, 제2 선택 게이트(30a, 30b)를 형성한다.
예를 들어, 제2 폴리실리콘층(28) 식각 공정을 이용하여, 셀(Cell) 영역을 전면 식각한다. 이렇게 하면, 제2 폴리실리콘층(28)의 두께에 따라 선택 게이트(Select gate)(30a, 30b)의 길이(Length)가 결정되게 된다.
실시예는 기존 셀(Cell)의 미스얼라인(mis-aligne) 문제를 자기정렬 방식의 선택 게이트 형성공정을 이용하므로서 해결할 수 있다.
또한, 실시예는 소스영역 상에 자기정렬(Self aligned) 소스 폴리컨택(source Poly Contact)(29)을 이용하여, 소스영역의 폴리(Poly)를 대미지(Damage)없이 제거하기 위한 노력과 시간을 줄일수 있으며, 기존 소스영역 이온 주입공정 마스크(Mask)와 포토 스텝(photo step)을 이용할 수 있는 장점이 있다.
이때, 실시예는 선택 게이트 폴리 디파인(Select Gate Poly Define) 시 포토레지스터(미도시)를 이용하여 패터닝(Patterning)한 후 식각하여 주변영역 게이트 폴리(Peri Gate Poly)를 디파인(Define) 할 수 있다. 또한, 식각공정 시 활성영역에 대미지(Damage)가 발생할 것으로 판단될 때에는 셀(Cell)의 선택게이트 폴리 디파인(Select Gate Poly Define)하기 위한 포토 스텝(Photo step)과 식각 공정, 주변영역 게이트 폴리(Peri region Gate Poly)를 디파인(Define)하기 위한 포토 스텝(Photo step)과 식각 공정을 따로 진행할 수 있다.
다음으로, 도 11과 같이 제1, 제2 선택 게이트(30a, 30b) 외측에 할로 이온주입영역(Halo Implant Region)(32)과 LDD 이온주입영역(31)을 형성한다.
실시예에서 LDD 이온주입영역(31)은 주변영역(peri area) 트랜지스터(Transistor)의 LDD 이온주입 공정과 동시에 진행할 수 있다.
이때, 실시예는 위와 같이 소스영역에 폴리(Poly)가 채워져 있으므로, 셀( Cell)의 소스영역만을 막기위한 별도의 패터닝(Patterning)을 진행하지 않아도 되는 장점이 있다.
다음으로, 도 12와 같이 제1, 제2 선택 게이트(30a, 30b) 외측에 이온주입에의해 드레인영역(34)을 형성한다.
예를 들어, 스페이서(Spacer)(33)를 형성한 후 셀(Cell)의 드레인(Drain) 이온 주입공정을 진행하여 드레인영역(34)을 형성한다. 이때 실시예는 드레인 이온주입공정을 주변영역(peri area) 트랜지스터(Transistor)의 소스(Source)와 드레인(Drain) 이온주입공정과 함께 진행할 수 있다.
실시예에서 스페이서(33)은 ONO(Oxide-Nitride-Oxide) 또는 ON(Oxide-Nitride)의 구조로 형성될 수 있다.
다음으로, 도 13과 같이 살리사이드(35) 공정을 진행한다. 예들 들어, 드레인영역(34), 메모리 게이트(20) 상의 제3 산화막(25)을 제거 후 기판 전면에 코발트(Co) 등 금속층을 형성하고 열처리를 통해 드레인영역(34), 선택게이트(30a, 30b), 메모리게이트(20) 상에 살리사이드(35)를 형성할 수 있다.
다음으로, 도 14와 같이 드레인영역(34)과 소스 폴리컨택(29)에 메탈컨택(36)과 배선(37)을 형성하는 후공정(Back End Process)을 진행한다.
실시예에서 소스컨택(Source Contact)은 자기정렬 폴리 컨택(Self-aligned Poly contact)을 이용하고, 여기에 바이어스(Bias)를 인가하여 소스 폴리컨택을 통해 소스 영역에 전달 되게 된다.
실시예에 따른 플래시메모리 소자 및 그 제조 방법은, 자기정렬 소스 폴리컨택(Self-aligned source Poly contact)을 이용하므로 소스(source) 영역의 폴리(Poly)를 대미지(Damage) 없이 제거하기 위한 노력과 시간을 덜 수 있으며, 기존 소스(Source) 이온주입 공정 마스크(Mask)와 포토스텝(Photo step) 시 산화막 식각만 간단하게 추가하여 진행하므로, 그 공정이 간단하고, 공정 시간(time)을 줄일 수 있어 공정 비용을 줄일 수 있다.
또한, 실시예는 셀 드레인(Cell Drain) 이온주입 공정시 셀의 드레인은 별도의 포토레지스터 패터닝(patterning) 공정을 이용하지 않아도, 주변영역(Peri region) 지역의 트랜지스터(Transistor)의 LDD 이온 주입 공정과 동시에 진행 할 수 있다. 이 공정은 다른 비휘발성 메모리에도 응용이 가능하며, 기존 RCS (Recessed Common Source) 공정 및 ACS(Active common source)을 대체할 수 있다.
또한, 실시예는 소스 사이드(Source side)의 면적도 상당히 줄일 수 있어 기존 셀(Cell)의 쉬링크(shrink) 측면에서 상당히 유리할 수 있다.
또한, 실시예에서 질화막(Nitride)과 선택게이트(select gate)의 길이(length)에 따라 셀(cell) 특성이 민감하게 바뀌는데, 기존의 기술들은 질화막과 선택게이트의 길이를 포토 및 식각에 의하여 컨트롤(control) 하지만 실시예는 자기 정렬형 공정을 이용하여 기존 기술이 갖는 CD, 오버레이 베리에이션(overlay variation)에 기인한 문제를 해결할 수 있으므로 셀(cell) 특성의 유니포머티(uniformity) 측면에서 더 좋은 특성을 얻을 수 있다.
실시예에 따른 플래시메모리 소자의 프로그램(program) 동작은 핫 캐리어인 전자(electron)를 발생시키기 위한 바이어스를 인가시켜 아래와 같이 동작할 수 있으나 이에 한정되는 것은 아니다.
그리고, 소거(erase) 동작은 BTBT(Band to Band tunneling)를 형성할 수 있는 조건으로 바이어스를 인가하여, EHP(Electron-Hole Pair)을 형성하여 동작될 수 있다.
이때, 소거 동작은 워드라인(W/L) 단위로 하기 때문에, 선택된(Selected) 셀과 같은 워드라인(W/L)은 모두 소거된다.
즉, 선택되지 않은(Un-selected) 셀이라도 동일한 워드라인(W/L)에 위치하게 되면, 해당 셀은 소거(erase)된다.
또한, 읽기(read) 동작은 드레인 영역에 인가하는 바이어스에 따라 전류(current)가 흐르는데, 프로그램 상태와 소거 상태의 전류량이 다르므로, 프로그램 상태인지 소거 상태인지를 알 수 있게 된다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
도 1a 및 도 1b는 종래기술에 의한 플래시메모리 소자의 공정단면도.
도 2a는 실시예에 따른 플래시메모리 소자의 단면도이며, 도 2b는 실시예에 따른 플래시메모리 소자의 셀 어레이(cell array)의 개략도.
도 3 내지 도 14는 실시예에 따른 플래시메모리 소자의 공정 단면도.
Claims (19)
- 기판 상에 형성된 제1 메모리 게이트, 제2 메모리 게이트;상기 제1, 제2 메모리 게이트의 내측면과 외측면에 형성된 제3 산화막;상기 제1 메모리 게이트와 상기 제2 메모리 게이트 사이의 상기 기판에 형성된 소스영역;상기 제1, 제2 메모리 게이트 사이에 형성된 소스 폴리컨택;상기 제1, 제2 메모리 게이트 외측에 각각 형성된 제1, 제2 선택 게이트;상기 제1, 제2 선택 게이트 외측에 형성된 드레인영역; 및상기 드레인영역과 상기 소스 폴리컨택에 형성된 메탈컨택;을 포함하는 것을 특징으로 하는 플래시메모리 소자.
- 제1 항에 있어서,상기 소스 폴리컨택은,소스컨택(Source Contact) 기능을 하며, 상기 소스 폴리컨택에 바이어스(Bias)를 인가하여 상기 소스 영역에 전달하는 것을 특징으로 하는 플래시메모리 소자.
- 제1 항에 있어서,상기 제1, 제2 메모리 게이트 사이의 상기 기판에 형성된 할로 이온주입영역 과 LDD 이온주입영역을 더 포함하는 것을 특징으로 하는 플래시메모리 소자.
- 제1 항에 있어서,상기 제3 산화막은상기 제1, 제2 선택 게이트와 상기 기판 사이에도 형성된 것을 특징으로 하는 플래시메모리 소자.
- 제4 항에 있어서,상기 제3 산화막은제1, 제2 선택 게이트 옥사이드 기능을 하는 것을 특징으로 하는 플래시메모리 소자.
- 제1 항에 있어서,상기 제1 메모리 게이트와 상기 제2 메모리 게이트 사이의 상기 기판에 형성된 소스영역을 더 포함하는 것을 특징으로 하는 플래시메모리 소자.
- 제1 항에 있어서,상기 플래시메모리 소자는프로그램(Program) 방향과 반대 방향으로 리드(read) 하는 것을 특징으로 하는 플래시메모리 소자.
- 제1 항에 있어서,상기 플래시메모리 소자는상기 제1,제2 선택 게이트(Select gate)에 인가하는 바이어스(bias)를 이용하여 프로그래밍 커런트(programming current)를 제어하는 것을 특징으로 하는 플래시메모리 소자.
- 제1 항에 있어서,상기 플래시메모리 소자는프로그래밍 커런트(programming current)를 제어하는 방법으로 소스(Source)에 백 바이어스(back-bias)를 인가하는 것을 특징으로 하는 플래시메모리 소자.
- 기판 상에 제1 산화막, 제1 질화막, 제2 산화막 및 제1 폴리실리콘층을 순차적으로 형성하는 단계;상기 제1 질화막, 상기 제2 산화막 및 상기 제1 폴리실리콘층을 패터닝하여 제1 메모리 게이트, 제2 메모리 게이트를 형성하는 단계;상기 제1, 제2 메모리 게이트가 형성된 기판의 전면에 제3 산화막을 형성하는 단계;상기 제1, 제2 메모리 게이트 사이에 소스 폴리컨택을 형성하고, 상기 제1, 제2 메모리 게이트 외측에는 각각 제1, 제2 선택 게이트를 형성하는 단계;상기 제1, 제2 선택 게이트 외측에 이온주입에의해 드레인영역을 형성하는 단계; 및상기 드레인영역과 상기 소스 폴리컨택에 메탈컨택을 형성하는 단계;를 포함하는 것을 특징으로 하는 플래시메모리 소자의 제조방법.
- 제10 항에 있어서,상기 제1 메모리 게이트와 상기 제2 메모리 게이트 사이의 기판에 이온주입에의해 소스영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 플래시메모리 소자의 제조방법.
- 제10 항에 있어서,상기 제1, 제2 메모리 게이트 사이에 소스 폴리컨택을 형성하고, 상기 제1, 제2 메모리 게이트 외측에는 각각 제1, 제2 선택 게이트를 형성하는 단계는,상기 제1, 제2 메모리 게이트 사이의 상기 제3 산화막을 제거하는 단계;상기 기판의 전면에 제2 폴리실리콘층을 형성하는 단계;상기 제2 폴리실리콘층을 식각하여 상기 제1, 제2 메모리 게이트 사이에 소스 폴리컨택을 형성하는 단계; 및상기 제1, 제2 메모리 게이트 외측에는 각각 제1, 제2 선택 게이트를 형성하는 단계;를 포함하는 것을 특징으로 하는 플래시메모리 소자의 제조방법.
- 제12 항에 있어서,상기 소스 폴리컨택을 형성하는 단계와 상기 제1, 제2 선택 게이트를 형성하는 단계는,상기 제2 폴리실리콘층을 전면 식각하여 동시에 형성하는 것을 특징으로 하는 플래시메모리 소자의 제조방법.
- 제12 항에 있어서,상기 제1, 제2 선택 게이트를 형성하는 단계는,상기 제2 폴리실리콘층을 식각하되 자기정렬 방식으로 형성하는 것을 특징으로 하는 플래시메모리 소자의 제조방법.
- 제11 항에 있어서,상기 소스영역을 형성하는 단계에서,상기 제1, 제2 메모리 게이트 사이의 기판에 할로 이온주입영역과 LDD 이온주입영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 플래시메모리 소자의 제조방법.
- 제10 항에 있어서,상기 제1, 제2 선택 게이트를 형성하는 단계는주변영역 게이트 폴리(Peri Gate Poly)를 함께 형성하는 것을 특징으로 하 는 플래시메모리 소자의 제조방법.
- 제10 항에 있어서,상기 제1, 제2 선택 게이트 외측에 이온주입에의해 드레인영역을 형성하는 단계는주변영역(peri area) 트랜지스터(Transistor)의 소스(Source)와 드레인(Drain) 이온주입공정과 함께 진행하는 것을 특징으로 하는 플래시메모리 소자의 제조방법.
- 제10 항에 있어서,상기 소스 폴리컨택을 형성하는 단계는,상기 제2 폴리실리콘층에 대해 자기정렬 폴리 컨택(Self-aligned Poly contact) 공정을 진행하는 것을 특징으로 하는 플래시메모리 소자의 제조방법.
- 제10 항에 있어서,상기 소스 폴리컨택에 메탈컨택을 형성하는 단계는,상기 소스 폴리컨택을 소스컨택(Source Contact)으로 하여 상기 소스 폴리컨택에 바이어스(Bias)를 인가하여 상기 소스 영역에 전달하는 것을 특징으로 하는 플래시메모리 소자의 제조방법.
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