KR20160035529A - 자기 정렬된 스플릿 게이트 플래시 메모리 - Google Patents
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Abstract
본 발명은 자기 정렬된 스플릿 게이트 메모리 셀, 및 관련 방법에 관한 것이다. 자기 정렬된 스플릿 게이트 메모리 셀은, 일부 스페이서들에 의해 상부면들이 덮인 직육면체 형상의 메모리 게이트 및 선택 게이트를 갖는다. 따라서, 메모리 게이트 및 선택 게이트는 실리사이드로부터 보호된다. 메모리 게이트 및 선택 게이트는 상기 스페이서들에 의해 자기 정렬로 정의된다. 메모리 게이트 및 선택 게이트는 리세스 프로세스들 대신에, 스페이서들에 의해 덮이지 않은 대응하는 전도성 재료들을 에칭 백하는 것에 의해 형성된다. 따라서, 메모리 게이트 및 선택 게이트는 평면의 상부면들을 가지며 윤곽이 분명히 나타난다. 개시된 디바이스 및 방법은, 포토리소그래피 프로세스들이 감소되기 때문에 추가적인 스케일링이 또한 가능하다.
Description
본 발명은 자기 정렬된 스플릿 게이트 플래시 메모리에 관한 것이다.
플래시 메모리는 전기적으로 소거 및 재프로그램(reprogram)될 수 있는 전자 비휘발성 컴퓨터 저장 매체이다. 그것은 매우 다양한 상업적 및 군사적 전자 디바이스들 및 장비에 사용된다. 정보를 저장하기 위해, 플래시 메모리는 전하 저장 컴포넌트들을 가진 어드레스 가능한(addressable) 메모리 셀들의 어레이를 포함한다. 보편적인 유형의 플래시 메모리 셀들은 스택 게이트 메모리 셀들, 2개의 트랜지스터 메모리 셀들, 및 스플릿(split) 게이트 메모리 셀들을 포함한다.
2개의 트랜지스터 메모리 셀들과 비교하면, 스플릿 게이트 메모리 셀들은 더 작은 면적을 갖는다. 스택 게이트 메모리 셀들과 비교하면, 스플릿 게이트 메모리 셀들은 더 높은 주입 효율, 쇼트 채널 효과에 대한 더 낮은 민감성, 및 더 나은 과도(over) 소거 면역성을 갖는다.
일부 실시예들에서, 본 발명은 반도체 기판 위에 배치된 한 쌍의 스플릿 게이트 메모리 셀들에 관한 것이다. 한 쌍의 스플릿 게이트 메모리 셀들은 공통의 소스/드레인 영역, 한 쌍의 선택 게이트들, 및 한 쌍의 메모리 게이트들을 포함한다. 공통의 소스/드레인 영역은 반도체 기판에 배치된 제1 및 제2 메모리 셀들에 의해 공유된다. 한 쌍의 선택 게이트들은, 공통의 소스/드레인 영역의 대향하는 측들 상에 배치된 제1 및 제2 메모리 셀들 각각에 대응하며, 선택 게이트들 각각은 평평한 상부면을 갖는다. 한 쌍의 메모리 게이트들은, 제1 및 제2 선택 게이트들 각각의 최외측들 옆에 배치된 제1 및 제2 메모리 셀들에 대응하며, 메모리 게이트들 각각은 전하 트래핑층에 의해 대응하는 선택 게이트들로부터 분리된다. 전하 트래핑층은 메모리 게이트들 각각의 아래에서 연장하며, 메모리 게이트들 각각은 평평한 상부면이 있는 직육면체 형상을 갖는다.
다른 실시예들에서, 본 발명은 스플릿 게이트 메모리 셀에 관한 것이다. 스플릿 게이트 메모리 셀은 직육면체 형상의 선택 게이트, 직육면체 형상의 메모리 게이트, 메모리 게이트 스페이서, 및 소스/드레인 영역들을 포함한다. 선택 게이트는 평평한 상부면을 가지며, 게이트 유전체층에 의해 그로부터 분리된 채 반도체 기판 위에 배치된다. 메모리 게이트는 평평한 상부면 및 측벽을 가지며, 전하 트래핑층에 의해 그로부터 분리된 채 선택 게이트의 일측에 배치된다. 전하 트래핑층은 메모리 게이트 아래에서 연장된다. 메모리 게이트 스페이서는 메모리 게이트 바로 위에 배치된다. 메모리 게이트 스페이서의 측벽은 메모리 게이트의 측벽과 정렬된다. 소스/드레인 영역들은 선택 게이트 및 메모리 게이트의 대향하는 측들에서 반도체 기판에 배치된다.
또 다른 실시예들에서, 본 발명은 자기 정렬된 스페이서가 있는 스플릿 게이트 메모리 셀을 형성하는 방법에 관한 것이다. 이 방법에서, 한 쌍의 선택 게이트들 및 그 위에 배치된 대응하는 하드 마스크층을 포함하는 반도체 기판이 제공된다. 그 후, 컨포멀(conformal) 전하 트래핑층은, 하드 마스크층의 상부면 상에, 하드 마스크 측벽들을 따라, 선택 게이트들의 측벽들을 따라, 그리고 기판의 상부면 위에 형성된다. 그 후, 반도체 기판의 상부면 위에 가로 놓인 컨포멀 전하 트래핑층의 일부분들 위에 메모리 게이트 재료가 형성되며, 그에 의해 메모리 게이트 재료는 전하 트래핑층의 상위 측벽들 및 하드 마스크층의 상부면을 노출된 채로 남겨둔다. 그 후, 컨포멀 전하 트래핑층의 상위 측벽을 따라 전도층 위에 한 쌍의 메모리 게이트 스페이서들이 형성된다. 그 후, 메모리 게이트 스페이서들의 쌍들에 의해 덮이지 않은 전도층들의 일부분이 제거되어, 제2 전도층의 잔여 부분에 대응하는 한 쌍의 메모리 게이트들을 형성한다.
본 발명의 양태들은 첨부되는 도면들과 함께 읽었을 때 이하의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 여러 피쳐(feature)들은 일정한 비례로 확대(축소)하여 그려지지 않는다. 사실상, 여러 피쳐들의 치수(dimension)들은 논의의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1은 스플릿 게이트 플래시 메모리 셀의 일부 실시예들에 관한 기능도를 도시한다.
도 2는 한 쌍의 스플릿 게이트 플래시 메모리 셀의 일부 실시예들에 관한 단면도를 도시한다.
도 3a는 한 쌍의 스플릿 게이트 메모리 셀들의 일부 실시예들에 관한 단면도를 도시한다.
도 3b 내지 도 3c는 전하 트래핑(trapping)층의 일부 실시예들에 관한 단면도들을 도시한다.
도 4는 스플릿 게이트 메모리 셀을 형성하는 방법의 일부 실시예들에 관한 흐름도를 도시한다.
도 5a 내지 도 5m은 스플릿 게이트 메모리 셀을 형성하는 방법에 관한 단면도들의 일부 실시예들을 도시한다.
도 1은 스플릿 게이트 플래시 메모리 셀의 일부 실시예들에 관한 기능도를 도시한다.
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도 3b 내지 도 3c는 전하 트래핑(trapping)층의 일부 실시예들에 관한 단면도들을 도시한다.
도 4는 스플릿 게이트 메모리 셀을 형성하는 방법의 일부 실시예들에 관한 흐름도를 도시한다.
도 5a 내지 도 5m은 스플릿 게이트 메모리 셀을 형성하는 방법에 관한 단면도들의 일부 실시예들을 도시한다.
이하의 개시는 제시된 주제에 관한 다양한 피쳐들을 구현하기 위한 여러 다양한 실시예들 또는 예시들을 제공한다. 컴포넌트들 및 배치(arrangement)들의 특정 예시들이 본 발명을 단순화하기 위해 아래에서 설명된다. 이들은 물론 단지 예시들일 뿐이며 제한하기 위한 것이 아니다. 예를 들어, 이하의 설명에서 제2 피쳐 위의 또는 제2 피쳐 상의 제1 피쳐의 형성은, 제1 피쳐와 제2 피쳐가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제1 피쳐와 제2 피쳐 사이에 추가적인 피쳐들이 형성될 수 있어서, 제1 피쳐와 제2 피쳐가 직접 접촉하지 않을 수 있는 실시예들을 또한 포함할 수 있다. 또한, 본 발명은 여러 예시들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 단순함과 명확함을 위한 것이며, 그 자체가 논의되는 여러 실시예들 및/또는 구성들 사이의 관계에 영향을 주는 것은 아니다.
또한, "하부의", "아래의", "하위의", "위의", "상위의", 및 그밖에 유사한 것과 같은 공간적으로 상대적인 용어들은, 도면들에 도시된 바와 같은 하나의 요소(element) 또는 피쳐의 다른 요소(들) 또는 피쳐(들)에 대한 관계를 설명하기 위한 설명의 편의를 위해 본원에서 사용될 수 있다. 공간적으로 상대적인 용어들은, 도면들에 도시된 지향(orientation)에 더하여, 사용 중 또는 작동 중인 디바이스의 다양한 지향들을 포괄하기 위한 것이다. 장치는 다르게 지향될 수 있고(90도 회전 또는 다른 지향들), 본원에서 사용된 공간적으로 상대적인 기술어(descriptor)들은 그에 따라 유사하게 해석될 수 있다.
스플릿 게이트 플래시 메모리들은 일반적으로, 서로 거울상이고 각각 하나 이상의 비트의 데이터를 저장하는, 한 쌍의 메모리 셀들 - 즉, 제1 및 제2 메모리 셀들 - 을 포함한다. 일부 종래의 스플릿 게이트 플래시 메모리 기법들에서, 제1 및 제2 메모리 셀들은 서로 인접하여 배치되고, 제1 및 제2 채널 영역들 각각에 의해, 제1 및 제2 메모리 셀들 각각의 끝부분에서 제1 및 제2 개별 소스/드레인 영역들로부터 분리된, 공통의 소스/드레인 영역을 공유한다. 제1 메모리 셀은, 제1 채널 영역 위의 제1 선택 게이트(select gate; SG) 및 제1 메모리 게이트(memory gate; MG)를 포함하고, 제2 메모리 셀은 제2 채널 영역 위의 제2 SG 및 제2 MG를 포함한다. 전하 트래핑층은 제1 및 제2 MG들 아래에서 연장하고, 제1 및 제2 메모리 셀들 각각에 저장된 제1 및 제2 데이터 상태들에 대응하는 미리 결정된 양의 전하를 트랩한다.
내장형 플래시 메모리를 논리 회로들과 통합하는 것을 실현 가능하게 하고, 종래의 접근법들에서와 같이 칩의 주변부에 대한 오염을 야기하지 않기 위해, SG들 및 MG들의 상단면은 유전체 스페이서들로 덮여서, 소스/드레인 영역들의 상단 상에 실리사이드층을 형성할 때 이 상단면들 상의 실리사이드 형성을 방지한다. 종래에는, 이러한 종류의 플래시 메모리 셀의 MG들을 제조하기 위해, MG 전구체들로 구성된, SG들 측벽들을 따라 위쪽으로 그리고 SG들 상위 면들 위에서 연장하는 반도체 기판의 상부면들로부터 컨포멀(conformal) 전도층이 형성된다. 그 후, MG 측벽 스페이서 전구체들로 구성된, 컨포멀 전도층의 토폴로지(topology)를 따라 컨포멀 유전층이 형성된다. 그 후, 유전층 및 전도층의 수평 부분들을 제거하기 위해 식각이 수행되어 한 쌍의 측벽 스페이서들 및 한 쌍의 MG들을 형성한다. 그 후, 리세스(recess)는, MG들의 상위 면에 형성되고, 유전체로 채워져서 스페이서들을 형성한다. 이 접근법들의 형성된 MG들은, 상부면 상에 움푹 들어간 곳(indention)이 있는 "D"- 또는 "L"- 형상, 또는 다시 말해서, 비 평면(non-planar) 상부면들 및 측벽들을 갖는다. 그러한 MG 구조들은, 그들의 높이를 제어하기 어렵다는 점과, 리세스를 형성할 때 측벽들을 따라 잔여물이 남겨질 수 있다는 점과 같은 불리한 점들을 가지며, 이는 누설(leakage)의 잠재적인 요인이 된다.
따라서, 본 발명은 반도체 기판 위에 배치된 새로운 스플릿 게이트 메모리 셀 구조 및 관련 프로세싱 방법들에 관한 것이다. 새로운 스플릿 게이트 메모리 셀 구조는 한 쌍의 SG들의 2개의 측들에 대칭적으로 배치된 한 쌍의 MG들을 포함한다. MG들 및 SG들 양자 모두는 평면의 상단면 및 측벽들이 있는 직육면체 형상을 갖는다. 메모리 게이트 스페이서는 MG들 바로 위에 배치되고 MG들의 외부 및 내부 측벽들과 정렬된 외부 및 내부 측벽들을 갖는다. 새로운 스플릿 게이트 메모리 셀의 MG들을 형성하기 위해, 전도성 재료는 반도체 기판 및 SG들 위에 형성되고 평탄화될 수 있다. SG들의 높이보다 낮은 수평 레벨(형성될 MG들의 높이)까지 균일하게 전도성 재료를 에칭 백(etching back)하는 것에 의해 메모리 게이트 전구체들이 형성될 수 있다. SG들의 상위 측벽을 따라 메모리 게이트 전구체 위에 그리고 SG들의 상단면들 위에 컨포멀 유전층이 형성된다. 그 후 유전층은 식각되어 스페이서들을 형성한다. 메모리 게이트 전구체는 그 후 스페이서들에 의해 패터닝되어 자기 정렬에 의해 MG들을 형성한다. 형성된 MG들은 그에 따라 직육면체 형상을 가지며, 스페이서들에 의해 덮이고, 그 위의 실리사이드/실리사이드가 없다. 평탄화가 수행될 때, SG들 및 MG들의 상단면들이 더 이상 실리사이드/실리사이드를 포함하지 않기 때문에, CMP 동작은 종래의 접근법들에서와 같이 칩의 주변부에 대한 오염을 야기하지 않을 것이다. 또한, 개시된 접근법은 자기 정렬로 인해 플래시 셀들을 더 가깝게 팩(pack)할 수 있고 구조들을 보다 정확하게 정의할 수 있다. 따라서, 결과적인 내장형 플래시 메모리 및 주위의 CMOS 주변 회로는 이전의 접근법들보다 더 높은 수율 및 더 나은 신뢰도로 제조될 수 있다. 일부 실시예들에서, 이 자기 정렬된 구조들은 공통의 소스/드레인 영역을 공유하는 한 쌍의 플래시 셀들을 형성한다. 이 프로세스는 더 작은 임계 치수들을 가진 대칭 구조들, 및 그에 따라 더 밀집된 데이터 저장소의 형성을 가능하게 한다.
도 1은 스플릿 게이트 메모리 셀(100)의 일부 실시예들에 관한 기능도를 도시한다. 스플릿 게이트 메모리 셀(100)은 소스 및 드레인 영역들 사이에 좌우로 배치된 선택 게이트(106) 및 메모리 게이트(112)를 포함한다. 선택 게이트(SG)(106)는 스플릿 게이트 메모리 셀(100)의 액세스를 제어하기 위해 워드 라인(word line; WL)에 연결된다. 메모리 게이트(MG)(112)는 전하 저장 컴포넌트로서의 역할을 하기 위한 전하 트래핑층(110)을 갖는다. 전하들(전자들)은 소스 및 드레인 영역들 사이의 채널을 통해 전하 트래핑층(110)에 주입될 수 있다. SG(106)에 인가되는 낮은 전압은 SG 아래의 채널을 핀치 오프(pinch off)하고 전자들을 가열(heat)하는 데에 이용되는 횡전계(lateral electric field)를 강화한다. 고 종전계(vertical electric field)가 MG로부터 적용되어 높은 주입 또는 제거 효율을 낼 수 있다. 낮은 SG 전압은 프로그래밍 동안에 드레인 전류를 최소화하는 것을 도우며, 이는 표준 1-트랜지스터 NOR 메모리들과 비교하여 프로그래밍 전력의 감소를 가져온다.
도 2는 일부 실시예들에 따른 한 쌍의 스플릿 게이트 메모리 셀들(201a 및 201b)의 단면도를 도시한다. 이하에서 더욱 상세하게 이해될 바와 같이, 한 쌍의 스플릿 게이트 플래시 메모리 셀들은 반도체 기판(102) 위에 있는 제1 메모리 셀(201a) 및 제2 메모리 셀(201b)을 포함한다. 제1 및 제2 메모리 셀들(201a, 201b) 각각은, 메모리 셀(201)의 소스/드레인 영역들(124, 126)을 분리하는 채널 영역 위에 배치된 게이트 구조(203a, 203b)를 포함한다. 따라서, 제1 메모리 셀(201a)은 제1 소스/드레인 영역(126a)과 제2 소스/드레인 영역(124) 사이에 배치된 제1 메모리 게이트 구조(203a)를 포함하고; 제2 메모리 셀(201b)은 제2 소스/드레인 영역(124)과 제3 소스/드레인 영역(126b) 사이에 배치된 제2 메모리 셀 게이트 구조(203b)를 포함한다. 제2 소스/드레인 영역(124)은 그에 따라 제1 및 제2 메모리 셀들(201a, 201b)에 대한 공유 또는 공통의 소스/드레인(S/D) 영역으로서의 역할을 한다.
메모리 게이트 구조들(203)은, 선택 게이트들(106), 메모리 게이트들(112), 및 전하 트래핑층들(110)을 포함하는 몇몇 서브-구조들로 구성되고, 게이트 유전체층(204)에 의해 반도체 기판의 상부면으로부터 분리된 메모리 게이트 하부면을 갖는다. 보다 상세하게는, 제1 메모리 셀 게이트 구조(203a)는 제1 선택 게이트(SG)(106a) 및 제1 메모리 게이트(MG)(112a)를 포함하고; 제2 메모리 셀 게이트 구조(203b)는 제2 SG(106b) 및 제2 MG(112b)를 포함한다. 특히, 제1 및 제2 MG들(112a, 112b)과, 제1 및 제2 SG들(106a, 106b)은 평평한 상단면을 가지며 직육면체 형상을 갖는다. 전하 트래핑층(110a, 110b)은 제1 및 제2 SG들(106a, 106b) 각각과, 제1 및 제2 MG들(112a, 112b) 각각의 이웃하는 측벽들 사이에 배치되고; 제1 및 제2 MG들(112a, 112b) 각각의 아래에서 연장한다. 제1 및 제2 메모리 셀들(201a 및 201b)은 제2 소스/드레인 영역(124)으로부터 떨어진(away from) 대칭적인 구조들을 갖는다. 단순화 목적을 위해, 한 쌍의 메모리 셀들 중 하나의 구조(예를 들어 제1 메모리 셀(201a))만이 이하에서 설명되지만, 제2 메모리 셀(201b)이 제1 메모리 셀(201a)과 대칭적인 실질적으로 동일한 구조를 가질 수 있음이 이해된다.
일부 실시예들에서, SG(106) 및 MG(112)는 도핑된 폴리 실리콘을 포함한다; 그러나, 다른 실시예들에서, SG(106) 및 MG(112)는 예를 들어, 금속과 같은 다른 전도성 재료들에 의해 만들어질 수 있다. 일부 실시예들에서, 전하 트래핑층(110)은 제1 산화물층, 질화물층, 및 제2 산화물층, 또는 산화물-질화물-산화물(oxide-nitride-oxide; ONO) 구조라고 불릴 수 있는 것을 포함한다. 일부 다른 실시예들에서, 전하 트래핑층(110)은 제1 산화물층, 실리콘 도트(dot)들의 층, 및 제2 산화물층을 포함한다. 메모리 셀의 동작 동안에, 제1 및/또는 제2 산화물층들은, 질화물층 또는 실리콘 도트들 층으로 및 그로부터의 전자 터널링을 촉진하도록 구조화되므로, 질화물층 또는 실리콘 도트들 층은 셀에 저장된 데이터 상태에 대응하는 방식으로 셀의 임계 전압을 변경하는 트랩된 전자들을 보유할 수 있다.
전하 트래핑층(110)은 SG(106) 및 MG(112)의 이웃하는 측벽들 사이에 배치되고 MG(112) 아래에서 연장한다. 메모리 게이트 스페이서(304)는 MG(112) 바로 위에 배치된다. 일부 실시예들에서, 메모리 게이트 스페이서는 실리콘 질화물(Si3N4)로 구성될 수 있다. 메모리 게이트 스페이서(304)의 측벽은 B-B'선을 따라 MG(112)의 측벽과 수직으로 정렬된다. 일부 실시예들에서, SG(106) 또는 MG(112)는 평면의 상단면들 및 측벽들이 있는 직육면체 형상을 갖는다. 예를 들어, 도 2에서, MG(112)의 상단면은 수평선 A-A'를 따르는 평면이다. 일부 실시예들에서, MG(112)는 이웃하는 SG(106)의 높이보다 작은 높이를 갖는다. 일부 실시예들에서, 제1 측벽 스페이서(306)는 MG(112)의 외부 측벽에 인접하여 배치될 수 있다. 제2 측벽 스페이서(308)는 SG(106)의 내부 측벽에 인접하여 배치될 수 있다. 일부 실시예들에서, 실리사이드층(128)은 소스/드레인 영역들(124 및 126) 위에 배치된다. 콘택 에칭 정지층(contact etch stop layer; CESL)(310)은 수축 응력(strain stress)을 제공하기 위해 실리사이드층(128) 및 스플릿 게이트 메모리 셀(201)의 노출면들 위에 배치될 수 있다.
일부 실시예들에서, 전하 트래핑층(110)의 측벽들과 제1 스페이서(116) 사이, 및 제1 스페이서(116)의 하부면과 메모리 게이트(112)의 상부면 사이에 유전체 라이너(미도시)가 배치될 수 있다.
도 3a는 일부 다른 실시예들에 따른 한 쌍의 스플릿 게이트 메모리 셀들(300)의 구조를 도시한다. 특히, 도 3a에 도시된 스플릿 게이트 메모리 셀들(300)은 최종 패키지된 반도체 디바이스들을 형성하기 위한 여러 추가적인 구조들과 함께 몇몇의 이하의 제조 단계들에 의해 프로세스될 수 있다. 도 3a에서, 메모리 게이트 스페이서(304)는 직육면체 형상의 메모리 게이트(MG)(112) 바로 위에 배치된다. 선택 게이트 스페이서(302)는 직육면체 형상의 선택 게이트(SG)(106) 바로 위에 배치된다. 메모리 게이트 스페이서(304)의 외부 측벽은 B-B'선을 따라 MG(112)의 외부 측벽과 정렬된다. 선택 게이트 스페이서(302)의 내부 측벽은 C-C'선을 따라 SG(106)의 내부 측벽과 정렬된다. MG(112)의 외부 측벽 및 SG(106)의 내부 측벽은 제1 측벽 스페이서(306) 및 제2 측벽 스페이서(308) 각각에 의해 덮인다. 일부 실시예들에서, 유전체 라이너(312)는 전하 트래핑층(210)의 상위 측벽과 메모리 게이트 스페이서(304)의 내부 측벽 사이에 배치되고 MG(112)의 상부면의 일부분에 인접한 메모리 게이트 스페이서(304) 아래에서 연장할 수 있다. 일부 실시예들에서, 메모리 게이트 스페이서(304)는, 일부 대안의 실시예들에서 동일한 또는 상이한 재료들로 구성된 몇몇 유전체 몸체(body)일 수도 있긴 하지만, 통합된(integral) 유전체 몸체이다. 일부 실시예들에서, 메모리 게이트 스페이서(304) 및 선택 게이트 스페이서(302)는 실리콘 질화물(Si3N4)을 포함하고, 유전체 라이너는 실리콘 이산화물(SiO2)를 포함하는 컨포멀 라이너들일 수 있다.
도 3b는 전하 트래핑층(210)의 일 실시예에 관한 단면도를 도시한다. 이 예시에서, 전하 트래핑층(210)은 제1 산화물층(211a), 질화물층(211b), 및 제2 산화물층(211c)을 포함한다. 메모리 셀의 동작 동안에, 제1 및/또는 제2 산화물층들(211a, 211c)은 질화물층(211b)으로 및 그로부터의 전자 터널링을 촉진하도록 구조화되므로, 질화물층(211b)은 셀에 저장된 데이터 상태에 대응하는 방식으로 셀의 임계 전압을 변경하는 트랩된 전자들을 보유할 수 있다.
도 3c는 전하 트래핑층(210)의 대안의 실시예에 관한 단면도를 도시한다. 이 예시에서, 전하 트래핑층(210)은 제1 산화물층(211d), 실리콘 도트들의 층(211e), 및 제2 산화물층(211f)을 포함한다. 메모리 셀의 동작 동안에, 제1 및/또는 제2 산화물층들(211d, 211f)은 실리콘 도트들의 층(211e)으로 및 그로부터의 전자 터널링을 촉진하도록 구조화되므로, 전하는 실리콘 도트들 상에 트랩되게 되고 셀에 저장된 데이터 상태에 대응하는 방식으로 셀의 임계 전압을 변경할 수 있다. 일부 실시예들에서, 실리콘 도트들은 약 5㎚ 내지 약 20㎚ 범위의 직경을 갖는다.
도 2 및 도 3a에서, 스페이서들은 MG들 및 SG들의 상단면들을 덮어서, CMP 프로세스 동안의 금속 이온 오염을 제한 또는 방지하기 위해 MG들 또는 SG들의 상단면들 상의 실리사이드의 형성을 방지한다. SG들 및 MG들의 덮인 상단면들은 움푹 들어간 곳(indentation)들 없이 실질적으로 평평할 수 있다. 특히, 도 3a가 한 쌍의 스플릿 게이트 메모리 셀들의 구부러진 표면들 도시하긴 하지만, 이 표면들은 후속 프로세스들에 의해 평탄화될 수 있다. 예를 들어, 도 3a의 구부러진 상단면들은 CMP 프로세스에 의해 평탄화되어 A-A'선을 따르는 평평한 측면에 도달할 수 있다. 잔여 게이트 구조는 도 2에 도시된 바와 유사하다.
도 4는 일부 실시예들에 따른 스플릿 게이트 메모리 셀을 형성하는 방법(400)의 흐름도를 도시한다. 개시된 방법들(예를 들어, 방법(400))이 일련의 동작들 또는 이벤트들로 이하에서 설명 및 도시되긴 하지만, 그러한 동작들 또는 이벤트들의 설명된 순서는 협의로 해석되지 않아야 함이 이해될 것이다. 예를 들어, 일부 동작들은, 본원에서 설명 및/또는 도시된 것들 이외의 다른 동작들 또는 이벤트들과는 상이한 순서들로 및/또는 그와 동시에 일어날 수 있다. 또한, 모든 설명된 동작들이 본원의 설명에 관한 하나 이상의 양상들 또는 실시예들을 구현할 필요가 있는 것은 아닐 수 있다. 또한, 본원에 도시된 동작들 중 하나 이상은 하나 이상의 별개의 동작들 및/또는 단계들로 수행될 수 있다.
동작 402에서, 한 쌍의 선택 게이트들 및 그 위에 배치된 대응하는 하드 마스크층을 포함하는 반도체 기판이 제공된다.
동작 404에서, 하드 마스크층, 선택 게이트들, 및 반도체 기판의 노출면들 상에 컨포멀 전하 트래핑층이 형성된다. 컨포멀 전하 트래핑층은, 하드 마스크층의 상부면 상에, 하드 마스크 측벽들을 따라, 선택 게이트들의 측벽들을 따라, 그리고 기판의 상부면 위에 형성된다.
동작 406에서, 컨포멀 전하 트래핑층 위에 전도층이 형성된다.
동작 408에서, 전도성 재료의 일부분이 제거되어 컨포멀 전하 트래핑층의 상위 측벽 및 하드 마스크층의 상부면을 노출된 채로 남겨두므로, 전도성 재료의 잔여 부분은 반도체 기판의 상부면 위에 가로 놓인다.
동작 410에서, 컨포멀 전하 트래핑층의 상위 측벽들을 따라 전도층 위에 한 쌍의 메모리 게이트 스페이서들이 형성된다.
동작 412에서, 메모리 게이트 스페이서들의 쌍들에 의해 덮이지 않은 전도층들의 일부분은 제거되어 제2 전도층의 잔여 부분에 대응하는 한 쌍의 메모리 게이트들을 형성한다.
동작 414에서, 메모리 게이트 각각의 외부 측벽을 덮는 제1 쌍의 측벽 스페이서들이 형성되고, 선택 게이트 각각의 내부 측벽을 덮는 제2 쌍의 측벽 스페이서들이 형성된다.
동작 416에서, 한 쌍의 선택 게이트들의 내측들에 위치하는 전하 트래핑층의 일부분이 제거된다.
동작 418에서, 선택 게이트들 및 메모리 게이트들의 쌍들이 실리사이드의 형성을 방지하기 위해 덮여있는 동안, 소스/드레인 영역들의 상위 영역 상에 바로 실리사이드층이 형성된다.
도 5a 내지 도 5m은 일부 실시예들에 따른 한 쌍의 스플릿 게이트 메모리 셀들을 형성하는 방법의 일부 단면도들을 도시한다. 도 5a 내지 도 5m이 방법(400)과 관련하여 도시되어 있긴 하지만, 도 5a 내지 도 5m에 개시된 구조들이 그러한 방법에 제한되지 않음이 이해될 것이다.
도 5a에 도시된 바와 같이, 한 쌍의 선택 게이트들(106) 및 그 위에 배치된 대응하는 하드 마스크층(302)을 포함하는 반도체 기판(102)이 제공된다. 유전층(204)은 반도체 기판(120)과 선택 게이트들(106) 사이에 배치될 수 있다. 반도체 기판(102)은 일반적으로 균일한 두께를 가진 평면이다. 또한, 반도체 기판(102)은 n- 또는 p-형이고, 예를 들어, 실리콘 벌크 웨이퍼 또는 실리콘-온-절연체(silicon-on-insulator; SOI) 웨이퍼와 같은 실리콘 웨이퍼일 수 있다. 존재할 경우, SOI 기판은, 핸들(handle) 웨이퍼 위에 배치되고 매설 산화물층에 의해 핸들 웨이퍼로부터 분리된 고품질 실리콘의 활성층으로 종종 구성된다. 제1 유전체(204)는, 실리콘 이산화물, 또는 다른 하이-k(high-k) 유전체들과 같은 산화물일 수 있다.
도 5b에 도시된 바와 같이, 컨포멀 전하 트래핑층(210)은, 하드 마스크층(302)의 상부면 상에, 하드 마스크 측벽들을 따라, 선택 게이트들(106)의 측벽들을 따라, 기판(102)의 상부면 위에 형성된다. 일부 실시예들에서, 컨포멀 전하 트래핑층(210)은 플라즈마 강화 화학적 증기 증착(plasma enhanced chemical vapor deposition; PECVD)에 의해 형성될 수 있고, 도 5b 내지 도 5m에 도시된 바와 같이 2개의 유전층들 사이에 샌드위치된 전하 트래핑 컴포넌트와 같은 다수의 층들로 구성될 수 있다. 일부 실시예들에서, 전하 트래핑층(210)은 제1 산화물층, 질화물층, 및 제2 산화물층, 또는 산화물-질화물-산화물(ONO) 구조라고 불릴 수 있는 것을 포함한다. 일부 다른 실시예들에서, 전하 트래핑층(210)은 제1 산화물층, 실리콘 도트들의 층, 및 제2 산화물층을 포함한다.
도 5c에 도시된 바와 같이, 컨포멀 전하 트래핑층(210) 위에 전도성 재료(112')가 형성된다. 일부 실시예들에서, 전도성 재료(112')는, 예를 들어 도핑된 실리콘 또는 금속일 수 있다.
도 5d에 도시된 바와 같이, 전도성 재료(112')가 평탄화되어, 하드 마스크층(302)을 초과하여 배치된 전하 트래핑층(210)의 상위부가 제거된다. 잔여 전도성 재료(112')는 선택 게이트들(106)의 양측들에 대칭적으로 형성된다.
도 5e에 도시된 바와 같이, 선택 게이트들(106)의 최외측들에 배치된 전도성 재료(112')의 상위부를 제거하기 위해 에칭 백이 수행될 수 있다. 일부 실시예들에서, 한 쌍의 선택 게이트들(106) 사이에 배치된 전도성 재료(112')의 일부분을 덮기 위해 에칭 백 이전에 하드 마스크층(502)이 형성된다. 선택 게이트들(106)의 양측들에 한 쌍의 메모리 게이트 전구체들(112'')(112''a, 112b'')이 남겨져서, 전하 트래핑층(210)에 의해 그로부터 떨어진 채, 반도체 기판(102)의 상부면 위에 가로 놓인다. 컨포멀 전하 트래핑층(210)의 상위 측벽이 노출된다. 일부 실시예들에서, 전하 트래핑 컴포넌트의 상위부도 에칭 백 프로세스 동안에 또한 제거될 수 있다.
도 5f에 도시된 바와 같이, 컨포멀 전하 트래핑층(210)의 상위 측벽을 따라 전도성 재료(112')의 잔여 부분들 위에 한 쌍의 메모리 게이트 스페이서들(304)(304a, 304b)이 형성된다. 일부 실시예들에서, 점선에 의해 도시된 컨포멀 유전층(304')은 토폴로지를 따라 우선 형성되고, 그 후 전도성 재료(112')의 상단면까지 식각되어, 제1 쌍의 메모리 게이트 스페이서들(304)을 형성한다. 유전층(304')은 제거된 전하 트래핑 컴포넌트의 공간의 적어도 일부분을 채울 수 있다. 일부 실시예들에서, 유전체 라이너(미도시)는, 전도성 재료(112')의 상단면으로부터 전하 트래핑층(210)의 상위 측벽까지 연장하여 형성되고, 한 쌍의 메모리 게이트 스페이서들(304)을 형성하기 이전에 하드 마스크층(302)의 상부면들을 덮을 수 있다. 유전체 라이너는 상대적인 높은 선택성을 가진 식각 정지층으로서의 역할을 하고, 제1 쌍의 메모리 게이트 스페이서들(304)의 접착을 강화할 수 있다. 예시로서, 유전층(304')은 실리콘 질화물로 구성될 수 있고, 유전체 라이너는 실리콘 산화물로 구성될 수 있다.
도 5g에 도시된 바와 같이, 메모리 게이트 스페이서들(304)의 쌍들에 의해 덮이지 않은 메모리 게이트 전구체들(112'')의 일부분이 제거되어, 메모리 게이트 전구체들(112'')의 잔여 부분에 대응하는 한 쌍의 메모리 게이트들(112)(112a 및 112b)을 형성한다. 일부 실시예들에서, 메모리 게이트 전구체들(112'')의 일부분은 건식 식각을 이용하여 제거된다. 전하 트래핑층(210)의 외부 측벽들, 메모리 게이트(112), 및 한 쌍의 메모리 게이트 스페이서들(304)이 정렬된다.
도 5h에 도시된 바와 같이, 메모리 게이트(112) 각각의 외부 측벽을 덮는 제1 쌍의 측벽 스페이서들(306)이 형성된다. 예시로서, 측벽 스페이서들(306)은 실리콘 질화물로 구성될 수 있다.
도 5i에 도시된 바와 같이, 전도성 재료(112')의 일부분 및 한 쌍의 선택 게이트들(106)의 내측들에 위치한 전하 트래핑층(210)의 일부분이 제거된다. 일부 실시예들에서, 제거된 부분들은, 기판(102)을 손상으로부터 보호하기 위해 습식 식각을 이용하여 식각 오프된다. 일부 실시예들에서, 하드 마스크층(302)과 메모리 게이트 스페이서들(304) 사이의 상위 측벽 옆의 전하 트래핑층(210)의 유전체 컴포넌트의 일부분은 이 단계에서 제거될 수 있다. 일부 실시예들에서, 기판(102)에 후속하여 소스/드레인 영역들(124 및 126)이 형성되며, 여기서 소스/드레인 영역들(124 및 126)은 한 쌍의 선택 게이트들(106)의 내부 측벽들 사이에 그리고 한 쌍의 메모리 게이트들(112)의 외부 측벽들 옆에 배치된다.
도 5j에 도시된 바와 같이, 선택 게이트(106) 각각의 내부 측벽을 덮는 제2 쌍의 측벽 스페이서들(308)이 형성된다. 선택 게이트들(106) 및 메모리 게이트들(112)의 쌍들이 실리사이드의 형성을 방지하기 위해 덮여있는 동안, 소스/드레인 영역들(124 및 126)의 상위 영역 상에 바로 실리사이드층(128)이 형성된다.
도 5k에 도시된 바와 같이, 토폴로지를 따라 그리고 실리사이드층(128) 위에 콘택 식각 정지층(CESL)(310)이 형성된다. 실리콘 산화물층과 같은 유전층(314)이 CESL(310) 위에 형성된다.
도 5l에 도시된 바와 같이, 구조의 상단면을 평탄화하기 위해 화학적 기계적 연마(chemical mechanical polishing; CMP)가 수행될 수 있다.
도 5m에 도시된 바와 같이, 콘택들이 유전층(314)을 통과하여 형성되어 소스/드레인 영역들(124 및 126)에 도달한다.
따라서, 전술한 내용으로부터 이해될 수 있는 바와 같이, 본 발명은 일부 스페이서들에 의해 상부면들이 덮인 메모리 게이트 및 선택 게이트를 갖는 자기 정렬된 스플릿 게이트 메모리 셀을 제공한다. 따라서, 메모리 게이트 및 선택 게이트는 실리사이드로부터 보호된다. 메모리 게이트 및 선택 게이트는 평면의 상단면들 및 측벽들이 있는 직육면체 형상을 가질 수 있다. 메모리 게이트는 상기 스페이서들에 의해 자기 정렬로 정의될 수 있다. 메모리 게이트는, 리세스 프로세스들 대신에, 스페이서들에 의해 덮이지 않은 전도성 재료들에 대응하는 에칭 백에 의해 형성될 수 있다. 따라서, 메모리 게이트 및 선택 게이트는 높이들을 쉽게 제어했고 윤곽이 분명하다(well defined). 개시된 디바이스 및 방법은, 포토리소그래피 프로세스들이 감소되기 때문에 추가적인 스케일링이 또한 가능하다.
전술한 내용은 당업자가 본 발명의 양상들을 더 잘 이해할 수 있도록 하기 위해, 몇몇 실시예들의 특징들의 개요를 서술한다. 당업자는, 본원에서 소개된 실시예들과 동일한 목적들을 수행하고/하거나 동일한 이점들을 달성하기 위해, 다른 공정들 및 구조들을 설계 또는 변경하기 위한 기초로서 본 발명을 쉽게 이용할 수 있음을 이해할 것이다. 당업자는 또한, 그러한 균등 해석들은 본 발명의 정신 및 범위로부터 벗어나지 않는다는 점과, 본 발명의 정신 및 범위로부터 벗어나지 않으면서 본원에서 여러 변경들, 대체들, 및 변형들을 만들 수 있다는 점을 인식할 것이다.
Claims (10)
- 반도체 기판 위에 배치된 한 쌍의 스플릿(split) 게이트 메모리 셀들에 있어서,
반도체 기판에 배치된 한 쌍의 메모리 셀들에 의해 공유되는 공통의 소스/드레인 영역;
상기 공통의 소스/드레인 영역의 대향하는 측부들 상에 배치된 상기 한 쌍의 메모리 셀들 각각에 대응하는 한 쌍의 선택 게이트들로서, 상기 선택 게이트들 각각은 평평한(planar) 상부면을 가지는 것인, 상기 한 쌍의 선택 게이트들; 및
상기 한 쌍의 선택 게이트들의 최외측부들 주위에 각각 배치된 상기 한 쌍의 메모리 셀들에 대응하는 한 쌍의 메모리 게이트들로서, 상기 메모리 게이트들 각각은 전하 트래핑(trapping)층에 의해 대응하는 선택 게이트들로부터 분리되는 것인 상기 한 쌍의 메모리 게이트들
을 포함하며,
상기 전하 트래핑층은 상기 메모리 게이트들 각각의 아래에서 연장되며, 상기 메모리 게이트들 각각은 직육면체(cuboid) 형상이고 평평한 상부면 및 측벽들을 가지는 것인 한 쌍의 스플릿 게이트 메모리 셀들. - 제1항에 있어서,
상기 메모리 게이트들 각각의 바로 위에 배치된 한 쌍의 메모리 게이트 스페이서들을 더 포함하며,
상기 메모리 게이트 스페이서들의 외부 및 내부 측벽들은, 대응하는 메모리 게이트들의 외부 및 내부 측벽들과 수직으로 정렬되는 것인 한 쌍의 스플릿 게이트 메모리 셀들. - 제1항에 있어서, 상기 한 쌍의 선택 게이트들의 높이는, 상기 한 쌍의 메모리 게이트들의 높이보다 더 큰 것인 한 쌍의 스플릿 게이트 메모리 셀들.
- 제1항에 있어서,
상기 선택 게이트들 각각의 바로 위에 배치된 한 쌍의 선택 게이트 스페이서들을 더 포함하며,
상기 선택 게이트 스페이서들의 측벽은, 상기 대응하는 선택 게이트들의 측벽들과 수직으로 정렬되는 것인 한 쌍의 스플릿 게이트 메모리 셀들. - 제1항에 있어서,
상기 한 쌍의 메모리 게이트들의 외부 측벽들에 각각 인접한 제1 쌍의 측벽 스페이서들; 및
상기 한 쌍의 선택 게이트들의 내부 측벽들에 각각 인접한 제2 쌍의 측벽 스페이서들을 더 포함하는 한 쌍의 스플릿 게이트 메모리 셀들. - 제1항에 있어서,
상기 공통의 소스/드레인 영역 위에 배치된 실리사이드층; 및
상기 실리사이드층, 및 상기 스플릿 게이트 메모리 셀의 노출면들 위에 배치된 콘택 에칭 정지층(contact etch stop layer; CESL)을 더 포함하는 한 쌍의 스플릿 게이트 메모리 셀들. - 스플릿 게이트 메모리 셀에 있어서,
게이트 유전체층에 의해 반도체 기판으로부터 분리되며, 상기 반도체 기판 위에 배치된 평평한 상부면을 가진 직육면체 형상의 선택 게이트;
전하 트래핑층에 의해 선택 게이트로부터 분리되며, 상기 선택 게이트의 일측부에 배치된 평평한 상부면 및 측벽들을 가진 직육면체 형상의 메모리 게이트;
상기 메모리 게이트 바로 위에 배치된 메모리 게이트 스페이서로서, 상기 메모리 게이트 스페이서의 외부 및 내부 측벽들은, 상기 메모리 게이트의 외부 및 내부 측벽들과 정렬되는 것인 상기 메모리 게이트 스페이서; 및
상기 선택 게이트 및 상기 메모리 게이트의 대향하는 측부들에서 상기 반도체 기판 내에 배치된 소스/드레인 영역들을 포함하는 스플릿 게이트 메모리 셀. - 제7항에 있어서,
상기 메모리 게이트의 외부 측벽에 인접하여 배치된 제1 측벽 스페이서; 및
상기 선택 게이트의 외부 측벽에 인접하여 배치된 제2 측벽 스페이서를 더 포함하는 스플릿 게이트 메모리 셀. - 자기 정렬된 스페이서를 가진 스플릿 게이트 메모리 셀을 형성하는 방법에 있어서,
한 쌍의 선택 게이트들 및 그 위에 배치된 대응하는 하드 마스크층을 포함하는 반도체 기판을 제공하는 단계;
상기 하드 마스크층의 상부면들 상에, 하드 마스크 측벽들을 따라, 선택 게이트 측벽들을 따라, 그리고 상기 반도체 기판의 상부면 위에 컨포멀(conformal) 전하 트래핑층을 형성하는 단계;
상기 반도체 기판의 상부면 위에 가로 놓인 상기 컨포멀 전하 트래핑층의 일부분들 위에 메모리 게이트 재료를 형성하는 단계로서, 그에 의해 상기 메모리 게이트 재료는, 상기 전하 트래핑층의 상위 측벽들 및 상기 하드 마스크층의 상부면이 노출된 채로 남겨지는 것인, 상기 메모리 게이트 재료를 형성하는 단계;
상기 메모리 게이트 재료 위의 상기 전하 트래핑층의 상위 측벽들을 따라 한 쌍의 메모리 게이트 스페이서들을 형성하는 단계; 및
상기 한 쌍의 메모리 게이트 스페이서들에 의해 덮이지 않은 상기 메모리 게이트 재료의 일부분을 제거하여, 상기 한 쌍의 선택 게이트들의 최외측부들 주위에 한 쌍의 메모리 게이트들을 형성하는 단계를 포함하는 스플릿 게이트 메모리 셀을 형성하는 방법. - 제9항에 있어서,
상기 한 쌍의 선택 게이트들의 내측부들에 위치하는 상기 전하 트래핑층의 일부분을 제거하는 단계; 및
상기 메모리 게이트 각각의 외부 측벽을 덮는 제1 쌍의 측벽 스페이서들, 및 상기 선택 게이트 각각의 내부 측벽을 덮는 제2 쌍의 측벽 스페이서들을 형성하는 단계를 더 포함하는 스플릿 게이트 메모리 셀을 형성하는 방법.
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| US10910393B2 (en) | 2019-04-25 | 2021-02-02 | Macronix International Co., Ltd. | 3D NOR memory having vertical source and drain structures |
| US11737274B2 (en) | 2021-02-08 | 2023-08-22 | Macronix International Co., Ltd. | Curved channel 3D memory device |
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Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20100080190A (ko) * | 2008-12-31 | 2010-07-08 | 주식회사 동부하이텍 | 플래시메모리 소자 및 그 제조 방법 |
| JP2011210777A (ja) * | 2010-03-29 | 2011-10-20 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5191633B2 (ja) * | 2006-04-04 | 2013-05-08 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| JP5086626B2 (ja) * | 2006-12-15 | 2012-11-28 | ルネサスエレクトロニクス株式会社 | 不揮発性半導体記憶装置及びその製造方法 |
| TWI349340B (en) * | 2007-09-03 | 2011-09-21 | Nanya Technology Corp | Method for manufacturing non-volatile memory |
| US8173505B2 (en) * | 2008-10-20 | 2012-05-08 | Freescale Semiconductor, Inc. | Method of making a split gate memory cell |
| CN101958324B (zh) * | 2009-07-16 | 2013-09-11 | 中芯国际集成电路制造(上海)有限公司 | Sonos快闪存储器单元及其形成方法 |
| JP6026914B2 (ja) * | 2013-02-12 | 2016-11-16 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP6081228B2 (ja) | 2013-02-28 | 2017-02-15 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| US9023726B1 (en) * | 2013-11-18 | 2015-05-05 | United Microelectronics Corp. | Method of fabricating semiconductor device |
-
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Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20100080190A (ko) * | 2008-12-31 | 2010-07-08 | 주식회사 동부하이텍 | 플래시메모리 소자 및 그 제조 방법 |
| JP2011210777A (ja) * | 2010-03-29 | 2011-10-20 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
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