TW201618284A - 分離式閘極記憶單元結構及其形成方法 - Google Patents

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Abstract

本揭露提供一種自對準的分離式閘極記憶單元結構以及相關的方法。自對準的分離式閘極記憶單元結構具有長方體形的記憶體閘極及選擇閘極，其上表面被一些間隙壁覆蓋。因此，保護記憶體閘極及選擇閘極免於形成矽化物。藉由間隙壁定義自對準的記憶體閘極及選擇閘極。藉由回蝕刻未被間隙壁覆蓋的相應的導電材料來取代下凹製程以形成記憶體閘極及選擇閘極。因此，記憶體閘極及選擇閘極具有平坦的上表面及良好定義。由於減少了光學微影製程，因此所述的裝置及方法也能進一步縮放。

Description

分離式閘極記憶單元結構及其形成方法
本揭露係關於一種半導體記憶裝置，且特別是關於一種分離式閘極記憶單元結構以及相關的形成方法。
快閃記憶體是可以電抹除(erased)及重新編程(reprogrammed)的電子非揮發性電腦儲存媒體，其廣泛用於各種商業及軍事電子裝置及設備。為了儲存資訊，快閃記憶體包括具有電荷儲存部件的記憶單元的可定址(addressable)陣列。快閃記憶體單元的常見類型包括堆疊閘極記憶單元、雙電晶體記憶單元及分離式閘極記憶單元。相較於雙電晶體單元，分離式閘極記憶單元具有較小的面積。相較於堆疊閘極記憶單元，分離式閘極記憶單元具有更高的注入效率、對短通道效應的較低靈敏性，以及更好的過抹除抗性(over erase immunity)。
根據一些實施例，本揭露提供一種分離式閘極記憶單元結構，分離式閘極記憶單元結構設置於一半導體基底上且包括：一共用源極/汲極區，其為設置該半導體基底內的一成對的記憶單元所共用；一成對的選擇閘極，其與成對的記憶單元相對應，且分別排置於共用源極/汲極區的相對兩側上， 每個選擇閘極具有一平坦的上表面；以及一成對的記憶體閘極，其與成對的記憶單元相對應，且分別排置於成對的選擇閘極的最外側周圍，每個記憶體閘極透過一電荷捕獲層與一相應的選擇閘極分隔開，其中電荷捕獲層延伸於每個記憶體閘極下方，每個記憶體閘極具有一長方體形狀，且具有平坦的上表面及側壁。
根據一些實施例，本揭露提供一種分離式閘極記憶單元結構，包括：長方體形的一選擇閘極，具有一平坦的上表面，且設置於一半導體基底上方，並藉由一閘極介電層而與半導體基底分隔開；長方體形的一記憶體閘極，具有平坦的上表面及側壁，且排置於選擇閘極的一側處，並藉由一電荷捕獲層而與選擇閘極分隔開；一記憶體閘極間隙壁，直接設置於記憶體閘極之上，其中記憶體閘極間隙壁的側壁與記憶體閘極的側壁對準；以及源極/汲極區，設置於半導體基底內，且位於選擇閘極及記憶體閘極相對兩側處。
根據一些實施例，本揭露提供一種分離式閘極記憶單元結構之形成方法，分離式閘極記憶單元結構具有一自對準間隙壁，且上述方法包括：提供一半導體基底，其包括一成對的選擇閘極及設置於其上方的對應的硬罩幕層；於硬罩幕層的上表面上、沿著硬罩幕層的側壁、沿著成對的選擇閘極的側壁以及於半導體基底的上表面上方形成一順應性的電荷捕獲層；於部分的順應性的電荷捕獲層上方形成一記憶體閘極材料，記憶體閘極材料位於半導體基底的上表面上方，以使記憶體閘極材料暴露出順應性的電荷捕獲層的上側壁及硬罩幕層 的上表面；於記憶體閘極材料上方沿著順應性的電荷捕獲層的上側壁形成一成對的記憶體閘極間隙壁；以及去除未被成對的記憶體閘極間隙壁覆蓋的記憶體閘極材料部分，以在成對的選擇閘極的最外側形成一成對的記憶體閘極。
100、200、300‧‧‧分離式閘極記憶單元
102‧‧‧半導體基底
106‧‧‧選擇閘極
106a‧‧‧第一選擇閘極
106b‧‧‧第二選擇閘極
110、110a、110b、210‧‧‧電荷捕獲層
112‧‧‧記憶體閘極
112’‧‧‧導電材料
112”、112”a、112”b‧‧‧記憶體閘極前體
112a‧‧‧第一記憶體閘極
112b‧‧‧第二記憶體閘極
124‧‧‧第二源極/汲極區
126a‧‧‧第一源極/汲極區
126b‧‧‧第三源極/汲極區
128‧‧‧矽化物層
201a‧‧‧第一記憶單元
201b‧‧‧第二記憶單元
203a‧‧‧第一記憶體閘極結構
203b‧‧‧第二記憶單元閘極結構
204、304’、314‧‧‧介電層
204a、204b‧‧‧閘極介電層
211a、211d‧‧‧第一氧化物層
211b‧‧‧氮化物層
211c、211f‧‧‧第二氧化層
211e‧‧‧矽點層
302、502‧‧‧硬罩幕層
304、304a、304b‧‧‧記憶體閘極間隙壁
306‧‧‧第一側壁間隙壁
308‧‧‧第二側壁間隙壁
310‧‧‧接觸蝕刻停止層
312‧‧‧介電襯層
316‧‧‧接觸連接窗
400‧‧‧方法
402、404、406、408、410、412、414、416、418‧‧‧步驟
D‧‧‧汲極區
E、P‧‧‧箭號
S‧‧‧源極區
WL‧‧‧字元線
第1圖係繪示出根據一些實施例之分離式閘極快閃記憶體單元的功能圖。
第2圖係繪示出根據一些實施例之成對的分離式閘極快閃記憶體單元的剖面示意圖。
第3A圖係繪示出根據一些實施例之成對的分離式閘極快閃記憶體單元的剖面示意圖。
第3B至3C圖係繪示出根據一些實施例之電荷捕獲層的剖面示意圖。
第4圖係繪示出根據一些實施例之形成分離式閘極快閃記憶體單元的方法的一些實施例的流程圖。
第5A至5M圖係繪示出根據一些實施例之分離式閘極快閃記憶體單元的形成方法剖面示意圖。
以下的揭露內容提供許多不同的實施例或範例，以實施本發明的不同特徵部件。而以下的揭露內容是敘述各個構件及其排列方式的特定範例，以求簡化本揭露內容。當然，這些僅為範例說明並非用以限定本發明。舉例來說，若是以下的揭露內容敘述了將一第一特徵部件形成於一第二特徵部件 之上或上方，即表示其包含了所形成的上述第一特徵部件與上述第二特徵部件是直接接觸的實施例，亦包含了尚可將附加的特徵部件形成於上述第一特徵部件與上述第二特徵部件之間，而使上述第一特徵部件與上述第二特徵部件可能未直接接觸的實施例。另外，本揭露內容在各個不同範例中會重複標號及/或文字。重複是為了達到簡化及明確目的，而非自行指定所探討的各個不同實施例及/或配置之間的關係。
再者，在空間上的相關用語，例如”之下”、”以下”、”下”、”之上”、”上”等等在此處係用以容易表達出本說明書中所繪示的圖式中元件或特徵部件與另外的元件或特徵部件的關係。這些空間上的相關用語除了涵蓋圖式所繪示的方位外，還涵蓋裝置於使用或操作中的不同方位。此裝置可具有不同方位(旋轉90度或其他方位)且此處所使用的空間上的相關符號同樣有相應的解釋。可理解的是可以在方法之前、期間和之後進行額外的操作，並且對於上述方法的其他實施例，可以替換或排除上述一些的操作。
分離式閘極快閃記憶體通常包括一成對的記憶單元，亦即，彼此互為鏡像的第一及第二記憶單元，且第一及第二記憶單元中的每個儲存一個或多個資料位元。在一些傳統的分離式閘極快閃記憶體技術中，第一及第二記憶單元彼此相鄰排置，且共用一源極/汲極區，共用的源極/汲極區分別藉由第一及第二通道區與分別位於第一及第二記憶單元端部的單獨的第一及第二源極/汲極區分隔開。第一記憶單元包括位於第一通道區上方的第一選擇閘極(SG)及第一記憶體閘極(MG)， 而第二記憶單元包括位於第二通道區上方的第二SG及第二MG。一電荷捕獲層延伸於第一MG及第二MG下方，且捕獲對應分別儲存於第一及第二記憶單元內的第一及第二資料狀態的預定量的電荷。
為了使整合嵌入式快閃記憶體與邏輯電路變得實用，而不會如傳統的方法中對晶片的週邊造成污染，藉由介電間隙壁覆蓋SG及MG的上表面，以防止當在源極/汲極區的頂部上形成矽化物層時矽化物形成在這些表面上。通常，為了製造這類快閃記憶體單元的MG，沿著SG側壁形成從半導體基底的上表面向上延伸並且越過SG上表面的一順應性導電層，順應性導電層配置為MG前體。然後，沿著順應性導電層的形貌形成一順應性介電層，順應性介電層配置為MG側壁間隙壁前體。然後，進行蝕刻以去除介電層及導電層的水平部分，以形成一成對的側壁間隙壁及一成對的MG。然後，在MG的上表面中形成一凹槽並以介電材料填充凹槽而形成間隙壁。這些方法形成的MG具有在上表面上帶有凹痕的“D”或“L”形，或者換言之，具有非平坦的上表面及側壁。上述MG結構的缺點例如是其高度難以控制，且當形成凹槽時會沿著側壁留下殘留物，此為形成漏電的潛在原由。
因此，本揭露係關於一種設置於一半導體基底上方的新穎分離式閘極記憶單元結構以及相關的製程方法。新分穎分離式閘極記憶單元結構包括對稱地設置於一成對的SG的兩側的一成對的MG。MG及SG均具有一長方體形狀，其具有平坦上表面及側壁。記憶體閘極間隙壁直接設置於MG之上，且 具有與MG的外側壁及內側壁對準的外側壁及內側壁。為了形成新穎分離式閘極記憶單元的MG，可於半導體基底及SG上方形成一導電材料，並將其平坦化。可藉由均勻地回蝕刻導電材料至低於SG的高度的水平層位(將形成的MG的高度)來形成記憶體閘極前體。沿著SG的上側壁形成一順應性介電層於記憶體閘極前體上方及SG的上表面。然後，蝕刻介電層以形成間隙壁。然後，藉由間隙壁圖案化記憶體閘極前體，以藉由自對準而形成MG。所形成的MG因而具有長方體形狀且為間隙壁所覆蓋，而其上沒有自對準矽化物/矽化物。當進行平坦化時，由於SG及MG的上表面不再包括自對準矽化物/矽化物，因此CMP操作將不會如傳統方法中對晶片的週邊造成污染。此外，所揭露的方法可更緊密地封裝快閃記憶體單元，且因自對準而更精確地定義出結構。因此，相較於先前方法，所產生的嵌入式快閃記憶體及周圍的CMOS週邊電路可以製造為具有高良率及更好的可靠度。在一些實施例中，這些自對準結構形成共用源極/汲極區的一成對的快閃記憶體單元。上述製程能夠形成具有更小臨界尺寸及因此更密集的資料記憶的對稱結構。
第1圖係繪示出根據一些實施例之分離式閘極記憶單元100的功能圖。分離式閘極記憶單元100包括一選擇閘極106及一記憶體閘極112橫向地設置於源極區及汲極區之間。選擇閘極(SG)106連接至一字元線(WL)，以控制分離式閘極記憶單元100的存取。記憶體閘極(MG)112具有一電荷捕獲層110，以作為一電荷儲存部件。可藉由源極區S及汲極區D之間的通道將電荷(電子)注入至電荷捕獲層110。施加於SG 106 的低電壓將SG下方的通道夾止(pinches off)，並增強用以加熱電子的橫向電場。可從MG施加一高垂直電場，從而產生高注入(如箭號P所示)或去除(如箭號E所示)效率。低SG電壓有助於編程期間將汲極電流最小化，相較於標準的單一電晶體NOR記憶體，其導致編程功率的降低。
第2圖係繪示出根據一些實施例之一成對的分離式閘極記憶單元200的剖面示意圖。下文中可更詳細地理解，成對的分離式閘極快閃記憶體單元200包括一第一記憶單元201a及一第二記憶單元201b，其位於半導體基底102上方。第一記憶單元201a及第二記憶單元201b均包括排置於通道區上方的一閘極結構203a、203b，其中通道區將記憶單元201的源極/汲極區124、126分隔開。因此，第一記憶單元201a包括排置於第一源極/汲極區126a及第二源極/汲極區124之間的一第一記憶體閘極結構203a，而第二記憶單元201b包括排置於第二源極/汲極區124及第三源極/汲極區126b之間的一第二記憶單元閘極結構203b。第二源極/汲極區124因此作為第一記憶單元201a及第二記憶單元201b的共同或共用源極/汲極(S/D)區。
記憶體閘極結構203由多個子結構製成，包括選擇閘極106、記憶體閘極112及電荷捕獲層110，且具有藉由閘極介電層204a及204b與半導體基底102的上表面分隔開的一記憶體閘極下表面。更具體地，第一記憶單元閘極結構203a包括一第一選擇閘極(SG)106a及一第一記憶體閘極(MG)112a，而第二記憶單元閘極結構203b包括一第二SG 106b及一第二MG 112b。值得注意的是，第一MG 112a及第二MG 112b以及 第一SG 106a及第二SG 106b具有平坦上表面，且具有長方體形狀。電荷捕獲層110a及110b排置於每個第一SG 106a及第二SG 106b及每個第一MG 112a及第二MG 112b的相鄰側壁之間，且延伸於每個第一MG 112a及第二MG 112b下方。第一記憶單元201a及第二記憶單元201b具有遠離第二源極/汲極區124的對稱結構。為了簡化的目的，僅在下文中描述了該對記憶單元中的一個的結構(例如，第一記憶單元201a)，但是應當理解，第二記憶單元201b可具有對稱於第一記憶單元201a的實質相同的結構。
在一些實施例中，SG 106及MG 112包括摻雜的多晶矽。然而，在其他實施例中，例如，SG 106及MG 112可由其他導電材料製成，例如金屬。在一些實施例中，電荷捕獲層110包括一第一氧化物層、一氮化物層及一第二氧化物層，其可稱為一氧化物-氮化物-氧化物(ONO)結構。在一些其他實施例中，電荷捕獲層110包括一第一氧化物層、一矽點層及一第二氧化物層。在記憶單元的操作期間，結構化第一氧化物層及/或第二氧化物層，以促進電子隧穿至氮化物層或矽點層及從氮化物層或矽點層隧穿出，使得氮化物層或矽點層可以保留捕獲的電子，該捕獲的電子可以對應於儲存於記憶單元中的資料狀態的方式來改變記憶單元的閾值電壓。
電荷捕獲層110排置於SG 106及MG 112的相鄰側壁之間，且延伸於MG 112下方。一記憶體閘極間隙壁304直接設置於MG 112之上。在一些實施例中，記憶體閘極間隙壁可以由氮化矽(Si3N4)製成。記憶體閘極間隙壁304的側壁沿著 線B-B’與MG 112的側壁垂直對準。在一些實施例中，SG 106或MG 112具有長方體形狀，其具有平坦上表面及側壁。例如，在第2圖中，MG 112的上表面是沿著水平線A-A’的平坦表面。在一些實施例中，MG 112具有小於鄰近的SG 106的高度。在一些實施例中，第一側壁間隙壁306可設置為鄰接MG 112的外側壁。第二側壁間隙壁308可設置為鄰接SG 106的內側壁。在一些實施例中，一矽化物層128設置於源極/汲極區124及126上方。一接觸蝕刻停止層(CESL)310可設置於矽化物層128以及分離式閘極記憶單元201的暴露表面上方，以提供應變應力。
在一些實施例中，介電襯層(未繪示)可設置於電荷捕獲層110與記憶體閘極間隙壁304的側壁之間，以及設置於記憶體閘極間隙壁304的下表面與記憶體閘極112的上表面之間。
第3A圖係繪示出根據一些其他實施例之一成對的分離式閘極記憶單元300的結構。值得注意的是，在第3A圖中所示的分離式閘極記憶單元300可連同各種額外的結構，藉由一些後續製造步驟進行處理以形成最終的封裝半導體裝置。在第3A圖中，記憶體閘極間隙壁304直接排置於長方體形狀的記憶體閘極(MG)112之上。選擇閘極間隙壁302直接排置於長方體形狀的選擇閘極(SG)106之上。記憶體閘極間隙壁304的外側壁沿著線B-B’與MG 112的外側壁對準。選擇閘極間隙壁302的內側壁沿著線C-C’與SG 106的內側壁對準。MG 112的外側壁及SG 106的內側壁分別由第一側壁間隙壁306及第二側 壁間隙壁308所覆蓋。在一些實施例中，介電襯層312可設置於電荷捕獲層210的上側壁與記憶體閘極間隙壁304的內側壁之間，且延伸於與MG 112的一部分的上表面鄰接的記憶體閘極間隙壁304的下方。在一些實施例中，記憶體閘極間隙壁304是一體的介電本體，同時其在一些可選實施例中也可以是由相同或不同材料製成的多個介電本體。在一些實施例中，記憶體閘極間隙壁304及選擇閘極間隙壁302包括氮化矽(Si3N4)，且介電襯層可為包括二氧化矽(SiO2)的順應性襯層。
第3B圖係繪示出根據一實施例之電荷捕獲層210的剖面示意圖。在此範例中，電荷捕獲層210包括一第一氧化物層211a、一氮化物層211b以及一第二氧化物層211c。在記憶單元的操作期間，結構化第一氧化層211a及/或第二氧化層211c，以促進電子隧穿至氮化物層211b以及從氮化物層211b隧穿出，使得氮化物層211b可保留捕獲的電子，該捕獲的電子可以對應於儲存於記憶單元中的資料狀態的方式來改變記憶單元的閾值電壓。
第3C圖係繪示出根據另一實施例之電荷捕獲層210的剖面示意圖。在此範例中，電荷捕獲層210包括一第一氧化物層211d、一矽點層211e以及一第二氧化物層211f。在記憶單元的操作期間，結構化第一氧化物層211d及/或第二氧化物層211f，以促進電子隧穿至矽點層211e以及從矽點層211e隧穿出，使得電荷可以變成捕獲於矽點上，並以對應於儲存於記憶單元中的資料狀態的方式改變記憶單元的閾值電壓。在一些實施例中，矽點為球形(sphere-like)，且直徑在約在5nm至20nm 的範圍內。
在第2及3A圖中，間隙壁覆蓋MG及SG的上表面，從而防止矽化物形成在MG或SG的上表面上，進而限制或防止CMP製程期間的金屬離子污染。被覆蓋的MG及SG的上表面可實質上平坦無凹痕。值得注意的是，雖然第3A圖繪示出成對分離式閘極記憶單元的彎曲表面，但是這些表面可以藉由後續的製程而平坦化。例如，可藉由CMP製程平坦化第3A圖中的彎曲上表面，達到沿著線A-A’的平坦的橫向表面。剩餘的閘極結構相似於第2圖所示的結構。
第4圖係繪示出根據一些實施例之分離式閘極記憶單元的形成方法400的流程圖。雖然所揭露的方法(例如，方法400)於下文中繪示及敘述出一系列的行為或事件，但是應當理解，所繪示出的這些行為或事件的順序不應被解釋為具限制意義。例如，除了本文中繪示及/或敘述出的那些行為順序，一些行為可以以不同的順序發生及/或與其他行為或事件同時發生。此外，不一定需要所有繪示出的行為來實施本文描述的一個或多個形態或實施例。此外，可以一個或多個不同的行為及/或階段來進行所敘述的一個或多個行為。
在步驟402中，提供一半導體基底，其包括一成對的選擇閘極及設置於其上方的對應的一硬罩幕層。
在步驟404中，於硬罩幕層、選擇閘極及半導體基底的暴露表面上形成一順應性的電荷捕獲層。順應性的電荷捕獲層形成於硬罩幕層的上表面上、沿著硬罩幕的側壁、沿著選擇閘極的側壁以及形成於基底的上表面上方。
在步驟406中，於順應性的電荷捕獲層上方形成一導電層。
在步驟408中，去除一部分的導電材料，以使順應性的電荷捕獲層的上側壁及硬罩幕層的上表面暴露，從而導電材料的剩餘部分位於半導體基底的上表面上方。
在步驟410中，沿著順應性的電荷捕獲層的上側壁，於導電層上方形成一成對的記憶體閘極間隙壁。
在步驟412中，去除未被成對的記憶體閘極間隙壁所覆蓋的一部分的導電層，以形成對應於第二導電層的剩餘部分的一成對的記憶體閘極。
在步驟414中，形成覆蓋每個記憶體閘極的外側壁的一第一對側壁間隙壁及形成覆蓋每個選擇閘極的內側壁的一第二對側壁間隙壁。
在步驟416中，去除位於成對的選擇閘極的內側的一部分的電荷捕獲層。
在步驟418中，於源極/汲極區的一上部區域之上直接形成一矽化物層，同時覆蓋成對的選擇閘極及成對的記憶體閘極，以防止形成矽化物。
第5A至5M圖係繪示出根據一些實施例示之成對的分離式閘極記憶單元的形成方法的一些剖面示意圖。雖然第5A至5M圖所述及的是方法400，但是應當理解，在第5A至5M圖中所揭露的結構不侷限於上述方法。
如第5A圖所示，提供一半導體基底102，其包括一成對的選擇閘極106(例如，第一選擇閘極106a及第二選擇閘 極106b)及設置在其上方的相應的硬罩幕層302。一介電層204(包括第一閘極介電層204a及第二閘極介電層204b)可設置於半導體基底102與選擇閘極106之間。半導體基底102通常為平坦的且具有均勻厚度。此外，半導體基底102是n型或p型，且可為矽晶圓，例如Si塊體晶圓或絕緣體上矽(SOI)晶圓。如果為SOI基底，主動層通常是由高品質矽製成，其排置於一處理晶圓上方，且透過一埋氧層使其與處理晶圓分離。第一介電層204可為氧化物，例如二氧化矽或其他高k介電材料。
如第5B圖所示，於硬罩幕層302的上表面上、沿著硬罩幕的側壁、沿著選擇閘極106的側壁以及於基底102的上表面上方形成一順應性的電荷捕獲層210。如第5B至5M圖所示，在一些實施例中，可藉由電漿增強的化學汽相沉積(PECVD)形成順應性的電荷捕獲層210，且可由多層製成，例如夾在兩個介電層之間的電荷捕獲部件。在一些實施例中，電荷捕獲層210包括一第一氧化物層、一氮化物層以及一第二氧化物層，此可稱為氧化物-氮化物-氧化物(ONO)結構。在一些其他實施例中，電荷捕獲層210包括一第一氧化物層、一矽點層以及一第二氧化物層。
如第5C圖所示，於順應性的電荷捕獲層210上方形成一導電材料112’。在一些實施例中，例如，導電材料112’可為摻雜的矽或金屬。
如第5D圖所示，平坦化導電材料112’，以去除設置超過硬罩幕層302的電荷捕獲層210的上部。剩餘的導電材料112’對稱地形成在選擇閘極106的兩側。
如第5E圖所示，可實施回蝕刻以去除設置於選擇閘極106的最外側的導電材料112’的上部。在一些實施例中，在回蝕刻之前形成一硬罩幕層502，以覆蓋設置在成對的選擇閘極106之間的一部分的導電材料112’。在選擇閘極106的兩側留下一成對的記憶體閘極前體112”(112”a、112”b)，其位於半導體基底102的上表面上方，且透過電荷捕獲層210與半導體基底102的上表面分隔開。暴露出順應性的電荷捕獲層210的上側壁。在一些實施例中，在回蝕刻製程期間也可以去除電荷捕獲部件的上部。
如第5F圖所示，沿著順應性的電荷捕獲層210的上側壁，於導電材料112’的剩餘部分上方形成一成對的記憶體閘極間隙壁304(304a、304b)。在一些實施例中，首先沿著形貌結構形成如虛線所繪示出的一順應性的介電層304’，接著蝕刻至導電材料112’的上表面，從而形成第一對記憶體閘極間隙壁304。介電層304’可以填充去除電荷捕獲部件後的空間的至少一部分。在一些實施例中，在形成成對的記憶體閘極間隙壁304之前，可形成一介電襯層(未繪示)，其從導電材料112’的上表面延伸至電荷捕獲層210的上側壁，且覆蓋硬罩幕層302的上表面。介電襯層可作為具有相對較高的選擇性的蝕刻停止層，並增強第一對記憶體閘極間隙壁304的黏著性。在一範例中，介電層304’可由氮化矽製成，且介電襯層可由氧化矽製成。
如第5G圖所示，去除未被成對的記憶體閘極間隙壁304覆蓋的記憶體閘極前體112”部分，以形成對應於記憶體閘極前體112”的剩餘部分的一成對的記憶體閘極112(112a及 112b)。在一些實施例中，使用乾蝕刻去除上述記憶體閘極前體112”部分。電荷捕獲層210的外側壁、記憶體閘極112及成對的記憶體閘極間隙壁304對準。
如第5H圖所示，形成一第一對側壁間隙壁306，以覆蓋每個記憶體閘極112的外側壁。在一範例中，側壁間隙壁306可以由氮化矽製成。
如第5I圖所示，去除位於成對的選擇閘極106的內側處的導電材料112’部分以及電荷捕獲層210的部分。在一些實施例中，使用濕蝕刻來蝕刻所去除的部分，以保護基底102免於受損。在一些實施例中，可以在這一步驟中去除硬罩幕層302及記憶體閘極間隙壁304之間的電荷捕獲層210的上側壁周圍的一部分的介電部件。在一些實施例中，隨後在基底102中形成源極/汲極區124及126，其中源極/汲極區124及126排置在成對的選擇閘極106的內側壁之間以及成對的記憶體閘極112的外側壁周圍。
如第5J圖所示，形成一第二對側壁間隙壁308，以覆蓋每個選擇閘極106的內側壁。一矽化物層128直接形成於源極/汲極區124及126的上部區域之上，而成對的選擇閘極106及成對的記憶體閘極112受到覆蓋，以防止矽化物的形成。
如第5K圖所示，沿著形貌結構，且在矽化物層128上方形成一接觸蝕刻停止層(CESL)310。在CESL 310上方形成一介電層314，例如氧化矽層。
如第5L圖所示，可實施一化學機械研磨(CMP)，以平坦化結構的上表面。
如第5M圖所示，形成接觸連接窗316，其穿過介電層314且到達源極/汲極區124、126a及126b。
因此，從上文可以理解到，本揭露提供一種自對準的分離式閘極記憶單元結構，其具有記憶體閘極及選擇閘極，且其中透過一些間隙壁覆蓋記憶體閘極及選擇閘極的上表面。因此，保護記憶體閘極及選擇閘極免於形成矽化物。記憶體閘極及選擇閘極可具有一長方體形狀，其包括平坦上表面及側壁。可以藉由所述間隙壁定義出自對準的記憶體閘極。可以藉由回蝕刻未被間隙壁覆蓋的相應的導電材料，以取代下凹製程來形成記憶體閘極。因此，記憶體閘極及選擇閘極具有容易控制的高度及良好定義。由於減少了光學微影製程，因此所述的裝置及方法還能夠進一步縮放。
根據一些實施例，本揭露係關於一種分離式閘極記憶單元結構，其位於一半導體基底上方且包括：一共用源極/汲極區、一成對的選擇閘極以及一成對的記憶體閘極。共用源極/汲極區為設置於半導體基底內的第一及第二記憶單元所共用。成對的選擇閘極與第一及第二記憶單元相對應，且分別排置於共用源極/汲極區的相對兩側上，每個選擇閘極具有一平坦的上表面。成對的記憶體閘極與第一及第二記憶單元相對應，且分別排置於第一及第二選擇閘極的最外側周圍，每個記憶體閘極透過一電荷捕獲層與相應的選擇閘極分隔開。電荷捕獲層延伸於每個記憶體閘極下方，每個記憶體閘極具有一長方體形狀，且具有一平坦的上表面。
根據其他實施例，本揭露係關於一種分離式閘極 記憶單元結構。分離式閘極記憶單元結構包括：長方體形的一選擇閘極、長方體形的一記憶體閘極、一記憶體閘極間隙壁以及源極/汲極區。選擇閘極具有平坦的上表面，且設置於一半導體基底上方，並藉由一閘極介電層而與半導體基底分隔開。記憶體閘極具有平坦的上表面及側壁，且排置於選擇閘極的一側處，並藉由一電荷捕獲層而與選擇閘極分隔開。電荷捕獲層延伸於記憶體閘極下方。記憶體閘極間隙壁直接設置於記憶體閘極之上。記憶體閘極間隙壁的側壁與記憶體閘極的側壁對準。源極/汲極區設置於半導體基底內，且位於選擇閘極及記憶體閘極相對兩側處。
又根據其他實施例，本揭露係關於一種具有自對準間隙壁的分離式閘極記憶單元結構之形成方法。在此方法中，提供一半導體基底，其包括一成對的選擇閘極及設置於其上方的對應的硬罩幕層。然後，於硬罩幕層的上表面上、沿著硬罩幕層的側壁、沿著選擇閘極的側壁以及於半導體基底的上表面上方形成一順應性的電荷捕獲層。然後，於部分的順應性的電荷捕獲層上方形成一記憶體閘極材料，其位於半導體基底的上表面上方，以使記憶體閘極材料暴露出電荷捕獲層的上側壁及硬罩幕層的上表面。然後，於記憶體閘極材料上方沿著順應性的電荷捕獲層的上側壁形成一成對的記憶體閘極間隙壁。然後，去除未被成對的記憶體閘極間隙壁覆蓋的記憶體閘極材料部分，以形成對應於成對的選擇閘極的一成對的記憶體閘極。
以上概略說明了本發明數個實施例的特徵，使所 屬技術領域中具有通常知識者對於本揭露的型態可更為容易理解。任何所屬技術領域中具有通常知識者應瞭解到可輕易利用本揭露作為其它製程或結構的設計或變更基礎，以進行相同於此處所述實施例的目的及/或獲得相同的優點。任何所屬技術領域中具有通常知識者也可理解與上述等同的結構並未脫離本揭露之精神和保護範圍內，且可在不脫離本揭露之精神和範圍內，當可作更動、替代與潤飾。
102‧‧‧半導體基底
106a‧‧‧第一選擇閘極
106b‧‧‧第二選擇閘極
124‧‧‧第二源極/汲極區
126a‧‧‧第一源極/汲極區
126b‧‧‧第三源極/汲極區
128‧‧‧矽化物層
204a、204b‧‧‧閘極介電層
210‧‧‧電荷捕獲層
306‧‧‧第一側壁間隙壁
308‧‧‧第二側壁間隙壁
314‧‧‧介電層
316‧‧‧接觸連接窗

Claims (10)

  1. 一種分離式閘極記憶單元結構，該分離式閘極記憶單元結構設置於一半導體基底上且包括：一共用源極/汲極區，其為設置於該半導體基底內的一成對的記憶單元所共用；一成對的選擇閘極，其與該成對的記憶單元相對應，且分別排置於該共用源極/汲極區的相對兩側上，每個選擇閘極具有一平坦的上表面；以及一成對的記憶體閘極，其與該成對的記憶單元相對應，且分別排置於該成對的選擇閘極的最外側周圍，每個記憶體閘極透過一電荷捕獲層與一相應的選擇閘極分隔開，其中該電荷捕獲層延伸於每個記憶體閘極下方，每個記憶體閘極具有一長方體形狀，且具有平坦的上表面及側壁。
  2. 如申請專利範圍第1項所述之分離式閘極記憶單元結構，更包括：一成對的記憶體閘極間隙壁，直接設置於每個記憶體閘極之上，其中該成對的記憶體閘極間隙壁的外側壁及內側壁與相應的該成對的記憶體閘極的外側壁及內側壁垂直對準；一成對的選擇閘極間隙壁，直接設置於每個選擇閘極之上，其中該成對的選擇閘極間隙壁的側壁與相應的該成對的選擇閘極的側壁垂直對準；一第一對側壁間隙壁，分別鄰接該成對的記憶體閘極的外側壁； 一第二對側壁間隙壁，分別鄰接該成對的選擇閘極的內側壁；一矽化物層，設置於該共用源極/汲極區上方；以及一接觸蝕刻停止層，設置於該矽化物層上方及該成對的記憶單元的暴露表面上方。
  3. 如申請專利範圍第1項所述之分離式閘極記憶單元結構，其中該成對的選擇閘極的高度大於該成對的記憶體閘極的高度。
  4. 一種分離式閘極記憶單元結構，包括：長方體形的一選擇閘極，具有一平坦的上表面，且設置於一半導體基底上方，並藉由一閘極介電層而與該半導體基底分隔開；長方體形的一記憶體閘極，具有平坦的上表面及側壁，且排置於該選擇閘極的一側處，並藉由一電荷捕獲層而與該選擇閘極分隔開；一記憶體閘極間隙壁，直接設置於該記憶體閘極之上，其中該記憶體閘極間隙壁的側壁與該記憶體閘極的側壁對準；以及源極/汲極區，設置於該半導體基底內，且位於該選擇閘極及該記憶體閘極相對兩側處。
  5. 如申請專利範圍第4項所述之分離式閘極記憶單元結構，更包括：一第一側壁間隙壁，設置為鄰接該記憶體閘極的外側壁；以及 一第二側壁間隙壁，設置為鄰接該選擇閘極的內側壁。
  6. 如申請專利範圍第4項所述之分離式閘極記憶單元結構，其中該電荷捕獲層包括一氧化物-氮化物-氧化物(ONO)結構。
  7. 如申請專利範圍第4項所述之分離式閘極記憶單元結構，其中該電荷捕獲層包括：一第一介電層；一球形矽點層，排置於該第一介電層的一表面上方；以及一第二介電層，排置於該球形矽點層上方。
  8. 一種分離式閘極記憶單元結構之形成方法，該分離式閘極記憶單元結構具有一自對準間隙壁，且該方法包括：提供一半導體基底，其包括一成對的選擇閘極及設置於其上方的對應的硬罩幕層；於該硬罩幕層的上表面上、沿著該硬罩幕層的側壁、沿著該成對的選擇閘極的側壁以及於該半導體基底的上表面上方形成一順應性的電荷捕獲層；於部分的該順應性的電荷捕獲層上方形成一記憶體閘極材料，該記憶體閘極材料位於該半導體基底的上表面上方，以使該記憶體閘極材料暴露出該順應性的電荷捕獲層的上側壁及該硬罩幕層的上表面；於該記憶體閘極材料上方沿著該順應性的電荷捕獲層的上側壁形成一成對的記憶體閘極間隙壁；以及去除未被該成對的記憶體閘極間隙壁覆蓋的該記憶體閘極材料部分，以在該成對的選擇閘極的最外側形成一成對的 記憶體閘極。
  9. 如申請專利範圍第8項所述之分離式閘極記憶單元結構之形成方法，更包括：去除位於該成對的選擇閘極的內側的一部分的該順應性的電荷捕獲層；形成覆蓋每一個記憶體閘極的一外側壁的一第一對側壁間隙壁以及覆蓋每一個選擇體閘極的一內側壁的一第二對側壁間隙壁；於該半導體基底內形成複數源極/汲極區，其中該等源極/汲極區排置於該成對的選擇閘極的內側壁之間，且鄰接該成對的記憶體閘極的外側壁；於該等源極/汲極區的一上部區域之上直接形成一矽化物層，同時該成對的選擇閘極極該成對的記憶體閘極為該硬罩幕層所覆蓋而防止於其上形成矽化物；於該矽化物層及該分離式閘極記憶單元的暴露表面上形成一接觸蝕刻停止層；以及形成延伸至該等源極/汲極區的接觸連接窗。
  10. 如申請專利範圍第8項所述之分離式閘極記憶單元結構之形成方法，其中藉由先形成一導電材料於該順應性的電荷捕獲層上方，接著實施一平坦化製程以暴露出該硬罩幕層，且再進行一選擇性電漿製程而形成該記憶體閘極材料。
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