CN113206095A - 存储器装置及其制造方法 - Google Patents

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陈志彬
刘铭棋
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Abstract

本发明实施例提供一种存储器装置及其制造方法。存储器装置包含第一分离栅极存储单元，所述第一分离栅极存储单元包含位于衬底上方的第一存储堆叠。第一存储堆叠包含第一浮动栅极和位于第一浮动栅极上方的第一控制栅极。分离栅极存储单元还包含邻近于第一浮动栅极和第一控制栅极的第一选择栅极，以及位于第一选择栅极的顶部表面的一部分上方的接触件蚀刻停止层。接触件蚀刻停止层能够在蚀刻工艺期间使漏极接触件通孔变窄。通过使漏极接触件通孔变窄，可增加分离栅极存储单元的密度。

Description

存储器装置及其制造方法
技术领域
本发明实施例涉及一种存储器装置及其制造方法。
背景技术
半导体集成电路(integrated circuit；IC)行业在过去几十年已经历了指数增长。在IC演变的进程中，功能密度(即，每芯片面积的互连装置的数量)已大体上增加，而几何尺寸(即，可使用制造工艺产生的最小组件(或线路))已减小。
超快闪技术使设计师能够通过使用分离栅极(split-gate)闪存存储单元来创建节约成本且高性能的可编程系统芯片(system-on-chip；SOC)解决方案。第三代嵌入式超级闪存存储器(third generation embedded super-flash memory，ESF3)的剧烈缩放能够设计具有高存储阵列密度的闪存存储器。
发明内容
本发明实施例提供一种存储器装置，其包括第一分离栅极存储单元。第一分离栅极存储单元包括第一存储堆叠、第一选择栅极以及第一接触件蚀刻停止层。第一存储堆叠位于衬底上方且包括第一浮动栅极以及位于第一浮动栅极上方的第一控制栅极。第一选择栅极邻近于第一浮动栅极和第一控制栅极。第一接触件蚀刻停止层位于第一选择栅极的顶部表面的一部分上方。
本发明实施例提供一种存储器装置，其包括第一分离栅极存储单元、第二分离栅极存储单元以及漏极接触件。第一分离栅极存储单元位于衬底上。第二分离栅极存储单元位于衬底上。漏极接触件位于第一分离栅极存储单元与第二分离栅极存储单元之间且电连接到位于衬底中的漏极区。其中漏极接触件在位于第一分离栅极存储单元和第二分离栅极存储单元上方的接触件蚀刻停止层处具有轮廓不连续性，其中漏极接触件具有位于接触件蚀刻停止层上方的第一部分以及位于接触件蚀刻停止层下方的第二部分，并且第一部分比第二部分更宽。
本发明实施例提供一种制造存储器装置的方法，包括：在衬底上形成至少两个分离栅极存储单元，至少两个分离栅极存储单元中的每一者包括：一对存储堆叠，包括浮动栅极和位于浮动栅极上方的控制栅极；共源极，位于一对存储堆叠之间；擦除栅极，位于共源极上方；以及选择栅极，邻近于一对存储堆叠中的每一者，选择栅极位于擦除栅极的对向；以及介电层，位于至少两个分离栅极存储单元之间；在至少两个分离栅极存储单元上方图案化硬掩模层，以在选择栅极上方形成接触件蚀刻停止层；在至少两个分离栅极存储单元上方形成层间介电层；以及各向异性地蚀刻层间介电层和位于至少两个分离栅极存储单元之间的介电层，使得当移除位于至少两个分离栅极存储单元上方的层间介电层和位于至少两个分离栅极存储单元之间的介电层时，接触件蚀刻停止层导致漏极接触件通孔变窄。
附图说明
结合附图阅读以下详细描述会最佳地理解本发明的各方面。应注意，根据业界中的标准惯例，各种特征未按比例绘制。实际上，为了论述清楚起见，可任意地增大或减小各种特征的尺寸。
图1是根据一些实施例的分离栅极闪存存储单元(split-gate flash memorycell)的竖直横截面图。
图2是示出根据一些实施例的用于制造半导体装置的方法中的形成隔离特征的步骤的竖直横截面图。
图3是示出根据一些实施例的用于制造半导体装置的方法中的形成隧穿介电层和浮动栅极层的步骤的竖直横截面图。
图4是示出根据一些实施例的用于制造半导体装置的方法中的形成阻挡介电层、控制栅极层以及硬掩模层的步骤的竖直横截面图。
图5是示出根据一些实施例的用于制造半导体装置的方法中的图案化控制栅极的步骤的竖直横截面图。
图6是示出根据一些实施例的用于制造半导体装置的方法中的在控制栅极上形成侧壁的步骤的竖直横截面图。
图7是示出根据一些实施例的用于制造半导体装置的方法中的图案化浮动栅极的步骤的竖直横截面图。
图8是示出根据一些实施例的用于制造半导体装置的方法中的形成栅极间介电层的步骤的竖直横截面图。
图9是示出根据一些实施例的用于制造半导体装置的方法中的形成共源极(common source)的步骤的竖直横截面图。
图10是示出根据一些实施例的用于制造半导体装置的方法中的形成选择栅极介电层的步骤的竖直横截面图。
图11是示出根据一些实施例的用于制造半导体装置的方法中的形成导电层的步骤的竖直横截面图。
图12是示出根据一些实施例的用于制造半导体装置的方法中的图案化导电层以形成擦除栅极的步骤的竖直横截面图。
图13是示出根据一些实施例的用于制造半导体装置的方法中的沉积硬掩模的步骤的竖直横截面图。
图14是示出根据一些实施例的用于制造半导体装置的方法中的形成选择栅极的步骤的竖直横截面图。
图15是示出根据一些实施例的用于制造半导体装置的方法中的形成主侧壁间隔件的步骤的竖直横截面图。
图16是示出根据一些实施例的用于制造半导体装置的方法中的形成漏极区的步骤的竖直横截面图。
图17是示出根据一些实施例的用于制造半导体装置的方法中的形成接触件蚀刻停止层以及在存储区上方沉积和图案化氧化物层的步骤的竖直横截面图。
图18是示出根据一些实施例的用于制造半导体装置的方法中的在存储区上方沉积氧化物硬掩模的步骤的竖直横截面图。
图19是图18的竖直横截面图的存储区的特写，其示出根据一些实施例的用于制造半导体装置的方法中的沉积和图案化光刻胶的步骤。
图20是图18的竖直横截面图的存储区的特写，其示出根据一些实施例的用于制造半导体装置的方法中使用图19所示出的经图案化光刻胶来图案化氧化物硬掩模层的步骤。
图21是示出使用经图案化的氧化物硬掩模层来图案化硬掩模层的步骤的竖直横截面图。
图22是示出根据一些实施例的用于制造半导体装置的方法中的在存储区上方沉积保护层的步骤和从外围区移除隧穿介电层、浮动栅极层、阻挡介电层、控制栅极层以及硬掩模层的步骤的竖直横截面图。
图23是示出根据一些实施例的用于制造半导体装置的方法中的形成栅极介电层、栅电极层以及硬掩模层的步骤的竖直横截面图。
图24是示出根据一些实施例的用于制造半导体装置的方法中的图案化栅极电极的步骤的竖直横截面图。
图25是示出根据一些实施例的用于制造半导体装置的方法中的在栅极堆叠上形成密封层的步骤的竖直横截面图。
图26是示出根据一些实施例的用于制造半导体装置的方法中的形成间隔件的步骤的竖直横截面图。
图27是示出根据一些实施例的用于制造半导体装置的方法中的形成源极/漏极区的步骤的竖直横截面图。
图28是示出根据一些实施例的用于制造半导体装置的方法中的平坦化衬底的外围区的步骤的竖直横截面图。
图29是示出根据一些实施例的用于制造半导体装置的方法中的形成接触件的步骤的竖直横截面图。
图30是图29的竖直横截面图的部分的特写。
图31是根据一些实施例的用于制造半导体装置的方法的流程图。
具体实施方式
以下公开内容提供用于实施所提供主题的不同特征的多个不同实施例或实例。下文描述组件和设置的特定实例以简化本公开。当然，这些组件和设置只是实例且并不旨在为限制性的。举例来说，在以下描述中，第一特征在第二特征上方或第二特征上的形成可包含第一特征与第二特征直接接触地形成的实施例，且还可包含可在第一特征与第二特征之间形成额外特征从而使得第一特征与第二特征可不直接接触的实施例。另外，本公开可在各种实例中重复附图标记和/或字母。此重复是出于简化和清楚的目的并且本身并不规定所论述的各种实施例和/或配置之间的关系。
此外，为了易于描述，在本文中可使用例如“在…下面”、“在…下方”、“下部”、“在…上方”、“上部”等空间相对术语，以描述如图中所说明的一个元件或特征相对于另一(些)元件或特征的关系。除图式中所描绘的定向以外，空间相对术语意图涵盖装置在使用或操作中的不同定向。设备可以其它方式定向(旋转90度或处于其它定向)，且本文中所使用的空间相对描述词可同样相应地进行解译。
图1示出根据一些实施例的ESF3存储单元(MC1和MC2)，或称为“第三代超级闪存(SUPERFLASH)”存储单元的竖直横截面图。举例来说，ESF3存储单元MC1包含一对对称的分离栅极存储单元SGMC1、SGMC2，所述分离栅极存储单元SGMC1、SGMC2中的每一者包含源极区CS、漏极区DR以及设置于源极区CS与漏极区DR之间的沟道区CR。在ESF3架构中，分离栅极存储单元SGMC1、分离栅极存储单元SGMC2中的每一者的源极区CS可为与其相邻单元共用的共源极区CS。各分离栅极存储单元(例如SGMC1和SGMC2)可具有其自身的漏极区DR。本领域的普通技术人员将了解源极区CS也可以是指定的漏极区DR。因此，在其它实施例中，相邻分离栅极存储单元也可共用共漏极区DR。
在各分离栅极单元SGMC1、SGMC2内，浮动栅极FG可设置在分离栅极单元SGMC1、SGMC2的沟道区CR上方。此外，控制栅极CG可设置在浮动栅极FG上方。选择栅极SG可设置在浮动栅极FG和控制栅极CG的一侧(例如，在ESF3存储单元MC的个别源极区CS/漏极区DR与浮动栅极FG和/或控制栅极CG的侧壁之间)。擦除栅极EG可设置在分离栅极单元SGMC1与分离栅极单元SGMC2之间的共源极/漏极区CS上方。至少一个分离栅极单元SGMC1、SGMC2可配置成在其浮动栅极FG上存储可变电荷电平(variable charge level)，其中此电荷的电平对应于存储在单元分离栅极单元SGMC1、SGMC2中的数据状态，且可以非易失性方式存储从而使得所存储的电荷/数据在不通电的情况下持续存在。
典型的闪存存储单元使用浮动栅极FG以通过电荷存在或不存在来存储位元(bit)。如果浮动栅极FG不带电荷(即为中性的)，那么装置几乎像正常MOSFET一样操作，例如，控制栅极CG中的正电荷在p型衬底中产生沟道CR，所述沟道CR将电流从源极区CS载运到漏极区DR。然而，如果浮动栅极FG带负电荷，那么此电荷使得沟道区CR与控制栅极CG隔离开(shield)一些并阻止在源极CS与漏极DR之间形成沟道。阈值电压Vth是施加到控制栅极CG的电压，在所述电压下晶体管变为导电的。电荷的存在或不存在导致更多正阈值电压Vth或更多负阈值电压Vth。参考闪存术语，编程(将电子放置到浮动栅极FG中)是指写入0，擦除(从浮动栅极FG移除电荷)是指将闪存内容复位到1；或换句话说：经编程的单元存储逻辑0，经擦除(也称为快闪)分离栅极存储单元SGMC1、SGMC2存储逻辑1。
本公开的实施例涉及具有自对准接触件的闪存存储结构和制造这些闪存存储结构的方法。具体地说，在自对准工艺中，在分离栅极存储单元SGMC1、分离栅极存储单元SGMC2的制造中可使用硬掩模以形成接触件蚀刻停止层。接触件蚀刻停止层的存在可减少通过选择性蚀刻工艺形成的分离栅极存储单元SGMC1与分离栅极存储单元SGMC2之间的漏极接触通孔的宽度(和最终漏极接触件的宽度)。与不使用自对准工艺和接触件蚀刻停止层形成的EFS3存储单元的分离栅极存储单元相比，通过使用自对准工艺来制造漏极接触件，可制造EFS3存储器装置，其中EFS3存储单元MC1的成对的分离栅极存储单元SGMC1、分离栅极存储单元SGMC2可被形成为更接近于相邻的成对分离栅极存储单元SGMC1、分离栅极存储单元SGMC2。因此，本文中所公开的EFS3存储器装置可比传统形成的EFS3存储器装置操作更快，这是因为载流子行进到EFS3存储单元MC1、EFS3存储单元MC2以及在EFS3存储单元MC1、EFS3存储单元MC2内的行进具有较短的距离。此外，可使所公开的实施例EFS3存储器装置比传统形成的EFS3存储器装置更小，这是因为所公开的实施例EFS3存储单元MC1、EFS3存储单元MC2可彼此更接近地形成。另外，自对准工艺的更好对准可产生比没有自对准工艺制得的存储单元更可靠的分离栅极存储单元SGMC1、分离栅极存储单元SGMC2。
图2到图26是根据一些实施例的用于制造半导体装置的方法100的不同阶段的竖直横截面图。应理解，可在方法100之前、期间或之后实施额外步骤，且对于方法100的其它实施例，可替换或移除所描述步骤中的一些步骤。
参看图2，可提供衬底210。在一些实施例中，衬底210可以例如块状硅衬底、锗衬底、化合物衬底的衬底或其它合适的衬底。衬底210可包含上覆于块状半导体的外延层、上覆于块状硅的硅锗层、上覆于块状硅锗的硅层或绝缘体上半导体(semiconductor-on-insulator；SOI)结构。衬底210可包含存储区212、外围区214。外围区214可设置为使得其包围存储区212。
衬底210可包含形成于衬底210中的隔离特征(例如，浅沟槽隔离结构)IF1和隔离特征(例如，浅沟槽隔离结构)IF2。浅沟槽隔离结构IF1和浅沟槽隔离结构IF2可形成于衬底210的上部部分中。举例来说，可通过在衬底210的顶部表面上方涂敷且图案化光刻胶层并且通过使用各向异性蚀刻工艺将光刻胶层中的图案转移到衬底210的上部部分中，从而穿过衬底210的顶部表面形成具有在50纳米到500纳米范围内的深度的浅沟槽。如果使用正光刻胶，则待移除的光刻胶的部分可通过暴露于UV光下而显影。如果使用负光刻胶，则欲充当掩模的光刻胶的部分可通过暴露于UV光下而显影。在这两种情况下，可例如通过湿式蚀刻在图案化光刻胶之后蚀刻沟槽。随后可例如通过灰化移除光刻胶层。可在浅沟槽中沉积介电材料，且可使用平坦化工艺(例如化学机械抛光(chemical mechanical polishing；CMP)工艺)从包含衬底210的顶部表面的水平平面上方移除介电质的多余部分。填充浅沟槽的介电材料的剩余部分包括浅沟槽隔离结构IF1和浅沟槽隔离结构IF2。在一些实施例中，介电材料可包含氧化物和/或其它介电材料。可选地，可在沟槽中形成衬里(liner)氧化物(未示出)。在一些实施例中，衬里氧化物可以是热氧化物。在一些其它实施例中，可使用原位蒸汽产生法(in-situ steam generation；ISSG)来形成衬里氧化物。在又一些其它实施例中，可使用选择性区域化学气相沉积(selective area chemical vapor deposition；SACVD)或其它CVD方法来形成衬里氧化物。可接着执行化学机械抛光(CMP)以使介电材料的顶部表面与衬底210的顶部表面大体上齐平，从而在沟槽中形成多个隔离特征IF1和IF2。衬里氧化物的形成可降低电场且因此提高可随后形成于衬底210上的半导体装置的性能。应注意，虽然图式示出单个隔离特征IF1，但本公开的预期范围内的实施例可包含多个隔离特征IF1。
参看图3，可在衬底210以及隔离特征IF1和隔离特征IF2上方形成隧穿层220。可在隧穿层220上方形成浮动栅极层230。隧穿层220可包含例如：介电材料(例如二氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON))、高k材料、其它非导电材料或其组合。其它合适的介电材料也在本公开的考虑范围内。可使用热氧化、臭氧氧化、其它合适的工艺或其组合来沉积隧穿层220。浮动栅极层230可包含多晶硅。浮动栅极层230可包含通过例如低压CVD(low pressure CVD；LPCVD)方法、CVD方法以及利用合适的硅源材料的PVD溅射方法沉积的多晶硅。在一些实施例中，浮动栅极层230可以是离子植入的。在其它实施例中，浮动栅极层230可包含金属、金属合金、单晶硅或其组合。在实施例中，多晶硅层可共形地形成于隧穿层220上方，且接着可执行CMP工艺来移除多晶硅层的一部分，使得多晶硅层(即，浮动栅极层230)的剩余部分可被平坦化。
参看图4，可在衬底210、隧穿层220以及浮动栅极层230上方形成阻挡层240、控制栅极层250以及硬掩模层260。阻挡层240可共形地形成于浮动栅极层230上方。在一些实施例中，阻挡层240和隧穿层220可由相同材料形成。在其它实施例中，阻挡层240和隧穿层220可由不同材料形成。即，阻挡层240可包含例如介电材料(例如二氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON))、高k材料、其它非导电材料或其组合。其它合适的介电材料也在本公开的预期范围内。可各自使用化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(atomic layer deposition；ALD)、臭氧氧化、其它合适的工艺或其组合来形成阻挡层240、控制栅极层250以及硬掩模层260。
控制栅极层250可共形地形成于阻挡层240上方。控制栅极层250可包含多晶硅。在一些实施例中，控制栅极层250可以是离子植入的。在一些其它实施例中，控制栅极层250可由金属、金属合金、单晶硅或其组合制成。在一些实施例中，控制栅极层250可比浮动栅极层230更厚。
硬掩模层260可共形地形成于控制栅极层250上方。在一些实施例中，如图4中所示，硬掩模层260可包含氮化硅(SiN)层260A、氧化硅(SiO2)层260B、氮化硅(SiN)层260C的堆叠层或其它合适的材料。在其它实施例(未示出)中，硬掩模层260可形成为单层。硬掩模层260的单层可包含SiN。然而，其它合适的材料也在本公开的预期范围内。
参看图5，可在硬掩模层260的顶部表面上方涂覆和图案化光刻胶(未示出)，且可通过使用各向异性蚀刻工艺将光刻胶层中的图案转移到硬掩模层260、控制栅极层250以及阻挡层240中。随后可例如通过灰化移除光刻胶层。图案化及蚀刻硬掩模层260、控制栅极层250以及阻挡层240可在衬底210的存储区212内形成存储堆叠MS1-MS4且在外围区214上方形成层堆叠。在图5中所示的实施例中，存储堆叠MS1-MS4可各自包含阻挡层240、可随后形成控制栅极CG的经图案化的控制栅极层250以及硬掩模层260。如上文所提及且如图5中所示，硬掩模层260可包含氮化硅(SiN)层260A、氧化硅(SiO2)层260B、氮化硅(SiN)层260C的堆叠层或其它合适的材料。
参看图6，可在存储堆叠结构(MS1-MS4)上方共形地沉积至少一种介电材料(例如氮化硅和/或氧化硅)。所述至少一种介电材料可经各向异性蚀刻(例如通过反应性离子蚀刻工艺)以移除水平部分。横向包围相应存储堆叠结构(MS1到MS4)的各剩余竖直部分包括侧壁间隔件270，所述侧壁间隔件270包含至少一种介电材料。虽然仅示出存储堆叠结构(MS1-MS4)的单个侧壁间隔件270，但在本文所明确涵盖的实施例中，多个侧壁间隔件通过依序沉积且各向异性地蚀刻多种介电材料而形成于存储堆叠结构(MS1-MS4)上。
参看图7，隧穿层220和浮动栅极层230可经图案化以使得存储堆叠MS1-MS4包含形成浮动栅极FG的经图案化浮动栅极层230和经图案化隧穿层220。因此，此时在制造工艺中，存储堆叠MS1到存储堆叠MS4中的每一个可包含经图案化隧穿层220、浮动栅极FG、经图案化阻挡层240、控制栅极CG以及经图案化硬掩模层260。
参看图8，可以如上文相对于侧壁间隔件270所描述的类似方式在存储堆叠MS1到MS4的侧壁上方形成栅极间介电层280。如图8中所示，栅极间介电层280可形成于侧壁间隔件270以及浮动栅极FG和经图案化隧穿层220的侧壁上。在一些实施例中，栅极间介电层280可包含氧化物，氧化物、氮化物以及氧化物的组合(oxide,nitride and oxide；ONO)及/或其它介电材料。在一些实施例中，形成栅极间介电层280包含例如在衬底210上方沉积介电材料的毯覆层(blanket layer)且接着执行蚀刻工艺以移除毯覆层的水平部分，而毯覆层的剩余竖直部分可充当栅极间介电层280。
参看图9，可在存储堆叠MS1与存储堆叠MS2之间以及存储堆叠MS3与存储堆叠MS4之间的衬底210的暴露部分中形成共源极区CS。在实施例中，可将离子植入到衬底210的暴露部分中以形成共源极区CS。存储堆叠MS1和存储堆叠MS2可共用共源极区CS。此外，存储堆叠MS3和存储堆叠MS4可共用共源极区CS。如上文所提及，本领域的普通技术人员可认识到尽管在图式示出形成于存储堆叠MS1与存储堆叠MS2之间(或存储堆叠MS3与存储堆叠MS4之间)的共源极区CS，但共源极区也可作为共漏极区DR。可在共源极区CS上方形成共源极介电层CSD。共源极介电层CSD可由氧化硅制成。共源极介电层CSD可使用例如氧化、CVD、其它合适的沉积或类似工艺而形成于源极区CS上方。在一些实施例中，形成共源极介电层CSD(例如氧化或沉积)包含沉积介电材料层并蚀刻介电材料层的没有位于存储堆叠MS1与存储堆叠MS2之间或存储堆叠MS3与存储堆叠MS4之间的那些部分，使得介电层的剩余部分形成位于共源极区CS上方的共源极介电层CSD。
参看图10，可邻近于存储堆叠MS1-MS4以及在存储堆叠MS1到存储堆叠MS4之间形成选择栅极介电层300。选择栅极介电层300可以是氧化物层或其它合适的介电层。举例来说，选择栅极介电层300可包含氧化硅、氮化硅、氮氧化硅、其它非导电材料或其组合。选择栅极介电层300的厚度可在约5埃到约500埃的范围内，以在衬底210与随后将形成的选择栅极之间提供合适的电隔离。在一些实施例中，可执行热氧化工艺，使得衬底210的未被存储堆叠MS1-MS4覆盖的部分(即，位于成对的存储堆叠MS1、存储堆叠MS2与存储堆叠MS3、存储堆叠MS4之间的衬底210表面)以及共源极介电层CSD可被氧化，以形成选择栅极介电层300。选择栅极介电层300可通过任何合适方法，例如通过CVD、等离子体增强化学气相沉积(plasma-enhanced chemical vapor deposition；PECVD)、LPCVD或其它合适的工艺来沉积。
参看图11，可在整个衬底210上方和图11的结构上形成导电层310。在一些实施例中，导电层310可由多晶硅、其它合适的导电材料或其组合制成。举例来说，导电层310可包含经掺杂的多晶硅或经掺杂的非晶硅。导电层310可通过CVD、等离子体增强化学气相沉积(PECVD)、LPCVD或其它合适的工艺来形成。
参看图12，导电层310可经蚀刻以从成对的存储堆叠(例如MS1、MS2和MS3、MS4)之间的区域以及邻近于存储堆叠MS1-MS4的区域移除导电层310的多余导电材料，从而在存储堆叠MS1与存储堆叠MS2之间以及存储堆叠MS3与存储堆叠MS4之间形成擦除栅极EG于共源极区CS上方。另外，来自成对的存储堆叠MS1、存储堆叠MS2与成对的存储堆叠MS3、存储堆叠MS4之间的经蚀刻导电层310的材料可如下文所论述进行图案化，以在存储堆叠MS1-MS4的与擦除栅极EG相对的侧边处形成选择栅极SG。
参看图13，可在经蚀刻导电层310和存储堆叠MS1-MS4上方共形地沉积硬掩模层320。硬掩模层320在后续蚀刻步骤期间保护擦除栅极EG。硬掩模层320还可用于图案化选择栅极SG，如下文更详细地论述。另外，硬掩模层320可经图案化以在后续操作中形成接触件蚀刻停止层320e。如下文更详细地论述，接触件蚀刻停止层320e可容许漏极/源极接触件400变窄，这最终允许提高装置上的存储单元的密度。硬掩模层可通过例如CVD、等离子体增强化学气相沉积(PECVD)或LPCVD等任何合适的方法来形成。
参看图14，可执行化学机械抛光(CMP)工艺以移除存储堆叠MS1-MS4上方的硬掩模层320的多余部分。举例来说，可将硬掩模层320抛光下降到存储堆叠MS1-MS4上方的硬掩模层260的顶层高度处。可在存储堆叠MS1-MS4的顶部表面上沉积光刻胶(未示出)并将所述光刻胶图案化，并使用经图案化的光刻胶作为掩模进行蚀刻工艺，使得可在光刻胶下方的导电层310和硬掩模层320中形成位于成对的存储堆叠MS1、存储堆叠MS2与成对的存储堆叠MS3、存储堆叠MS4之间的例如20纳米到40纳米宽的沟槽211。在实施例中，蚀刻可持续直到到达衬底210的顶部表面为止。以这种方式，可向下移除硬掩模层320、导电层310以及选择栅极介电层300，直到露出衬底210的顶部表面，从而形成位于相邻成对的存储堆叠M2、存储堆叠M3之间的沟槽211。此外，以这种方式，选择栅极SG可沿着栅极间介电层280形成在存储堆叠MS1-MS4的与擦除栅极EG的相对的侧面上。
参看图15，可在选择栅极SG的侧壁上以及位于选择栅极SG上方的硬掩模层320的剩余部分的侧壁上形成主侧壁间隔件MSW。在实施例中，主侧壁间隔件MSW包含氮化硅。然而，其它合适的材料也在本公开的考虑范围内。在实施例中，主侧壁间隔件MSW包括氮化硅，且可通过例如CVD、等离子体增强化学气相沉积(PECVD)或LPCVD等任何合适的方法来形成。
参看图16，可在主侧壁间隔件MSW之间的衬底210的暴露部分中形成漏极区DR。可通过自对准离子植入工艺或通过沉积金属(例如Ti、Ni、W)的薄层并加热以使金属与衬底进行反应从而形成金属硅化物而形成漏极区DR。漏极区DR的形成界定分离栅极存储单元SGMC1、分离栅极存储单元SGMC2的外部边界。
参看图17，在形成自对准漏极区DR之后，可在主侧壁间隔件MSW的侧壁上共形地沉积接触件蚀刻停止层CESL。接触件蚀刻停止层CESL可具有在35埃到75埃范围内的厚度。在实施例中，可形成介电层390以填充相邻成对的存储堆叠M1-M4之间的任何空隙(opengap)。即，介电材料可沉积于接触件蚀刻停止层CESL上。在实施例中，可执行CMP工艺以移除位于各存储堆叠M1-M4内的经图案化硬掩模层260并减小邻近于存储堆叠M1-M4而形成的硬掩模层320的厚度。在实施例中，可执行CMP工艺以使得在选择栅极SG上方的所得硬掩模层320可在250埃到400埃的范围内。
参看图18，可在衬底210的存储区212上方沉积氧化物硬掩模层502。氧化物硬掩模层502可由任何合适的氧化物(例如氧化硅)制成。
参看图19，示出存储区212的特写540，其中在氧化物硬掩模层502上方沉积光刻胶层504。光刻胶层504可经图案化以暴露出氧化物硬掩模层502的选择部分。
参看图20，可使用经图案化光刻胶层504来图案化氧化物硬掩模层502，以使得氧化物硬掩模层502具有与经图案化光刻胶层504相同的图案。如图20中可看出，在图案化氧化物硬掩模层502之后，可暴露出选择栅极SG上方的硬掩模层320的第一部分320a，而硬掩模层320的第二部分仍被经图案化氧化物硬掩模层502覆盖。在实施例中，图案化经图案化氧化物硬掩模层502可为使得完全暴露出擦除栅极EG上方的硬掩模层320。
参看图21，经图案化氧化物硬掩模层502可用作掩模以图案化硬掩模层320，即移除硬掩模层320的暴露的第一部分320a以形成接触件蚀刻停止层320e。接着，可移除经图案化氧化物硬掩模层502。可例如使用CMP工艺来完成氧化物硬掩模层502的移除。在实施例中，未移除与主侧壁MSW相邻的硬掩模层320的部分(即，接触件蚀刻停止层320e)。在实施例中，可在多晶硅擦除栅极EG和选择栅极SG的暴露表面上方沉积金属(例如Co、Ni、Ti、Ta、W或其合金)层。可接着对晶片进行在750℃到1000℃范围内的温度下退火持续1小时到2小时，或者根据激光的功率对晶片进行激光退火持续数微秒到数秒，以在擦除栅极EG和选择栅极SG的顶部上形成硅化物接触件区396。另外，可例如使用CMP工艺来移除氧化物硬掩模层502。
参看图22，可在存储区212内沉积保护层PL2。保护层PL2可保护衬底210的存储区212，而逻辑装置可随后形成于衬底的外围区214中，如下文更详细地论述。一同参看图18，可从衬底210移除隧穿层220、浮动栅极层230、阻挡层240、控制栅极层250以及硬掩模层260，同时第二保护层PL2保护衬底210的存储区212。可在一系列蚀刻步骤中(例如通过一系列湿式蚀刻步骤)移除隧穿层220、浮动栅极层230、阻挡层240、控制栅极层250以及硬掩模层260。
参看图23，可在存储区212和外围区214上方共形地沉积栅极介电层330、栅极电极层340以及硬掩模层350。在本文中，可初始地执行一个或多个工艺(例如一个或多个光刻工艺和蚀刻工艺)以移除隔离特征IF1和隔离特征IF2的任何突出部分，使得在外围区214中产生平坦表面。随后，可依序在衬底210上方形成栅极介电层330、栅极电极层340以及硬掩模层350。栅极介电层330可由合适的高k材料、其它非导电材料或其组合制成。高k材料的实例包含但不限于：二氧化铪(hafnium oxide；HfO2)、氧化铪硅(hafnium silicon oxide；HfSiO)、氧化铪钽(hafnium tantalum oxide；HfTaO)、氧化铪钛(hafnium titaniumoxide；HfTiO)、氧化铪锆(hafnium zirconium oxide；HfZrO)、氧化锆、氧化钛、氧化铝、二氧化铪-氧化铝(HfO2-Al2O3)或其它可适用的介电材料。栅极电极层340可由导电材料(例如多晶硅层)制成。硬掩模层350可由氮化硅或其它合适的材料制成。可选地，可在形成栅极介电层330、栅极电极层340以及硬掩模层350之前对衬底210的表面执行平坦化工艺。
在一些实施例中，栅极介电层330在可形成高电压装置的区域中可更厚，且在可形成低电压装置的区域中可更薄。因此，选择栅极介电层300可具有厚区和比厚区更薄的薄区。因此，栅极介电层330可具有厚区和比厚区更薄的薄区。用于实现不同厚度的示例性方法可包含共形地沉积栅极介电层330，遮蔽栅极介电层330的第一区，同时不遮蔽栅极介电层的第二区，并薄化(例如蚀刻)栅极介电层330的第二区。因而所得的第二区比第一区更薄。
参看图24，栅极介电层330、栅极电极层340以及硬掩模层350可经图案化以形成栅极堆叠GS1、栅极堆叠GS2以及栅极堆叠GS3。在实施例中，栅极堆叠GS1可以是位于被暴露的第一隔离特征IF1上方的虚拟栅极堆叠。第二栅极堆叠GS2可以是高电压存储堆叠。第三栅极堆叠GS3可以是形成于外围区214上方的逻辑存储堆叠。可通过任何合适的光刻工艺和蚀刻工艺来执行图案化。
参看图25，可在虚拟存储堆叠GS1、高电压存储堆叠GS2以及逻辑存储堆叠GS3的相对侧壁上形成密封层382。举例来说，可在图21的外围区214中的结构上方共形地形成介电密封层，且可执行蚀刻工艺(例如各向异性蚀刻工艺)以移除介电密封层的水平部分。余留介电密封层的竖直部分以形成密封层382。密封层382可由氮化硅或其它合适的材料制成。其它合适的材料也在本公开的考虑范围内。
参看图26，可在栅极堆叠GS1到栅极堆叠GS3的侧壁上的密封层382上形成侧壁间隔件369。侧壁间隔件369可由介电材料(例如氮化硅、氧化硅)和/或其它介电材料或其组合形成。侧壁间隔件369可通过例如CVD、等离子体增强化学气相沉积(PECVD)或LPCVD等任何合适的方法制成。举例来说，可在图22的结构上方共形地形成介电间隔件层，并执行蚀刻工艺(例如各向异性蚀刻工艺)以移除介电间隔件层的水平部分并保留介电间隔件层的竖直部分以形成侧壁间隔件369。
参看图27，可在衬底210的外围区214中形成源极/漏极区SD1和源极/漏极区SD2。源极/漏极区SD1和源极/漏极区SD2可通过离子植入工艺或通过与衬底210的暴露部分形成硅化物来制成。
参看图28，可选择性地执行平坦化工艺(例如CMP)以移除硬掩模层350。可选地平坦化工艺可暴露出栅极堆叠GS1到栅极堆叠GS3的顶部表面。
参看图29，可从衬底210的存储区212移除第二保护层PL2，且可在衬底210的整个表面上方形成层间介电层401、层间介电层402。可在衬底210的存储区212中形成漏极或源极(漏极/源极)接触件400，且在衬底210的外围部分中形成源极/漏极接触件Cl到C4。漏极/源极接触件400和源极/漏极接触件Cl到C4可通过在层间介电层401、层间介电层402中各向异性蚀刻形成通孔并使用导电材料(例如多晶硅或金属(例如Ni、Ti、W、Cu、Al或其合金))填充通孔而制成。在实施例中，相邻成对的存储堆叠M1-M4之间的层间介电层401、层间介电层402以及介电层390可由氧化物制成，而接触件蚀刻停止层320e可由氮化硅制成。如此，可选择用于形成通孔的各向异性蚀刻以相对于氮化物选择性地蚀刻氧化物。因此，在移除介电层390时，接触件蚀刻停止层320e将导致通孔变窄。以这种方式，漏极/源极接触件400可与漏极/源极区DR自对准，同时比没有使用接触件蚀刻停止层320e将漏极/源极接触件400与漏极/源极区DR自对准所形成的漏极/源极接触件更窄。以这种方式，可使第一分离栅极存储单元SGMC1和第二分离栅极存储单元SGMC2比漏极/源极接触件没有自对准的情况更接近于彼此。
参看图30，呈现图29的特写。如图30中可看出，漏极/源极接触件400包括位于接触件蚀刻停止层320e上方的第一宽部分404，以及位于接触件蚀刻停止层320e邻近处且在接触件蚀刻停止层320e下方的第二窄部分405。即，使用自对准工艺制得的漏极/源极接触件400产生在位于接触件蚀刻停止层320e处具有轮廓不连续性的漏极/源极接触件400。在接触件蚀刻停止层320e上方，漏极/源极接触件400包括第一部分404，而在接触件蚀刻停止层320e下方，漏极/源极接触件400包括第二部分405。因此，漏极接触件在位于第一分离栅极存储单元和第二分离栅极存储单元(SGMC1和SGMC2)上方的接触件蚀刻停止层320e处可具有轮廓不连续性，其中漏极/源极接触件400可具有在蚀刻停止层上方的第一部分404和在接触件蚀刻停止层320e下方的第二部分405，且第一部分404比第二部分405更宽。
如图30中所示，形成于主侧壁间隔件MSW上的接触件蚀刻停止层320e和接触件蚀刻停止层(CESL)使经蚀刻通孔的宽度变窄。使用接触件蚀刻停止层320e和接触件蚀刻停止层(CESL)的变窄通孔的宽度使通孔和后续漏极/源极接触件400的宽度变窄到W1。相反地，没有接触件蚀刻停止层320e和接触件蚀刻停止层CESL所形成的漏极接触件通孔和后续漏极接触件400N可被形成为具有宽度W2。
图31是根据一些实施例的用于在不同阶段制造EFS3存储器装置的方法100的工艺流程图。参看图31，方法100开始于操作102,在衬底210上形成至少两个分离栅极存储单元SGMC1、SGMC2。方法100接着进行到操作104，其中可将硬掩模层320图案化以随后形成接触件蚀刻停止层320e。接着，方法100进行到操作106，其中可在衬底210上方形成层间介电层401、层间介电层402。参看图31，方法100进行到操作108，其中可执行蚀刻工艺以形成通孔从而暴露出漏极区DR以及源极/漏极区SD1和源极/漏极区SD2。在实施例中，蚀刻工艺包括各向异性地蚀刻位于至少两个分离栅极存储单元SGMC1、分离栅极存储单元SGMC2之间的层间介电层401、层间介电层402以及介电层390，使得在移除位于两个分离栅极存储单元SGMC1、SGMC2上方的层间介电层401和位于至少两个分离栅极存储单元SGMC1、SGMC2之间的介电层390时，接触件蚀刻停止层320e导致漏极接触件通孔变窄。
本公开的实施例涉及具有自对准漏极接触件的闪存存储结构和制造这些结构的方法。具体地说，在自对准工艺中，在分离栅极存储单元SGMC1、分离栅极存储单元SGMC2的制造中，可使用硬掩模以形成接触件蚀刻停止层。接触件蚀刻停止层的存在可减小通过选择性蚀刻工艺形成的分离栅极存储单元SGMC1与分离栅极存储单元SGMC2之间的漏极接触件通孔的宽度(和最终地漏极接触件的宽度)。与不使用自对准工艺和接触件蚀刻停止层形成的EFS3存储单元的分离栅极存储单元相比，通过使用自对准工艺来制造漏极接触件，可使得所制造的EFS3存储器装置中EFS3存储单元MC1的成对的分离栅极存储单元SGMC1、SGMC2与相邻的成对分离栅极存储单元SGMC1、SGMC2更接近。因此，本文中所公开的EFS3存储器装置可比传统方法形成的EFS3存储器装置操作更快，这是因为载流子行进到EFS3存储单元MC1、EFS3存储单元MC2以及在EFS3存储单元MC1、EFS3存储单元MC2内行进的距离更短。此外，可使所公开的实施例EFS3存储器装置更小，这是因为所公开的实施例EFS3存储单元MC1、存储单元MC2可被形成为更接近彼此。另外，自对准工艺的更好对准可产生比没有使用自对准工艺制得的存储单元更可靠的分离栅极存储单元SGMC1、分离栅极存储单元SGMC2。
实施例涉及一种存储器装置，所述存储器装置包含具有位于衬底210上方的第一存储堆叠MS的第一分离栅极存储单元SGMC1。第一存储堆叠MS包含第一浮动栅极FG和位于第一浮动栅极FG上方的第一控制栅极CG。第一分离栅极存储单元SGMC1还具有位于第一浮动栅极FG和第一控制栅极CG邻近处的第一选择栅极SG，以及位于第一选择栅极SG的顶部表面的一部分上方的接触件蚀刻停止层320e。
在上述存储器装置中，更包括：第二存储堆叠、第二选择栅极以及第二接触件蚀刻停止层。第二存储堆叠位于所述衬底上方，所述第二存储堆叠包括第二浮动栅极及位于所述第一浮动栅极上方的第二控制栅极。第二选择栅极邻近于所述第二浮动栅极和所述第二控制栅极。第二接触件蚀刻停止层位于所述第二选择栅极的顶部表面的一部分上方。
在上述存储器装置中，更包括位于所述第一存储堆叠与所述第二存储堆叠之间的第一擦除栅极。
在上述存储器装置中，更包括位于所述第一擦除栅极下方的共源极。
在上述存储器装置中，更包括：第二分离栅极存储单元,包括：第三存储堆叠，位于衬底上方，所述第三存储堆叠包括第三浮动栅极以及位于所述第一浮动栅极上方的第三控制栅极；以及第三选择栅极，邻近于所述第三浮动栅极和所述第三控制栅极；以及第三接触件蚀刻停止层,位于所述第三选择栅极的顶部表面的一部分上方；以及第四存储堆叠，位于衬底上方，所述第四存储堆叠包括第四浮动栅极及位于所述第四浮动栅极上方的第四控制栅极；以及第四选择栅极，邻近于所述第四浮动栅极和所述第二控制栅极；以及第四接触件蚀刻停止层，位于所述第四选择栅极的顶部表面的一部分上方；第二擦除栅极，位于所述第三存储堆叠与所述第四存储堆叠之间；以及漏极区，位于所述第二存储堆叠与所述第三存储堆叠之间。
在上述存储器装置中，更包括与所述漏极区接触的自对准漏极接触件。
在上述存储器装置中，其中所述漏极接触件在位于所述第二选择栅极和所述第三选择栅极上方的所述第二接触件蚀刻停止层和所述第三接触件蚀刻停止层中的每一者处具有轮廓不连续性，其中所述漏极接触件具有第一部分以及第二部分，所述第一部分位于所述第二选择栅极和所述第三选择栅极上方的所述第二接触件蚀刻停止层和所述第三接触件蚀刻停止层上方，所述第二部分位于所述第二选择栅极和所述第三选择栅极上方的所述第二接触件蚀刻停止层和所述第三接触件蚀刻停止层下方，并且所述第一部分比所述第二部分更宽。
在上述存储器装置中，其中所述漏极区包括植入离子。
在上述存储器装置中，其中所述漏极区包括自对准硅化物。
另一实施例涉及一种存储器装置，所述存储器装置包含：位于衬底210上的第一分离栅极存储单元SGMC1；位于衬底210上的第二分离栅极存储单元SGMC2；以及位于第一分离栅极存储单元SGMC1与第二分离栅极存储单元SGMC2之间且电连接到衬底210中的漏极/源极区DR的漏极/源极接触件400。漏极/源极接触件400在位于第一分离栅极存储单元SGMC1和第二分离栅极存储单元SGMC2上方的接触件蚀刻停止层320e处具有轮廓不连续性，其中漏极/源极接触件400具有位于接触件蚀刻停止层320e上方的第一部分和位于接触件蚀刻停止层320e下方的第二部分，且第一部分比第二部分更宽。
在上述存储器装置中，其中所述漏极接触件的所述第二部分具有垂直于所述衬底的表面的恒定直径。
在上述存储器装置中，其中所述漏极区为自对准的。
在上述存储器装置中，其中所述衬底是绝缘体上硅衬底。
在上述存储器装置中，更包括位于所述衬底的外围区中的逻辑晶体管。
另一实施例涉及一种制造存储器装置的方法，所述方法包含在衬底210上形成至少两个分离栅极存储单元(例如SGMC1、SGMC2)的操作。至少两个分离栅极存储单元(例如SGMC1、SGMC2)中的每一个包含：一对存储堆叠(例如MS1、MS2)，所述一对存储堆叠包括浮动栅极FG和位于浮动栅极FG上方的控制栅极CG；位于一对存储堆叠(例如MS1、MS2)之间的共源极CS；位于共源极CS上方的擦除栅极EG；邻近于存储堆叠(例如MS1、MS2)中的每一个的选择栅极SG，所述选择栅极SG位于擦除栅极EG的对向；以及位于至少两个分离栅极存储单元(例如SGMC1、SGMC2)之间的介电层。制造存储器装置的方法更包含在至少两个分离栅极存储单元(例如SGMC1、SGMC2)上方图案化硬掩模层320以在选择栅极SG上方形成接触件蚀刻停止层320e的操作。方法更包含在至少两个分离栅极存储单元(例如SGMC1、SGMC2)上方形成层间介电层401、层间介电层402的操作。制造存储器装置的方法更包含以下操作：各向异性地蚀刻层间介电层402和位于至少两个分离栅极存储单元(例如SGMC1、SGMC2)之间的介电层390，使得当可移除位于至少两个分离栅极存储单元(例如SGMC1、SGMC2)上方的层间介电层402和位于至少两个分离栅极存储单元(例如SGMC1、SGMC2)之间的介电层390时，接触件蚀刻停止层320e导致漏极接触件通孔变窄。
在上述制造存储器装置的方法中，更包括在所述漏极接触件通孔中沉积导电材料以形成漏极接触件，所述漏极接触件电接触位于所述至少两个分离栅极存储单元之间的所述衬底中的漏极区。
在上述制造存储器装置的方法中，其中所述漏极接触件具有轮廓不连续性，其中所述漏极接触件的下部部分的直径比所述漏极接触件的上部部分的直径更小。
在上述制造存储器装置的方法中，更包括使用所述硬掩模层在所述至少两个分离栅极存储单元之间形成自对准漏极区以自对准所述漏极区。
在上述制造存储器装置的方法中，其中所述自对准漏极区是通过使用所述硬掩模层作为掩模通过离子植入法将离子植入到所述衬底中而形成。
在上述制造存储器装置的方法中，其中所述自对准漏极区是通过在位于所述至少两个分离栅极存储单元之间的区域中沉积金属以及使所述金属与所述衬底进行反应而形成，其中所述衬底包括硅。
前文概述若干实施例的特征使得本领域的技术人员可更好地理解本公开的各方面。本领域的技术人员应了解，其可易于将本公开用作设计或修改用于执行本文中所引入的实施例的相同目的和/或实现相同优势的其它工艺和结构的基础。本领域的技术人员还应认识到，此类等效构造并不脱离本公开的精神和范围，且其可在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替代以及更改。

Claims (10)

1.一种存储器装置，包括：
第一分离栅极存储单元,包括：
第一存储堆叠,位于衬底上方,所述第一存储堆叠包括：
第一浮动栅极；以及
第一控制栅极，位于所述第一浮动栅极上方；以及
第一选择栅极,邻近于所述第一浮动栅极和所述第一控制栅极；以及
第一接触件蚀刻停止层,位于所述第一选择栅极的顶部表面的一部分上方。
2.根据权利要求1所述的存储器装置，更包括：
第二存储堆叠，位于所述衬底上方，所述第二存储堆叠包括：
第二浮动栅极；以及
第二控制栅极，位于所述第一浮动栅极上方；以及
第二选择栅极,邻近于所述第二浮动栅极和所述第二控制栅极；以及
第二接触件蚀刻停止层，位于所述第二选择栅极的顶部表面的一部分上方。
3.根据权利要求2所述的存储器装置，更包括位于所述第一存储堆叠与所述第二存储堆叠之间的第一擦除栅极以及位于所述第一擦除栅极下方的共源极。
4.根据权利要求3所述的存储器装置，更包括：
第二分离栅极存储单元,包括：
第三存储堆叠，位于所述衬底上方，所述第三存储堆叠包括：
第三浮动栅极；以及
第三控制栅极，位于所述第三浮动栅极上方；以及
第三选择栅极,邻近于所述第三浮动栅极和所述第三控制栅极；以及
第三接触件蚀刻停止层,位于所述第三选择栅极的顶部表面的一部分上方；以及
第四存储堆叠，位于所述衬底上方，所述第四存储堆叠包括：
第四浮动栅极；及
第四控制栅极，位于所述第四浮动栅极上方；以及
第四选择栅极，邻近于所述第四浮动栅极和所述第二控制栅极；以及
第四接触件蚀刻停止层，位于所述第四选择栅极的顶部表面的一部分上方；
第二擦除栅极，位于所述第三存储堆叠与所述第四存储堆叠之间；以及
漏极区，位于所述第二存储堆叠与所述第三存储堆叠之间。
5.根据权利要求4所述的存储器装置，更包括与所述漏极区接触的自对准漏极接触件，其中所述漏极接触件在位于所述第二选择栅极和所述第三选择栅极上方的所述第二接触件蚀刻停止层和所述第三接触件蚀刻停止层中的每一者处具有轮廓不连续性，其中所述漏极接触件具有第一部分以及第二部分，所述第一部分位于所述第二选择栅极和所述第三选择栅极上方的所述第二接触件蚀刻停止层和所述第三接触件蚀刻停止层上方，所述第二部分位于所述第二选择栅极和所述第三选择栅极上方的所述第二接触件蚀刻停止层和所述第三接触件蚀刻停止层下方，并且所述第一部分比所述第二部分更宽。
6.一种存储器装置，包括：
第一分离栅极存储单元，位于衬底上；
第二分离栅极存储单元，位于所述衬底上；以及
漏极接触件，位于所述第一分离栅极存储单元与所述第二分离栅极存储单元之间且电连接到位于所述衬底中的漏极区，
其中所述漏极接触件在位于所述第一分离栅极存储单元和所述第二分离栅极存储单元上方的接触件蚀刻停止层处具有轮廓不连续性，其中所述漏极接触件具有位于所述接触件蚀刻停止层上方的第一部分以及位于所述接触件蚀刻停止层下方的第二部分，并且所述第一部分比所述第二部分更宽。
7.根据权利要求6所述的存储器装置，其中所述漏极接触件的所述第二部分具有垂直于所述衬底的表面的恒定直径。
8.一种制造存储器装置的方法，包括：
在衬底上形成至少两个分离栅极存储单元，所述至少两个分离栅极存储单元中的每一者包括：
一对存储堆叠，包括浮动栅极和位于所述浮动栅极上方的控制栅极；
共源极，位于所述一对存储堆叠之间；
擦除栅极，位于所述共源极上方；以及
选择栅极，邻近于所述一对存储堆叠中的每一者，所述选择栅极位于所述擦除栅极的对向；以及
介电层，位于所述至少两个分离栅极存储单元之间；
在所述至少两个分离栅极存储单元上方图案化硬掩模层，以在所述选择栅极上方形成接触件蚀刻停止层；
在所述至少两个分离栅极存储单元上方形成层间介电层；以及
各向异性地蚀刻所述层间介电层和位于所述至少两个分离栅极存储单元之间的所述介电层，使得当移除位于所述至少两个分离栅极存储单元上方的所述层间介电层和位于所述至少两个分离栅极存储单元之间的所述介电层时，所述接触件蚀刻停止层导致漏极接触件通孔变窄。
9.根据权利要求8所述的制造存储器装置的方法，更包括在所述漏极接触件通孔中沉积导电材料以形成漏极接触件，所述漏极接触件电接触位于所述至少两个分离栅极存储单元之间的所述衬底中的漏极区，其中所述漏极接触件具有轮廓不连续性，其中所述漏极接触件的下部部分的直径比所述漏极接触件的上部部分的直径更小。
10.根据权利要求8所述的制造存储器装置的方法，更包括使用所述硬掩模层在所述至少两个分离栅极存储单元之间形成自对准漏极区以与所述漏极区自对准。
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