TW202145533A - 記憶體裝置及其製造方法 - Google Patents

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Abstract

本發明實施例提供一種記憶體裝置及其製造方法。記憶體裝置包含第一分離閘極記憶單元，所述第一分離閘極記憶單元包含位於基底上方的第一存儲堆疊。第一存儲堆疊包含第一浮置閘極和位於第一浮置閘極上方的第一控制閘極。分離閘極記憶單元還包含鄰近於第一浮置閘極和第一控制閘極的第一選擇閘極，以及位於第一選擇閘極的頂部表面的一部分上方的接觸件蝕刻停止層。接觸件蝕刻停止層能夠在蝕刻製程期間使汲極接觸件通孔變窄。通過使汲極接觸件通孔變窄，可增加分離閘極記憶單元的密度。

Description

具有自對準接觸件的第三代快閃記憶體結構及其形成方法
半導體積體電路（integrated circuit；IC）行業在過去幾十年已經歷了指數增長。在IC演變的進程中，功能密度（即，每晶片面積的互連裝置的數量）已大體上增加，而幾何尺寸（即，可使用製造製程產生的最小元件（或線路））已減小。
超快閃技術使設計師能夠通過使用分離閘極（split-gate）快閃記憶體記憶單元來創建節約成本且高性能的可程式設計系統晶片（system-on-chip；SOC）解決方案。第三代嵌入式超級快閃記憶體（third generation embedded super-flash memory， ESF3）的劇烈縮放能夠設計具有高存儲陣列密度的快閃記憶體。
以下公開內容提供用於實施所提供主題的不同特徵的多個不同實施例或實例。下文描述元件和設置的特定實例以簡化本公開。當然，這些元件和設置只是實例且並不旨在為限制性的。舉例來說，在以下描述中，第一特徵在第二特徵上方或第二特徵上的形成可包含第一特徵與第二特徵直接接觸地形成的實施例，且還可包含可在第一特徵與第二特徵之間形成額外特徵從而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本公開可在各種實例中重複附圖標記和/或字母。此重複是出於簡化和清楚的目的並且本身並不規定所論述的各種實施例和/或配置之間的關係。
此外，為了易於描述，在本文中可使用例如“在…下面”、“在…下方”、“下部”、“在…上方”、“上部”等空間相對術語，以描述如圖中所說明的一個元件或特徵相對於另一（些）元件或特徵的關係。除圖式中所描繪的定向以外，空間相對術語意圖涵蓋裝置在使用或操作中的不同定向。設備可以其它方式定向（旋轉90度或處於其它定向），且本文中所使用的空間相對描述詞可同樣相應地進行解譯。
圖1示出根據一些實施例的ESF3記憶單元（MC1和MC2），或稱為“第三代超級快閃（SUPERFLASH）”記憶單元的豎直橫截面圖。舉例來說，ESF3記憶單元MC1包含一對對稱的分離閘極記憶單元SGMC1、SGMC2，所述分離閘極記憶單元SGMC1、SGMC2中的每一者包含源極區CS、汲極區DR以及設置于源極區CS與汲極區DR之間的溝道區CR。在ESF3架構中，分離閘極記憶單元SGMC1、分離閘極記憶單元SGMC2中的每一者的源極區CS可為與其相鄰單元共用的共源極區CS。各分離閘極記憶單元（例如SGMC1和SGMC2）可具有其自身的汲極區DR。本領域的普通技術人員將瞭解源極區CS也可以是指定的汲極區DR。因此，在其它實施例中，相鄰分離閘極記憶單元也可共用共汲極區DR。
在各分離閘極單元SGMC1、SGMC2內，浮置閘極FG可設置在分離閘極單元SGMC1、SGMC2的溝道區CR上方。此外，控制閘極CG可設置在浮置閘極FG上方。選擇閘極SG可設置在浮置閘極FG和控制閘極CG的一側（例如，在ESF3記憶單元MC的個別源極區CS/汲極區DR與浮置閘極FG和/或控制閘極CG的側壁之間）。抹除閘極EG可設置在分離閘極單元SGMC1與分離閘極單元SGMC2之間的共源極/汲極區CS上方。至少一個分離閘極單元SGMC1、SGMC2可配置成在其浮置閘極FG上存儲可變電荷電平（variable charge level），其中此電荷的電平對應於存儲在單元分離閘極單元SGMC1、SGMC2中的資料狀態，且可以非易失性方式存儲從而使得所存儲的電荷/資料在不通電的情況下持續存在。
典型的快閃記憶單元使用浮置閘極FG以通過電荷存在或不存在來存儲位元（bit）。如果浮置閘極FG不帶電荷（即為中性的），那麼裝置幾乎像正常MOSFET一樣操作，例如，控制閘極CG中的正電荷在p型基底中產生溝道CR，所述溝道CR將電流從源極區CS載運到汲極區DR。然而，如果浮置閘極FG帶負電荷，那麼此電荷使得溝道區CR與控制閘極CG隔離開（shield）一些並阻止在源極CS與汲極DR之間形成溝道。閾值電壓Vth 是施加到控制閘極CG的電壓，在所述電壓下電晶體變為導電的。電荷的存在或不存在導致更多正閾值電壓Vth 或更多負閾值電壓Vth 。參考快閃記憶體術語，程式化（將電子放置到浮置閘極FG中）是指寫入0，抹除（從浮置閘極FG移除電荷）是指將快閃記憶體內容重置到1；或換句話說：經程式化的單元存儲邏輯0，經抹除（也稱為快閃）分離閘極記憶單元SGMC1、SGMC2存儲邏輯1。
本公開的實施例涉及具有自對準接觸件的快閃記憶體結構和製造這些快閃記憶體結構的方法。具體地說，在自對準製程中，在分離閘極記憶單元SGMC1、分離閘極記憶單元SGMC2的製造中可使用硬罩幕以形成接觸件蝕刻停止層。接觸件蝕刻停止層的存在可減少通過選擇性蝕刻製程形成的分離閘極記憶單元SGMC1與分離閘極記憶單元SGMC2之間的汲極接觸通孔的寬度（和最終汲極接觸件的寬度）。與不使用自對準製程和接觸件蝕刻停止層形成的EFS3記憶單元的分離閘極記憶單元相比，通過使用自對準製程來製造汲極接觸件，可製造EFS3記憶體裝置，其中EFS3記憶單元MC1的成對的分離閘極記憶單元SGMC1、分離閘極記憶單元SGMC2可被形成為更接近于相鄰的成對分離閘極記憶單元SGMC1、分離閘極記憶單元SGMC2。因此，本文中所公開的EFS3記憶體裝置可比傳統形成的EFS3記憶體裝置操作更快，這是因為載流子行進到EFS3記憶單元MC1、EFS3記憶單元MC2以及在EFS3記憶單元MC1、EFS3記憶單元MC2內的行進具有較短的距離。此外，可使所公開的實施例EFS3記憶體裝置比傳統形成的EFS3記憶體裝置更小，這是因為所公開的實施例EFS3記憶單元MC1、EFS3記憶單元MC2可彼此更接近地形成。另外，自對準製程的更好對準可產生比沒有自對準製程制得的記憶單元更可靠的分離閘極記憶單元SGMC1、分離閘極記憶單元SGMC2。
圖2到圖26是根據一些實施例的用於製造半導體裝置的方法100的不同階段的豎直橫截面圖。應理解，可在方法100之前、期間或之後實施額外步驟，且對於方法100的其它實施例，可替換或移除所描述步驟中的一些步驟。
參看圖2，可提供基底210。在一些實施例中，基底210可以例如塊狀矽基底、鍺基底、化合物基底的基底或其它合適的基底。基底210可包含上覆於塊狀半導體的磊晶層、上覆於塊狀矽的矽鍺層、上覆於塊狀矽鍺的矽層或絕緣體上半導體（semiconductor-on-insulator；SOI）結構。基底210可包含記憶區212、週邊區214。週邊區214可設置為使得其包圍記憶區212。
基底210可包含形成於基底210中的隔離特徵（例如，淺溝槽隔離結構）IF1和隔離特徵（例如，淺溝槽隔離結構）IF2。淺溝槽隔離結構IF1和淺溝槽隔離結構IF2可形成於基底210的上部部分中。舉例來說，可通過在基底210的頂部表面上方塗敷且圖案化光阻層並且通過使用非等向性蝕刻製程將光阻層中的圖案轉移到基底210的上部部分中，從而穿過基底210的頂部表面形成具有在50奈米到500奈米範圍內的深度的淺溝槽。如果使用正光阻，則待移除的光阻的部分可通過暴露於UV光下而顯影。如果使用負光阻，則欲充當罩幕的光阻的部分可通過暴露於UV光下而顯影。在這兩種情況下，可例如通過濕式蝕刻在圖案化光阻之後蝕刻溝槽。隨後可例如通過灰化移除光阻層。可在淺溝槽中沉積介電材料，且可使用平坦化製程（例如化學機械研磨（chemical mechanical polishing；CMP）製程）從包含基底210的頂部表面的水平平面上方移除介電質的多餘部分。填充淺溝槽的介電材料的剩餘部分包括淺溝槽隔離結構IF1和淺溝槽隔離結構IF2。在一些實施例中，介電材料可包含氧化物和/或其它介電材料。可選地，可在溝槽中形成襯裡（liner）氧化物（未示出）。在一些實施例中，襯裡氧化物可以是熱氧化物。在一些其它實施例中，可使用原位蒸汽產生法（in-situ steam generation；ISSG）來形成襯裡氧化物。在又一些其它實施例中，可使用選擇性區域化學氣相沉積（selective area chemical vapor deposition；SACVD）或其它CVD方法來形成襯裡氧化物。可接著執行化學機械研磨（CMP）以使介電材料的頂部表面與基底210的頂部表面大體上齊平，從而在溝槽中形成多個隔離特徵IF1和IF2。襯裡氧化物的形成可降低電場且因此提高可隨後形成於基底210上的半導體裝置的性能。應注意，雖然圖式示出單個隔離特徵IF1，但本公開的預期範圍內的實施例可包含多個隔離特徵IF1。
參看圖3，可在基底210以及隔離特徵IF1和隔離特徵IF2上方形成穿隧層220。可在穿隧層220上方形成浮置閘極層230。穿隧層220可包含例如：介電材料（例如二氧化矽（SiO2 ）、氮化矽（Si3 N4 ）、氮氧化矽（SiON））、高k材料、其它非導電材料或其組合。其它合適的介電材料也在本公開的考慮範圍內。可使用熱氧化、臭氧氧化、其它合適的製程或其組合來沉積穿隧層220。浮置閘極層230可包含多晶矽。浮置閘極層230可包含通過例如低壓CVD（low pressure CVD；LPCVD）方法、CVD方法以及利用合適的矽源材料的PVD濺射方法沉積的多晶矽。 在一些實施例中，浮置閘極層230可以是離子植入的。在其它實施例中，浮置閘極層230可包含金屬、金屬合金、單晶矽或其組合。在實施例中，多晶矽層可共形地形成於穿隧層220上方，且接著可執行CMP製程來移除多晶矽層的一部分，使得多晶矽層（即，浮置閘極層230）的剩餘部分可被平坦化。
參看圖4，可在基底210、穿隧層220以及浮置閘極層230上方形成阻擋層240、控制閘極層250以及硬罩幕層260。阻擋層240可共形地形成於浮置閘極層230上方。在一些實施例中，阻擋層240和穿隧層220可由相同材料形成。在其它實施例中，阻擋層240和穿隧層220可由不同材料形成。即，阻擋層240可包含例如介電材料（例如二氧化矽（SiO2 ）、氮化矽（Si3 N4 ）、氮氧化矽（SiON））、高k材料、其它非導電材料或其組合。其它合適的介電材料也在本公開的預期範圍內。可各自使用化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（atomic layer deposition；ALD）、臭氧氧化、其它合適的製程或其組合來形成阻擋層240、控制閘極層250以及硬罩幕層260。
控制閘極層250可共形地形成於阻擋層240上方。控制閘極層250可包含多晶矽。在一些實施例中，控制閘極層250可以是離子植入的。在一些其它實施例中，控制閘極層250可由金屬、金屬合金、單晶矽或其組合製成。在一些實施例中，控制閘極層250可比浮置閘極層230更厚。
硬罩幕層260可共形地形成於控制閘極層250上方。在一些實施例中，如圖4中所示，硬罩幕層260可包含氮化矽（SiN）層260A、氧化矽（SiO2 ）層260B、氮化矽（SiN）層260C的堆疊層或其它合適的材料。在其它實施例（未示出）中，硬罩幕層260可形成為單層。硬罩幕層260的單層可包含SiN。然而，其它合適的材料也在本公開的預期範圍內。
參看圖5，可在硬罩幕層260的頂部表面上方塗覆和圖案化光阻（未示出），且可通過使用非等向性蝕刻製程將光阻層中的圖案轉移到硬罩幕層260、控制閘極層250以及阻擋層240中。隨後可例如通過灰化移除光阻層。圖案化及蝕刻硬罩幕層260、控制閘極層250以及阻擋層240可在基底210的記憶區212內形成存儲堆疊MS1-MS4且在週邊區214上方形成層堆疊。在圖5中所示的實施例中，存儲堆疊MS1-MS4可各自包含阻擋層240、可隨後形成控制閘極CG的經圖案化的控制閘極層250以及硬罩幕層260。如上文所提及且如圖5中所示，硬罩幕層260可包含氮化矽（SiN）層260A、氧化矽（SiO2 ）層260B、氮化矽（SiN）層260C的堆疊層或其它合適的材料。
參看圖6，可在存儲堆疊結構（MS1-MS4）上方共形地沉積至少一種介電材料（例如氮化矽和/或氧化矽）。所述至少一種介電材料可經非等向性蝕刻（例如通過反應性離子蝕刻製程）以移除水平部分。橫向包圍相應存儲堆疊結構（MS1到MS4）的各剩餘豎直部分包括側壁間隔件270，所述側壁間隔件270包含至少一種介電材料。雖然僅示出存儲堆疊結構（MS1-MS4）的單個側壁間隔件270，但在本文所明確涵蓋的實施例中，多個側壁間隔件通過依序沉積且非等向性地蝕刻多種介電材料而形成於存儲堆疊結構（MS1-MS4）上。
參看圖7，穿隧層220和浮置閘極層230可經圖案化以使得存儲堆疊MS1-MS4包含形成浮置閘極FG的經圖案化浮置閘極層230和經圖案化穿隧層220。因此，此時在製造製程中，存儲堆疊MS1到存儲堆疊MS4中的每一個可包含經圖案化穿隧層220、浮置閘極FG、經圖案化阻擋層240、控制閘極CG以及經圖案化硬罩幕層260。
參看圖8，可以如上文相對於側壁間隔件270所描述的類似方式在存儲堆疊MS1到MS4的側壁上方形成閘極間介電層280。如圖8中所示，閘極間介電層280可形成於側壁間隔件270以及浮置閘極FG和經圖案化穿隧層220的側壁上。在一些實施例中，閘極間介電層280可包含氧化物，氧化物、氮化物以及氧化物的組合（oxide, nitride and oxide；ONO）及/或其它介電材料。在一些實施例中，形成閘極間介電層280包含例如在基底210上方沉積介電材料的毯覆層（blanket layer）且接著執行蝕刻製程以移除毯覆層的水平部分，而毯覆層的剩餘豎直部分可充當閘極間介電層280。
參看圖9，可在存儲堆疊MS1與存儲堆疊MS2之間以及存儲堆疊MS3與存儲堆疊MS4之間的基底210的暴露部分中形成共源極區CS。在實施例中，可將離子植入到基底210的暴露部分中以形成共源極區CS。存儲堆疊MS1和存儲堆疊MS2可共用共源極區CS。此外，存儲堆疊MS3和存儲堆疊MS4可共用共源極區CS。如上文所提及，本領域的普通技術人員可認識到儘管在圖式示出形成於存儲堆疊MS1與存儲堆疊MS2之間（或存儲堆疊MS3與存儲堆疊MS4之間）的共源極區CS，但共源極區也可作為共汲極區DR。可在共源極區CS上方形成共源極介電層CSD。共源極介電層CSD可由氧化矽製成。共源極介電層CSD可使用例如氧化、CVD、其它合適的沉積或類似製程而形成于源極區CS上方。在一些實施例中，形成共源極介電層CSD（例如氧化或沉積）包含沉積介電材料層並蝕刻介電材料層的沒有位於存儲堆疊MS1與存儲堆疊MS2之間或存儲堆疊MS3與存儲堆疊MS4之間的那些部分，使得介電層的剩餘部分形成位於共源極區CS上方的共源極介電層CSD。
參看圖10，可鄰近於存儲堆疊MS1-MS4以及在存儲堆疊MS1到存儲堆疊MS4之間形成選擇閘極介電層300。選擇閘極介電層300可以是氧化物層或其它合適的介電層。舉例來說，選擇閘極介電層300可包含氧化矽、氮化矽、氮氧化矽、其它非導電材料或其組合。選擇閘極介電層300的厚度可在約5埃到約500埃的範圍內，以在基底210與隨後將形成的選擇閘極之間提供合適的電隔離。在一些實施例中，可執行熱氧化製程，使得基底210的未被存儲堆疊MS1-MS4覆蓋的部分（即，位於成對的存儲堆疊MS1、存儲堆疊MS2與存儲堆疊MS3、存儲堆疊MS4之間的基底210表面）以及共源極介電層CSD可被氧化，以形成選擇閘極介電層300。選擇閘極介電層300可通過任何合適方法，例如通過CVD、電漿增強化學氣相沉積（plasma-enhanced chemical vapor deposition；PECVD）、LPCVD或其它合適的製程來沉積。
參看圖11，可在整個基底210上方和圖11的結構上形成導電層310。在一些實施例中，導電層310可由多晶矽、其它合適的導電材料或其組合製成。舉例來說，導電層310可包含經摻雜的多晶矽或經摻雜的非晶矽。導電層310可通過CVD、電漿增強化學氣相沉積（PECVD）、LPCVD或其它合適的製程來形成。
參看圖12，導電層310可經蝕刻以從成對的存儲堆疊（例如MS1、MS2和MS3、MS4）之間的區域以及鄰近於存儲堆疊MS1-MS4的區域移除導電層310的多餘導電材料，從而在存儲堆疊MS1與存儲堆疊MS2之間以及存儲堆疊MS3與存儲堆疊MS4之間形成抹除閘極EG於共源極區CS上方。另外，來自成對的存儲堆疊MS1、存儲堆疊MS2與成對的存儲堆疊MS3、存儲堆疊MS4之間的經蝕刻導電層310的材料可如下文所論述進行圖案化，以在存儲堆疊MS1-MS4的與抹除閘極EG相對的側邊處形成選擇閘極SG。
參看圖13，可在經蝕刻導電層310和存儲堆疊MS1-MS4上方共形地沉積硬罩幕層320。硬罩幕層320在後續蝕刻步驟期間保護抹除閘極EG。硬罩幕層320還可用於圖案化選擇閘極SG，如下文更詳細地論述。另外，硬罩幕層320可經圖案化以在後續操作中形成接觸件蝕刻停止層320e。如下文更詳細地論述，接觸件蝕刻停止層320e可容許汲極/源極接觸件400變窄，這最終允許提高裝置上的記憶單元的密度。硬罩幕層可通過例如CVD、電漿增強化學氣相沉積（PECVD）或LPCVD等任何合適的方法來形成。
參看圖14，可執行化學機械研磨（CMP）製程以移除存儲堆疊MS1-MS4上方的硬罩幕層320的多餘部分。舉例來說，可將硬罩幕層320研磨下降到存儲堆疊MS1-MS4上方的硬罩幕層260的頂層高度處。可在存儲堆疊MS1-MS4的頂部表面上沉積光阻（未示出）並將所述光阻圖案化，並使用經圖案化的光阻作為罩幕進行蝕刻制程，使得可在光阻下方的導電層310和硬罩幕層320中形成位於成對的存儲堆疊MS1、存儲堆疊MS2與成對的存儲堆疊MS3、存儲堆疊MS4之間的例如20奈米到40奈米寬的溝槽211。在實施例中，蝕刻可持續直到到達基底210的頂部表面為止。以這種方式，可向下移除硬罩幕層320、導電層310以及選擇閘極介電層300，直到露出基底210的頂部表面，從而形成位於相鄰成對的存儲堆疊M2、存儲堆疊M3之間的溝槽211。此外，以這種方式，選擇閘極SG可沿著閘極間介電層280形成在存儲堆疊MS1-MS4的與抹除閘極EG的相對的側面上。
參看圖15，可在選擇閘極SG的側壁上以及位於選擇閘極SG上方的硬罩幕層320的剩餘部分的側壁上形成主側壁間隔件MSW。在實施例中，主側壁間隔件MSW包含氮化矽。然而，其它合適的材料也在本公開的考慮範圍內。在實施例中，主側壁間隔件MSW包括氮化矽，且可通過例如CVD、電漿增強化學氣相沉積（PECVD）或LPCVD等任何合適的方法來形成。
參看圖16，可在主側壁間隔件MSW之間的基底210的暴露部分中形成汲極區DR。可通過自對準離子植入製程或通過沉積金屬（例如Ti、Ni、W）的薄層並加熱以使金屬與基底進行反應從而形成金屬矽化物而形成汲極區DR。汲極區DR的形成界定分離閘極記憶單元SGMC1、分離閘極記憶單元SGMC2的外部邊界。
參看圖17，在形成自對準汲極區DR之後，可在主側壁間隔件MSW的側壁上共形地沉積接觸件蝕刻停止層CESL。接觸件蝕刻停止層CESL可具有在35埃到75埃範圍內的厚度。在實施例中，可形成介電層390以填充相鄰成對的存儲堆疊M1-M4之間的任何空隙（open gap）。即，介電材料可沉積於接觸件蝕刻停止層CESL上。在實施例中，可執行CMP製程以移除位於各存儲堆疊M1-M4內的經圖案化硬罩幕層260並減小鄰近於存儲堆疊M1-M4而形成的硬罩幕層320的厚度。在實施例中，可執行CMP製程以使得在選擇閘極SG上方的所得硬罩幕層320可在250埃到400埃的範圍內。
參看圖18，可在基底210的記憶區212上方沉積氧化物硬罩幕層502。氧化物硬罩幕層502可由任何合適的氧化物（例如氧化矽）製成。
參看圖19，示出記憶區212的特寫540，其中在氧化物硬罩幕層502上方沉積光阻層504。光阻層504可經圖案化以暴露出氧化物硬罩幕層502的選擇部分。
參看圖20，可使用經圖案化光阻層504來圖案化氧化物硬罩幕層502，以使得氧化物硬罩幕層502具有與經圖案化光阻層504相同的圖案。如圖20中可看出，在圖案化氧化物硬罩幕層502之後，可暴露出選擇閘極SG上方的硬罩幕層320的第一部分320a，而硬罩幕層320的第二部分仍被經圖案化氧化物硬罩幕層502覆蓋。在實施例中，圖案化經圖案化氧化物硬罩幕層502可為使得完全暴露出抹除閘極EG上方的硬罩幕層320。
參看圖21，經圖案化氧化物硬罩幕層502可用作罩幕以圖案化硬罩幕層320，即移除硬罩幕層320的暴露的第一部分320a以形成接觸件蝕刻停止層320e。接著，可移除經圖案化氧化物硬罩幕層502。可例如使用CMP製程來完成氧化物硬罩幕層502的移除。在實施例中，未移除與主側壁MSW相鄰的硬罩幕層320的部分（即，接觸件蝕刻停止層320e）。在實施例中，可在多晶矽抹除閘極EG和選擇閘極SG的暴露表面上方沉積金屬（例如Co、Ni、Ti、Ta、W或其合金）層。可接著對晶片進行在750℃到1000℃範圍內的溫度下退火持續1小時到2小時，或者根據雷射的功率對晶片進行雷射退火持續數微秒到數秒，以在抹除閘極EG和選擇閘極SG的頂部上形成矽化物接觸件區396。另外，可例如使用CMP製程來移除氧化物硬罩幕層502。
參看圖22，可在記憶區212內沉積保護層PL2。保護層PL2可保護基底210的記憶區212，而邏輯裝置可隨後形成於基底的週邊區214中，如下文更詳細地論述。一同參看圖18，可從基底210移除穿隧層220、浮置閘極層230、阻擋層240、控制閘極層250以及硬罩幕層260，同時第二保護層PL2保護基底210的記憶區212。可在一系列蝕刻步驟中（例如通過一系列濕式蝕刻步驟）移除穿隧層220、浮置閘極層230、阻擋層240、控制閘極層250以及硬罩幕層260。
參看圖23，可在記憶區212和週邊區214上方共形地沉積閘極介電層330、閘極電極層340以及硬罩幕層350。在本文中，可初始地執行一個或多個製程（例如一個或多個微影製程和蝕刻製程）以移除隔離特徵IF1和隔離特徵IF2的任何突出部分，使得在週邊區214中產生平坦表面。隨後，可依序在基底210上方形成閘極介電層330、閘極電極層340以及硬罩幕層350。閘極介電層330可由合適的高k材料、其它非導電材料或其組合製成。高k材料的實例包含但不限於：二氧化鉿（hafnium oxide；HfO2）、氧化鉿矽（hafnium silicon oxide；HfSiO）、氧化鉿鉭（hafnium tantalum oxide；HfTaO）、氧化鉿鈦（hafnium titanium oxide；HfTiO）、氧化鉿鋯（hafnium zirconium oxide；HfZrO）、氧化鋯、氧化鈦、氧化鋁、二氧化鉿-氧化鋁（HfO2 -Al2 O3 ）或其它可適用的介電材料。閘極電極層340可由導電材料（例如多晶矽層）製成。硬罩幕層350可由氮化矽或其它合適的材料製成。可選地，可在形成閘極介電層330、閘極電極層340以及硬罩幕層350之前對基底210的表面執行平坦化製程。
在一些實施例中，閘極介電層330在可形成高電壓裝置的區域中可更厚，且在可形成低電壓裝置的區域中可更薄。因此，選擇閘極介電層300可具有厚區和比厚區更薄的薄區。因此，閘極介電層330可具有厚區和比厚區更薄的薄區。用於實現不同厚度的示例性方法可包含共形地沉積閘極介電層330，遮蔽閘極介電層330的第一區，同時不遮蔽閘極介電層的第二區，並薄化（例如蝕刻）閘極介電層330的第二區。因而所得的第二區比第一區更薄。
參看圖24，閘極介電層330、閘極電極層340以及硬罩幕層350可經圖案化以形成閘極堆疊GS1、閘極堆疊GS2以及閘極堆疊GS3。在實施例中，閘極堆疊GS1可以是位於被暴露的第一隔離特徵IF1上方的虛擬閘極堆疊。第二閘極堆疊GS2可以是高電壓存儲堆疊。第三閘極堆疊GS3可以是形成于週邊區214上方的邏輯存儲堆疊。可通過任何合適的微影製程和蝕刻製程來執行圖案化。
參看圖25，可在虛擬存儲堆疊GS1、高電壓存儲堆疊GS2以及邏輯存儲堆疊GS3的相對側壁上形成密封層382。舉例來說，可在圖21的週邊區214中的結構上方共形地形成介電密封層，且可執行蝕刻製程（例如非等向性蝕刻製程）以移除介電密封層的水平部分。餘留介電密封層的豎直部分以形成密封層382。密封層382可由氮化矽或其它合適的材料製成。其它合適的材料也在本公開的考慮範圍內。
參看圖26，可在閘極堆疊GS1到閘極堆疊GS3的側壁上的密封層382上形成側壁間隔件369。側壁間隔件369可由介電材料（例如氮化矽、氧化矽）和/或其它介電材料或其組合形成。側壁間隔件369可通過例如CVD、電漿增強化學氣相沉積（PECVD）或LPCVD等任何合適的方法製成。舉例來說，可在圖22的結構上方共形地形成介電間隔件層，並執行蝕刻製程（例如非等向性蝕刻製程）以移除介電間隔件層的水平部分並保留介電間隔件層的豎直部分以形成側壁間隔件369。
參看圖27，可在基底210的週邊區214中形成源極/汲極區SD1和源極/汲極區SD2。源極/汲極區SD1和源極/汲極區SD2可通過離子植入製程或通過與基底210的暴露部分形成矽化物來製成。
參看圖28，可選擇性地執行平坦化製程（例如CMP）以移除硬罩幕層350。可選地平坦化製程可暴露出閘極堆疊GS1到閘極堆疊GS3的頂部表面。
參看圖29，可從基底210的記憶區212移除第二保護層PL2，且可在基底210的整個表面上方形成層間介電層401、層間介電層402。可在基底210的記憶區212中形成汲極或源極（汲極/源極）接觸件400，且在基底210的週邊部分中形成源極/汲極接觸件Cl到C4。汲極/源極接觸件400和源極/汲極接觸件Cl到C4可通過在層間介電層401、層間介電層402中非等向性蝕刻形成通孔並使用導電材料（例如多晶矽或金屬（例如Ni、Ti、W、Cu、Al或其合金））填充通孔而製成。在實施例中，相鄰成對的存儲堆疊M1-M4之間的層間介電層401、層間介電層402以及介電層390可由氧化物製成，而接觸件蝕刻停止層320e可由氮化矽製成。如此，可選擇用於形成通孔的非等向性蝕刻以相對於氮化物選擇性地蝕刻氧化物。因此，在移除介電層390時，接觸件蝕刻停止層320e將導致通孔變窄。以這種方式，汲極/源極接觸件400可與汲極/源極區DR自對準，同時比沒有使用接觸件蝕刻停止層320e將汲極/源極接觸件400與汲極/源極區DR自對準所形成的汲極/源極接觸件更窄。以這種方式，可使第一分離閘極記憶單元SGMC1和第二分離閘極記憶單元SGMC2比汲極/源極接觸件沒有自對準的情況更接近於彼此。
參看圖30，呈現圖29的特寫。如圖30中可看出，汲極/源極接觸件400包括位於接觸件蝕刻停止層320e上方的第一寬部分404，以及位於接觸件蝕刻停止層320e鄰近處且在接觸件蝕刻停止層320e下方的第二窄部分405。即，使用自對準製程制得的汲極/源極接觸件400產生在位於接觸件蝕刻停止層320e處具有輪廓不連續性的汲極/源極接觸件400。在接觸件蝕刻停止層320e上方，汲極/源極接觸件400包括第一部分404，而在接觸件蝕刻停止層320e下方，汲極/源極接觸件400包括第二部分405。因此，汲極接觸件在位於第一分離閘極記憶單元和第二分離閘極記憶單元（SGMC1和SGMC2）上方的接觸件蝕刻停止層320e處可具有輪廓不連續性，其中汲極/源極接觸件400可具有在蝕刻停止層上方的第一部分404和在接觸件蝕刻停止層320e下方的第二部分405，且第一部分404比第二部分405更寬。
如圖30中所示，形成於主側壁間隔件MSW上的接觸件蝕刻停止層320e和接觸件蝕刻停止層（CESL）使經蝕刻通孔的寬度變窄。使用接觸件蝕刻停止層320e和接觸件蝕刻停止層（CESL）的變窄通孔的寬度使通孔和後續汲極/源極接觸件400的寬度變窄到W1。相反地，沒有接觸件蝕刻停止層320e和接觸件蝕刻停止層CESL所形成的汲極接觸件通孔和後續汲極接觸件400N可被形成為具有寬度W2。
圖31是根據一些實施例的用於在不同階段製造EFS3記憶體裝置的方法100的製程流程圖。參看圖31，方法100開始於操作102,在基底210上形成至少兩個分離閘極記憶單元SGMC1、SGMC2。方法100接著進行到操作104，其中可將硬罩幕層320圖案化以隨後形成接觸件蝕刻停止層320e。接著，方法100進行到操作106，其中可在基底210上方形成層間介電層401、層間介電層402。參看圖31，方法100進行到操作108，其中可執行蝕刻製程以形成通孔從而暴露出汲極區DR以及源極/汲極區SD1和源極/汲極區SD2。在實施例中，蝕刻製程包括非等向性地蝕刻位於至少兩個分離閘極記憶單元SGMC1、分離閘極記憶單元SGMC2之間的層間介電層401、層間介電層402以及介電層390，使得在移除位於兩個分離閘極記憶單元SGMC1、SGMC2上方的層間介電層401和位於至少兩個分離閘極記憶單元SGMC1、SGMC2之間的介電層390時，接觸件蝕刻停止層320e導致汲極接觸件通孔變窄。
本公開的實施例涉及具有自對準汲極接觸件的快閃記憶體結構和製造這些結構的方法。具體地說，在自對準製程中，在分離閘極記憶單元SGMC1、分離閘極記憶單元SGMC2的製造中，可使用硬罩幕以形成接觸件蝕刻停止層。接觸件蝕刻停止層的存在可減小通過選擇性蝕刻製程形成的分離閘極記憶單元SGMC1與分離閘極記憶單元SGMC2之間的汲極接觸件通孔的寬度（和最終地汲極接觸件的寬度）。與不使用自對準製程和接觸件蝕刻停止層形成的EFS3記憶單元的分離閘極記憶單元相比，通過使用自對準製程來製造汲極接觸件，可使得所製造的EFS3記憶體裝置中EFS3記憶單元MC1的成對的分離閘極記憶單元SGMC1、SGMC2與相鄰的成對分離閘極記憶單元SGMC1、SGMC2更接近。因此，本文中所公開的EFS3記憶體裝置可比傳統方法形成的EFS3記憶體裝置操作更快，這是因為載流子行進到EFS3記憶單元MC1、EFS3記憶單元MC2以及在EFS3記憶單元MC1、EFS3記憶單元MC2內行進的距離更短。此外，可使所公開的實施例EFS3記憶體裝置更小，這是因為所公開的實施例EFS3記憶單元MC1、記憶單元MC2可被形成為更接近彼此。另外，自對準製程的更好對準可產生比沒有使用自對準製程制得的記憶單元更可靠的分離閘極記憶單元SGMC1、分離閘極記憶單元SGMC2。
實施例涉及一種記憶體裝置，所述記憶體裝置包含具有位於基底210上方的第一存儲堆疊MS的第一分離閘極記憶單元SGMC1。第一存儲堆疊MS包含第一浮置閘極FG和位於第一浮置閘極FG上方的第一控制閘極CG。第一分離閘極記憶單元SGMC1還具有位於第一浮置閘極FG和第一控制閘極CG鄰近處的第一選擇閘極SG，以及位於第一選擇閘極SG的頂部表面的一部分上方的接觸件蝕刻停止層320e。
另一實施例涉及一種記憶體裝置，所述記憶體裝置包含：位於基底210上的第一分離閘極記憶單元SGMC1；位於基底210上的第二分離閘極記憶單元SGMC2；以及位於第一分離閘極記憶單元SGMC1與第二分離閘極記憶單元SGMC2之間且電連接到基底210中的汲極/源極區DR的汲極/源極接觸件400。汲極/源極接觸件400在位於第一分離閘極記憶單元SGMC1和第二分離閘極記憶單元SGMC2上方的接觸件蝕刻停止層320e處具有輪廓不連續性，其中汲極/源極接觸件400具有位於接觸件蝕刻停止層320e上方的第一部分和位於接觸件蝕刻停止層320e下方的第二部分，且第一部分比第二部分更寬。
另一實施例涉及一種製造記憶體裝置的方法，所述方法包含在基底210上形成至少兩個分離閘極記憶單元（例如SGMC1、SGMC2）的操作。至少兩個分離閘極記憶單元（例如SGMC1、SGMC2）中的每一個包含：一對存儲堆疊（例如MS1、MS2），所述一對存儲堆疊包括浮置閘極FG和位於浮置閘極FG上方的控制閘極CG；位於一對存儲堆疊（例如MS1、MS2）之間的共源極CS；位於共源極CS上方的抹除閘極EG；鄰近於存儲堆疊（例如MS1、MS2）中的每一個的選擇閘極SG，所述選擇閘極SG位於抹除閘極EG的對向；以及位於至少兩個分離閘極記憶單元（例如SGMC1、SGMC2）之間的介電層。製造記憶體裝置的方法更包含在至少兩個分離閘極記憶單元（例如SGMC1、SGMC2）上方圖案化硬罩幕層320以在選擇閘極SG上方形成接觸件蝕刻停止層320e的操作。方法更包含在至少兩個分離閘極記憶單元（例如SGMC1、SGMC2）上方形成層間介電層401、層間介電層402的操作。製造記憶體裝置的方法更包含以下操作：非等向性地蝕刻層間介電層402和位於至少兩個分離閘極記憶單元（例如SGMC1、SGMC2）之間的介電層390，使得當可移除位於至少兩個分離閘極記憶單元（例如SGMC1、SGMC2）上方的層間介電層402和位於至少兩個分離閘極記憶單元（例如SGMC1、SGMC2）之間的介電層390時，接觸件蝕刻停止層320e導致汲極接觸件通孔變窄。
前文概述若干實施例的特徵使得本領域的技術人員可更好地理解本公開的各方面。本領域的技術人員應瞭解，其可易於將本公開用作設計或修改用於執行本文中所引入的實施例的相同目的和/或實現相同優勢的其它製程和結構的基礎。本領域的技術人員還應認識到，此類等效構造並不脫離本公開的精神和範圍，且其可在不脫離本公開的精神和範圍的情況下在本文中進行各種改變、替代以及更改。
100:方法 102、104、106、108:操作 210:基底 212:記憶區 214:週邊區 220:穿隧層 230:浮置閘極層 240:阻擋層 250:控制閘極層 260:硬罩幕層 270、369:側壁間隔件 280:閘極間介電層 300:選擇閘極介電層 310:導電層 320、350:硬罩幕層 320a:第一部分 320e:接觸件蝕刻停止層 330:閘極介電層 340:閘極電極層 382:密封層 390:介電層 396:矽化物接觸件區 400、400N:接觸件 401、402:層間介電層 404:第一寬部分 405:第二窄部分 502:氧化物硬罩幕層 504:光阻層 540:特寫 260A、260B、260C:堆疊層 Cl、C2、C3、C4:源極/汲極接觸件 CESL:接觸件蝕刻停止層 CR:溝道區 CG:控制閘極 CS:源極區 CSD:共源極介電層 DR:汲極區 EG:抹除閘極 FG:浮置閘極 GS1、GS2、GS3:閘極堆疊 IF1、IF2:隔離特徵/淺溝槽隔離結構 MC1、MC2:記憶單元 MS、MS1、MS2、MS3、MS4:存儲堆疊 MSW:主側壁間隔件 PL2:保護層 SD1、SD2:源極/汲極區 SG:選擇閘極 SGMC1、SGMC2、SGMC3、SGMC4:分離閘極記憶單元 W1、W2:寬度
結合附圖閱讀以下詳細描述會最佳地理解本發明的各方面。應注意，根據業界中的標準慣例，各種特徵未按比例繪製。實際上，為了論述清楚起見，可任意地增大或減小各種特徵的尺寸。 圖1是根據一些實施例的分離閘極快閃記憶單元（split-gate flash memory cell）的豎直橫截面圖。 圖2是示出根據一些實施例的用於製造半導體裝置的方法中的形成隔離特徵的步驟的豎直橫截面圖。 圖3是示出根據一些實施例的用於製造半導體裝置的方法中的形成穿隧介電層和浮置閘極層的步驟的豎直橫截面圖。 圖4是示出根據一些實施例的用於製造半導體裝置的方法中的形成阻擋介電層、控制閘極層以及硬罩幕層的步驟的豎直橫截面圖。 圖5是示出根據一些實施例的用於製造半導體裝置的方法中的圖案化控制閘極的步驟的豎直橫截面圖。 圖6是示出根據一些實施例的用於製造半導體裝置的方法中的在控制閘極上形成側壁的步驟的豎直橫截面圖。 圖7是示出根據一些實施例的用於製造半導體裝置的方法中的圖案化浮置閘極的步驟的豎直橫截面圖。 圖8是示出根據一些實施例的用於製造半導體裝置的方法中的形成閘極間介電層的步驟的豎直橫截面圖。 圖9是示出根據一些實施例的用於製造半導體裝置的方法中的形成共源極（common source）的步驟的豎直橫截面圖。 圖10是示出根據一些實施例的用於製造半導體裝置的方法中的形成選擇閘極介電層的步驟的豎直橫截面圖。 圖11是示出根據一些實施例的用於製造半導體裝置的方法中的形成導電層的步驟的豎直橫截面圖。 圖12是示出根據一些實施例的用於製造半導體裝置的方法中的圖案化導電層以形成抹除閘極的步驟的豎直橫截面圖。 圖13是示出根據一些實施例的用於製造半導體裝置的方法中的沉積硬罩幕的步驟的豎直橫截面圖。 圖14是示出根據一些實施例的用於製造半導體裝置的方法中的形成選擇閘極的步驟的豎直橫截面圖。 圖15是示出根據一些實施例的用於製造半導體裝置的方法中的形成主側壁間隔件的步驟的豎直橫截面圖。 圖16是示出根據一些實施例的用於製造半導體裝置的方法中的形成汲極區的步驟的豎直橫截面圖。 圖17是示出根據一些實施例的用於製造半導體裝置的方法中的形成接觸件蝕刻停止層以及在記憶區上方沉積和圖案化氧化物層的步驟的豎直橫截面圖。 圖18是示出根據一些實施例的用於製造半導體裝置的方法中的在記憶區上方沉積氧化物硬罩幕的步驟的豎直橫截面圖。 圖19是圖18的豎直橫截面圖的記憶區的特寫，其示出根據一些實施例的用於製造半導體裝置的方法中的沉積和圖案化光阻的步驟。 圖20是圖18的豎直橫截面圖的記憶區的特寫，其示出根據一些實施例的用於製造半導體裝置的方法中使用圖19所示出的經圖案化光阻來圖案化氧化物硬罩幕層的步驟。 圖21是示出使用經圖案化的氧化物硬罩幕層來圖案化硬罩幕層的步驟的豎直橫截面圖。 圖22是示出根據一些實施例的用於製造半導體裝置的方法中的在記憶區上方沉積保護層的步驟和從週邊區移除穿隧介電層、浮置閘極層、阻擋介電層、控制閘極層以及硬罩幕層的步驟的豎直橫截面圖。 圖23是示出根據一些實施例的用於製造半導體裝置的方法中的形成閘極介電層、閘電極層以及硬罩幕層的步驟的豎直橫截面圖。 圖24是示出根據一些實施例的用於製造半導體裝置的方法中的圖案化閘極電極的步驟的豎直橫截面圖。 圖25是示出根據一些實施例的用於製造半導體裝置的方法中的在閘極堆疊上形成密封層的步驟的豎直橫截面圖。 圖26是示出根據一些實施例的用於製造半導體裝置的方法中的形成間隔件的步驟的豎直橫截面圖。 圖27是示出根據一些實施例的用於製造半導體裝置的方法中的形成源極/汲極區的步驟的豎直橫截面圖。 圖28是示出根據一些實施例的用於製造半導體裝置的方法中的平坦化基底的週邊區的步驟的豎直橫截面圖。 圖29是示出根據一些實施例的用於製造半導體裝置的方法中的形成接觸件的步驟的豎直橫截面圖。 圖30是圖29的豎直橫截面圖的部分的特寫。 圖31是根據一些實施例的用於製造半導體裝置的方法的流程圖。
210:基底
CR:溝道區
CG:控制閘極
CS:源極區
CSD:共源極介電層
DR:汲極區
EG:抹除閘極
FG:浮置閘極
MC1、MC2:記憶單元
SG:選擇閘極
SGMC1、SGMC2、SGMC3、SGMC4:分離閘極記憶單元

Claims (20)

  1. 一種記憶體裝置，包括： 第一分離閘極記憶單元,包括： 第一存儲堆疊,位於基底上方,所述第一存儲堆疊包括： 第一浮置閘極；以及 第一控制閘極，位於所述第一浮置閘極上方；以及 第一選擇閘極,鄰近於所述第一浮置閘極和所述第一控制閘極；以及 第一接觸件蝕刻停止層,位於所述第一選擇閘極的頂部表面的一部分上方。
  2. 如請求項1所述的記憶體裝置，更包括： 第二存儲堆疊，位於所述基底上方，所述第二存儲堆疊包括： 第二浮置閘極；以及 第二控制閘極，位於所述第一浮置閘極上方；以及 第二選擇閘極,鄰近於所述第二浮置閘極和所述第二控制閘極；以及 第二接觸件蝕刻停止層，位於所述第二選擇閘極的頂部表面的一部分上方。
  3. 如請求項2所述的記憶體裝置，更包括位於所述第一存儲堆疊與所述第二存儲堆疊之間的第一抹除閘極。
  4. 如請求項3所述的記憶體裝置，更包括位於所述第一抹除閘極下方的共源極。
  5. 如請求項4所述的記憶體裝置，更包括： 第二分離閘極記憶單元,包括： 第三存儲堆疊，位於所述基底上方，所述第三存儲堆疊包括： 第三浮置閘極；以及 第三控制閘極，位於所述第三浮置閘極上方；以及 第三選擇閘極,鄰近於所述第三浮置閘極和所述第三控制閘極；以及 第三接觸件蝕刻停止層,位於所述第三選擇閘極的頂部表面的一部分上方；以及 第四存儲堆疊，位於所述基底上方，所述第四存儲堆疊包括： 第四浮置閘極；及 第四控制閘極，位於所述第四浮置閘極上方；以及 第四選擇閘極，鄰近於所述第四浮置閘極和所述第二控制閘極；以及 第四接觸件蝕刻停止層，位於所述第四選擇閘極的頂部表面的一部分上方； 第二抹除閘極，位於所述第三存儲堆疊與所述第四存儲堆疊之間；以及 汲極區，位於所述第二存儲堆疊與所述第三存儲堆疊之間。
  6. 如請求項5所述的記憶體裝置，更包括與所述汲極區接觸的自對準汲極接觸件。
  7. 如請求項6所述的記憶體裝置，其中所述汲極接觸件在位於所述第二選擇閘極和所述第三選擇閘極上方的所述第二接觸件蝕刻停止層和所述第三接觸件蝕刻停止層中的每一者處具有輪廓不連續性，其中所述汲極接觸件具有第一部分以及第二部分，所述第一部分位於所述第二選擇閘極和所述第三選擇閘極上方的所述第二接觸件蝕刻停止層和所述第三接觸件蝕刻停止層上方，所述第二部分位於所述第二選擇閘極和所述第三選擇閘極上方的所述第二接觸件蝕刻停止層和所述第三接觸件蝕刻停止層下方，並且所述第一部分比所述第二部分更寬。
  8. 如請求項6所述的記憶體裝置，其中所述汲極區包括植入離子。
  9. 如請求項6所述的記憶體裝置，其中所述汲極區包括自對準矽化物。
  10. 一種記憶體裝置，包括： 第一分離閘極記憶單元，位於基底上； 第二分離閘極記憶單元，位於所述基底上；以及 汲極接觸件，位於所述第一分離閘極記憶單元與所述第二分離閘極記憶單元之間且電連接到位於所述基底中的汲極區， 其中所述汲極接觸件在位於所述第一分離閘極記憶單元和所述第二分離閘極記憶單元上方的接觸件蝕刻停止層處具有輪廓不連續性，其中所述汲極接觸件具有位於所述接觸件蝕刻停止層上方的第一部分以及位於所述接觸件蝕刻停止層下方的第二部分，並且所述第一部分比所述第二部分更寬。
  11. 如請求項10所述的記憶體裝置，其中所述汲極接觸件的所述第二部分具有垂直於所述基底的表面的恒定直徑。
  12. 如請求項11所述的記憶體裝置，其中所述汲極區為自對準的。
  13. 如請求項10所述的記憶體裝置，其中所述基底是絕緣體上矽基底。
  14. 如請求項10所述的記憶體裝置，更包括位於所述基底的週邊區中的邏輯電晶體。
  15. 一種製造記憶體裝置的方法，包括： 在基底上形成至少兩個分離閘極記憶單元，所述至少兩個分離閘極記憶單元中的每一者包括： 一對存儲堆疊，包括浮置閘極和位於所述浮置閘極上方的控制閘極； 共源極，位於所述一對存儲堆疊之間； 抹除閘極，位於所述共源極上方；以及 選擇閘極，鄰近於所述一對存儲堆疊中的每一者，所述選擇閘極位於所述抹除閘極的對向；以及 介電層，位於所述至少兩個分離閘極記憶單元之間； 在所述至少兩個分離閘極記憶單元上方圖案化硬罩幕層，以在所述選擇閘極上方形成接觸件蝕刻停止層； 在所述至少兩個分離閘極記憶單元上方形成層間介電層；以及 非等向性地蝕刻所述層間介電層和位於所述至少兩個分離閘極記憶單元之間的所述介電層，使得當移除位於所述至少兩個分離閘極記憶單元上方的所述層間介電層和位於所述至少兩個分離閘極記憶單元之間的所述介電層時，所述接觸件蝕刻停止層導致汲極接觸件通孔變窄。
  16. 如請求項15所述的製造記憶體裝置的方法，更包括在所述汲極接觸件通孔中沉積導電材料以形成汲極接觸件，所述汲極接觸件電接觸位於所述至少兩個分離閘極記憶單元之間的所述基底中的汲極區。
  17. 如請求項16所述的製造記憶體裝置的方法，其中所述汲極接觸件具有輪廓不連續性，其中所述汲極接觸件的下部部分的直徑比所述汲極接觸件的上部部分的直徑更小。
  18. 如請求項15所述的製造記憶體裝置的方法，更包括使用所述硬罩幕層在所述至少兩個分離閘極記憶單元之間形成自對準汲極區以與所述汲極區自對準。
  19. 如請求項18所述的製造記憶體裝置的方法，其中所述自對準汲極區是通過使用所述硬罩幕層作為罩幕通過離子植入法將離子植入到所述基底中而形成。
  20. 如請求項18所述的製造記憶體裝置的方法，其中所述自對準汲極區是通過在位於所述至少兩個分離閘極記憶單元之間的區域中沉積金屬以及使所述金屬與所述基底進行反應而形成，其中所述基底包括矽。
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