KR100543471B1 - 노어형 플래시 메모리 셀의 콘택 구조 형성방법 - Google Patents

노어형 플래시 메모리 셀의 콘택 구조 형성방법 Download PDF

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Abstract

노어형 플래시 메모리 셀의 콘택 구조 형성방법을 제공한다. 이 방법은 기판 상에 서로 인접하여 제1 게이트 패턴 및 제2 게이트 패턴을 형성하는 것을 포함한다. 제1 및 제2 게이트 패턴 사이에 갭 영역이 형성되도록 제1 및 제2 게이트 패턴 상에 식각저지막을 형성한다. 식각저지막 상에 평탄화된 층간절연막을 형성한다. 층간절연막을 이방성 식각하여 갭 영역에 갭 영역의 폭보다 좁은 부분 콘택홀을 형성한다. 부분 콘택홀의 측벽을 등방성 식각하여 식각저지막이 서로 대향하여 노출된 측벽을 갖는 콘택홀을 형성한다. 콘택홀 내에 도전막을 채워 상기 기판에 전기적으로 접속된 콘택 플러그를 형성한다.

Description

노어형 플래시 메모리 셀의 콘택 구조 형성방법{METHOD OF FORMING CONTACT STRUCTURE OF A NOR-TYPE FLASH MEMORY CELL}
도 1 내지 도 3은 종래기술에 따른 노어형 플래시 메모리 셀의 제조방법을 개략적으로 설명하기 위한 공정단면도들이다.
도 4는 노어형 플래시 메모리 소자의 셀 어레이를 나타낸 도면이다.
도 5는 전형적인 노어형 플래시 메모리 소자의 기억 셀을 나타낸 도면이다.
도 6은 본 발명의 바람직한 실시예에 따른 노어형 플래시 메모리 셀 어레이를 나타낸 평면도이다.
도 7 내지 도 9, 도 10a 및 도 11a는 본 발명의 제1 실시예에 따른 노어형 플래시 메모리의 콘택 구조 형성방법을 설명하기 위한 공정단면도들이다.
도 10b 및 도 11b는 본 발명의 제1 실시예의 변형례를 설명하기 위한 공정단면도들이다.
도 12 내지 도 15 및 도 16a는 본 발명의 제2 실시예에 따른 노어형 플래시 메모리 소자의 컨택 구조를 형성하기 위한 방법을 나타낸 공정단면도들이다.
도 16b는 본 발명의 제2 실시예의 변형례를 설명하기 위한 공정단면도이다.
도 17 내지 도 20 및 도 21a는 본 발명의 제3 실시예에 따른 노어형 플래시 메모리 소자의 제조방법을 설명하기 위한 공정단면도들이다.
도 21b는 본 발명의 제3 실시예의 변형례를 설명하기 위한 공정단면도이다.
본 발명은 노어형 플래시 메모리 소자의 제조방법에 관한 것으로써, 더 구체적으로 메모리 셀의 콘택 구조 형성방법에 관한 것이다.
노어형 플래시 메모리 소자는 랜덤 억세스가 가능하여 낸드형 플래시 메모리 소자와 같이 스토리지에는 적절하지 않지만 데이타의 변경이 잦은 어플리케이션에 적합한 플래시 메모리 소자이다. 노어형 플래시 메모리 소자의 셀 어레이는 행방향 및 열 방향으로 메모리 셀들과, 각각의 메모리 셀들을 억세스 하기 위한 비트라인 콘택들을 포함한다. 미합중국 특허번호 6,197,639호 "노어형 플래시 메모리 소자의 제조 방법"(U.S. Patent No. 6,197,639 "METHOD FOR MANUFACTURING NOR-TYPE FLASH MEMORY DEVICE")는 자기정렬콘택(SAC;self-aligned contact)을 채택하여 비트라인 콘택을 형성하는 방법을 기술하고 있다.
도 1 내지 도 3은 종래기술에 따른 노어형 플래시 메모리 셀의 제조방법을 개략적으로 설명하기 위한 공정단면도들이다.
도 1을 참조하면, 반도체 기판(10)에 소자분리막(12)을 형성하여 활성영역(14)을 한정한다. 상기 활성영역(14) 상에 터널산화막(16)을 형성하고, 상기 터널 산화막(16) 상에 복수개의 게이트 패턴들(26)을 형성한다. 각각의 게이트 패턴(26)은 플로팅 게이트(18), 게이트 층간 유전막(20), 제어게이트 전극(22) 및 캐핑층(24)이 적층된 구조를 가진다. 상기 게이트 패턴들(26) 사이의 활성영역(14) 내에 불순물을 주입하여 소오스 영역(32s) 및 드레인 영역(32d)을 형성한다. 상기 게이트 패턴(26)의 측벽에 스페이서 패턴(28)을 형성하고, 평탄화된 층간절연막(30)을 기판의 전면에 형성한다. 상기 스페이서 패턴(28) 및 상기 층간절연막(30)은 서로 식각선택성을 가지는 물질로 형성한다.
도 2를 참조하면, 상기 층간절연막(30)을 패터닝하여 상기 소오스 영역(32s) 및 상기 드레인 영역(32d)이 노출된 콘택홀(34)을 각각 형성한다. 상기 층간절연막(30)은 상기 스페이서 패턴(28)을 식각저지막으로 사용하여 패터닝한다. 따라서, 상기 콘택홀(34)은 상기 스페이서 패턴(28)에 자기정렬된다.
도 3을 참조하면, 상기 콘택홀(34) 내에 도전물질을 채워 상기 소오스 영역(32s)에 접속된 소오스 콘택 패턴(36s) 및 상기 드레인 영역(32d)에 접속된 드레인 콘택 패턴(36d)을 형성한다.
도 4는 노어형 플래시 메모리 소자의 셀 어레이를 나타낸 도면이다.
도 4를 참조하면 노어형 플래시 메모리 소자의 셀 어레이는 복수개의 블록들을 포함한다. 각 블록은 2차원적으로 배열된 기억 셀들로 구성되고, 행 방향의 기억 셀들은 워드라인(WL)에 병렬로 연결되고, 열 방향의 기억 셀들은 비트라인(BL)에 병렬도 연결된다. 워드라인과 비트라인의 교차지점에 기억셀이 배치되는 노어형 플래시 메모리 소자는 워드라인과 비트라인을 선택하여 기억 셀을 억세스할 수 있는 랜덤 억세스가 가능하다. 따라서, 동작 시간이 짧은 기입 및 읽기 동작은 하나의 기억 셀에 독립적으로 수행될 수 있다. 그러나, 상대적으로 긴 시간이 소요되는 소거동작은 블록 단위로 수행함으로써 전체 동작 시간을 감소시킬 수 있다. 노어형 플래시 메모리 소자뿐만 아니라 낸드형 플래시 메모리 소자를 포함한 전반적인 플래시 메모리 소자에서도 블록 소거를 실시한다.
소거 동작은 블록의 전체 기억 셀을 예비기입한 후 블록 전체에 일괄적으로 수행된다. 일반적으로 임의의 소거 펄스가 가해진 후에도 블록 내에는 소거되지 않은 기억셀들이 존재한다. 따라서, 소거와 확인(verification)를 임의의 횟수만큼 반복하여 블록 내의 전체 기억 셀을 소거한다. 소거와 확인의 횟수가 많아질 수록 소거 시간이 길어진다. 블록내의 기억 셀들의 소거가 균일하지 못한 이유는 기억 셀들의 구성 요소들의 구조적 불균일에서도 그 원인을 찾을 수도 있다. 특히, 낸드형 셀 어레이에 비해 각각의 기억 셀에 비트라인이 접속되는 노어형 셀 어레이는 구조적 불균일이 발생할 확률이 더욱 높다.
본 발명이 이루고자 하는 기술적 과제는 종래기술의 문제점을 해결하기 위하여 노어형 플래시 메모리 소자의 소거 균일성을 확보할 수 있는 콘택 구조의 형성방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 노어형 플래시 메모리 소자의 기억 셀에서 드레인 콘택 패턴과 플로팅 게이트 사이의 기생 커패시턴스가 균일한 셀 어레이를 구성하기 위한 콘택 구조의 형성방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은 변형된 자기정렬콘택 구조 형성방법을 제공한다. 이 방법은 기판 상에 서로 인접하여 제1 게이트 패턴 및 제2 게이트 패턴을 형성하는 것을 포함한다. 상기 제1 및 제2 게이트 패턴 사이에 갭 영역이 형성되도록 상기 제1 및 제2 게이트 패턴 상에 식각저지막을 형성한다. 상기 식각저지막 상에 평탄화된 층간절연막을 형성한다. 상기 층간절연막을 이방성 식각하여 상기 갭 영역에 상기 갭 영역의 폭보다 좁은 부분 콘택홀을 형성한다. 상기 부분 콘택홀의 측벽을 등방성 식각하여 상기 식각저지막이 서로 대향하여 노출된 측벽을 갖는 콘택홀을 형성한다. 상기 콘택홀 내에 도전막을 채워 상기 기판에 전기적으로 접속된 콘택 플러그를 형성한다.
상기 식각저지막에 대한 상기 층간절연막의 식각선택비는 이방성 식각보다 등방성 식각에서 더 높은 것이 바람직하다. 게이트 패턴은 차례로 적층된 터널산화막, 부유게이트, 게이트 층간유전막 및 제어게이트 패턴을 포함하는데, 상기 제어게이트 패턴 상부에 캐핑층이 더 적층될 수도 있다.
본 발명의 일 실시예에서, 상기 식각저지막은 상기 제1 및 제2 게이트 패턴이 형성된 기판의 전면에 콘포말하게 형성할 수 있다. 상기 콘택홀을 형성한 후 상기 콘택홀 하부의 식각저지막을 제거하여 기판을 노출시킬 수 있다. 이 때, 상기 콘택홀이 형성된 기판의 전면에 상기 식각저지막과 동일한 물질인 스페이서 절연막을 콘포말하게 형성하고, 상기 스페이서 절연막 및 상기 식각저지막을 이방성 식각하여 기판을 노출시킬 수 있다. 본 발명의 다른 실시예에서, 상기 식각저지막을 형성하기 전에 상기 게이트 패턴의 측벽에 스페이서 절연막을 더 형성할 수도 있다. 상기 스페이서 절연막은 식각저지막에 대한 식각선택성을 가지는 물질로 형성할 수 있다.
본 발명의 또다른 실시예에서, 상기 식각저지막은 스페이서 패턴 형상으로 형성할 수도 있다. 구체적으로, 게이트 패턴이 형성된 기판의 전면에 상기 층간절연막에 대한 식각선택비를 갖는 식각저지막을 형성하고, 상기 식각저지막을 이방성 식각한다. 그 결과, 게이트 패턴의 측벽에 스페이서 식각저지막이 형성된다. 이 실시예에서 상기 게이트 패턴의 최상층은 층간절연막에 대한 식각선택성을 갖는 물질로 형성한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 5는 전형적인 노어형 플래시 메모리 소자의 기억 셀을 나타낸 도면이다.
도 5를 참조하면, 노어형 플래시 메모리 소자의 기억 셀은, 기판 상에 터널산화막(Tox), 부유게이트(FG), 게이트 층간 유전막(IDG) 및 제어게이트 전극(CG)이 적층된 게이트 패턴이 위치하고, 상기 게이트 패턴 양측에 소오스 영역(S) 및 드레 인 영역(D)이 형성된다. 소거 동작에서, 상기 게이트 패턴에 -10 volt 정도의 게이트 전압(Vg)이 인가되고, 상기 기판에 8 volt 정도의 기판 전압(Vb)이 인가된다. 소오스 전압(Vs) 및 드레인 전압(Vd)은 플로팅된다. 상기 터널 산화막(Tox) 양단의 전위차에 의한 FN터널링에 의해 기억 셀이 소거된다. 상기 전위차는 부유게이트에 커플링된 게이트 전압과 기판 전압에 의해 결정된다. 이론적으로 커플링된 게이트 전압 및 기판 전압의 전위차에 의해 상기 터널 산화막을 통하여 FN터널링이 일어나야함에도 불구하고 기억셀이 소거되지 않는 경우도 있다. 이는 드레인 전극에 부스팅된 기판 전압에 기인하는 것으로 보여진다.
도 5에 도시된 것과 같이, 드레인 전극은 플로팅되었기 때문에 기판 전압에 의해 부스팅되어 드레인 전극(드레인 콘택 패턴)과 플로팅 게이트 사이의 기생 커패시터에 의해 부스팅된 드레인 전압이 플로팅 게이트에 커플링된다. 이로 인하여 플로팅 게이트에 커플링되는 전체 전압이 낮아져 소거되지 않거나 느리게 소거되는 현상이 일어날 수 있다. 낸드형 플래시 메모리 소자의 셀 어레이와 달리, 각 기억 셀에 드레인 콘택 패턴이 형성되는 노어형 플래시 메모리 소자에서 이 문제는 더욱 더 심각하게 고려되어야 한다.
도 6은 본 발명의 바람직한 실시예에 따른 노어형 플래시 메모리 셀 어레이를 나타낸 평면도이다.
도 6에 도시된 것과 같이, 본 발명의 바람직한 실시예에 따른 노어형 셀 어레이는, 기판 상에 형성된 복수개의 활성영역(ACT)과 상기 활성영역(ACT)의 상부를 가로지르는 게이트 패턴들, 즉 워드라인들(WL)을 포함한다. 상기 워드라인(WL)과 상기 활성영역(ACT)이 교차하는 영역에 부유게이트(FG)가 형성된다. 상기 워드라인(WL)은 일 방향으로는 공통소오스라인(CSL;common source line)과 인접하고, 다른 방향으로는 드레인 콘택, 즉 비트라인 콘택 플러그(BC;bit-line contact plug)와 인접한다. 상기 공통 소오스 라인(CSL)은 워드라인과 동일한 방향으로 기판 상에 신장되어 있고, 일정한 간격으로 소오스 콘택, 즉 소오스 스트래핑 콘택 플러그(SC; source strapping contact plug)가 형성될 영역을 포함한다. 상기 워드라인(WL)의 상부를 가로질러 비트라인(BL)과 소오스 스트래핑(SS)이 배치되는데, 상기 비트라인(BL)은 상기 비트라인 콘택 플러그들(BC)과 접속되고, 상기 소오스 스트래핑(SS)은 상기 소오스 스트래핑 콘택 플러그(SC)에 접속된다.
도 7 내지 도 9, 도 10a 및 도 11a는 본 발명의 제1 실시예에 따른 노어형 플래시 메모리의 콘택 구조 형성방법을 설명하기 위한 공정단면도들이다.
도 7을 참조하면, 반도체 기판(50) 상에 소자분리막을 형성하여 활성영역(52)을 한정한다. 상기 활성영역(52) 상에 터널산화막(54)을 형성하고, 상기 터널산화막(54) 상에 게이트 패턴, 즉 워드라인(WL)을 형성한다. 상기 게이트 패턴(WL)은 차례로 적층된 부유게이트(56), 게이트 층간 유전막(58) 및 제어게이트 전극(60)을 포함한다. 도 6에 도시된 것과 같이, 상기 제어게이트 전극(60)은 복수개의 활성영역들(52)의 상부를 가로지르고, 상기 부유게이트(56)는 게이트 패턴이 가로지르는 활성영역들의 각각에 분리되어 형성된다. 상기 제어게이트 전극(60)의 상부에는 캐핑층(62)이 더 형성될 수 있다. 상기 캐핑층(62)은 실리콘산화막, 실리콘 질화막 및 실리콘산질화막 중 선택된 하나 또는 이들의 조합이 적층되어 형성될 수 있다.
도 8을 참조하면, 상기 게이트 패턴(WL) 양측의 활성영역(52) 내에 각각 소오스 영역(64s) 및 드레인 영역(64d)이 형성된다. 상기 소오스 영역(64s) 및 상기 드레인 영역(64d)은 기판 내에 불순물을 주입하여 형성한다. 기판에 불순물을 주입하기에 앞서 상기 게이트 패턴들 사이의 소자분리막 중 일부분을 제거하여 상기 소오스 영역(64s)은 상기 게이트 패턴과 평행하게 신장되도록 형성할 수 있다. 상기 게이트 패턴(WL)의 측벽들에 스페이서 패턴(66)을 형성한다. 상기 스페이서 패턴(66)은 층간절연막에 대한 식각선택성을 가지는 물질로써, 예컨대 실리콘 질화막으로 형성할 수 있다. 따라서, 상기 스페이서 패턴(66)은 상기 층간절연막에 대한 식각저지막의 기능을 한다. 상기 드레인 영역(64d) 상부에서 상기 스페이서 패턴들(66)의 사이에 갭이 존재한다. 또한, 소오스 스트래핑 영역에서도 상기 스페이서 패턴들 사이에 갭이 존재한다.
도시하지는 않았지만 상기 스페이서 패턴(66)을 형성하기 전에 상기 게이트 패턴(WL)의 측벽에 실리콘산화막을 형성할 수도 있다.
도 9를 참조하면, 상기 스페이서 패턴(66)이 형성된 기판의 전면에 평탄화된 층간절연막(68)을 형성한다. 상기 층간절연막(68)은 실리콘산화막으로 형성할 수 있다. 상기 층간절연막(68) 상에 콘택홀이 정의된 포토레지스트 패턴(70)을 형성한다. 상기 콘택홀은 도 6의 비트라인 플러그(BC) 및 소오스 스트래핑 콘택 플러그(SC)에 대응된다. 그러나, 각각의 콘택홀은 상기 스페이서 패턴들(66) 사이의 갭의 폭보다 작은 직경을 가진다.
상기 포토레지스트 패턴(70)을 식각마스크로 사용하여 상기 층간절연막(68)의 일부분을 이방성 식각하여 부분 콘택홀(74)을 형성한다. 상기 부분 콘택홀(74)의 폭은 상기 스페이서 패턴들(66) 사이의 갭의 폭보다 작다.
도 10a를 참조하면, 상기 포토레지스트 패턴(70)을 식각마스크로 사용하여 상기 활성영역(52)이 노출되도록 상기 층간절연막(68)을 등방성 식각한다. 그 결과, 상기 부분 콘택홀(74)의 측벽이 리세스되어 상기 스페이서 패턴들(66)이 서로 대향하여 노출된 콘택홀(76)이 형성된다. 상기 스페이서 패턴들(66)에 대한 상기 층간절연막의 식각선택성 측면에서 등방성 식각은 이방성 식각에 대해 높은 식각선택성을 제공한다.
일반적으로 사진 식각 공정은 포토레지스트 패턴이 오정렬되는 경우가 발생할 수 있다. 종래의 자기정렬콘택이 적용된 방법에서 오정렬이 발생하면 콘택 플러그와 양측의 게이트 패턴들 사이의 거리가 달라질 수 있다. 다시말해서, 일 방향의 측벽 스페이서 패턴은 노출되는 반면, 다른 방향의 측벽 스페이서 패턴은 노출되지 않고, 콘택홀과 측벽스페이서 사이에 층간절연막이 잔존하게 된다. 도 5에 도시된 것과 같이, 콘택 플러그와 부유게이트 패턴 사이의 기생 커패시터는 소거동작에 많은 영향을 준다. 그러므로, 상기 콘택 플러그가 일 방향으로 쉬프트되어 양측의 부유게이트에 커플링되는 전압이 달라짐에 따라 블록 소거시 소거 불량이 발생할 수 있다.
이에 반하여 도 10a에 도시된 것과 같이, 상기 콘택 홀(76)은 부분 콘택홀(74)이 형성된 층간절연막(68)을 등방성 식각하여 서로 대향하는 스페이서 패턴(66)을 노출시킨다. 상기 스페이서 패턴(66)은 상기 층간절연막(68)에 대하여 식각선택성을 가지기 때문에 상기 부유게이트(56) 측벽의 스페이서 패턴(66)이 완전히 노출될 때까지 상기 층간절연막(68)을 등방성 식각하는 것도 가능하다. 따라서, 상기 포토레지스트 패턴(70)이 오정렬되어 형성되더라도 등방성 식각에 의해 서로 대향하는 스페이서 패턴(66)을 노출시킬 수 있다. 그 결과, 상기 콘택홀(76)로 부터 상기 부유게이트(56) 사이의 거리를 셀 어레이 전체에서 균일하게 유지할 수 있다. 소거 동작에서 부유게이트에 커플링되는 전압은 부유게이트와 콘택 플러그 사이의 기생커패시터와 관련되기 때문에 게이트 패턴 상부에서 오정렬은 소거 동작에 거의 영향을 미치지 않는다. 이 실시예에서, 상기 캐핑층(62)은 상기 층간절연막(68)에 대하여 식각선택성을 갖는 물질을 포함하는 것이 바람직하다. 예컨대, 상기 캐핑층(62)은 상기 스페이서 패턴(66)과 동일한 물질을 포함할 수도 있다.
도 11a를 참조하면, 상기 콘택 홀(76) 내에 도전막을 채워 비트라인 콘택 플러그(BC)를 형성한다. 도 6에 도시된 것과 같이 상기 소오스 스트래핑 영역에는 소오스 스트래핑 콘택 플러그(SC)가 형성된다.
도 10b 및 도 11b는 본 발명의 제1 실시예의 변형례를 설명하기 위한 공정단면도들이다.
도 10b를 참조하면, 상기 부분 콘택홀(76)이 형성된 층간절연막(68)을 등방성 식각하여 콘택홀(76)을 형성하고, 상기 포토레지스트 패턴(68)을 제거한다. 상기 기판의 전면에 상기 층간절연막(68)에 대한 식각선택성을 갖는 물질로써 스페이 서 절연막(78)을 형성한다. 상기 스페이서 절연막(78)은 상기 스페이서 패턴(66)과 동일한 물질로 형성할 수 있다. 상기 스페이서 절연막(78)을 이방성 식각하여 활성영역을 노출시킨다. 상기 콘택홀(76)의 측벽에 상기 스페이서 절연막(78)이 잔존한다.
도 11b를 참조하면, 상기 콘택홀(76) 내에 도전물질을 채워 비트라인 콘택 플러그(BC)를 형성한다. 도 6에 도시된 것과 같이 상기 소오스 스트래핑 영역에 소오스 스트래핑 콘택 플러그(SC)가 형성된다. 상기 스페이서 절연막(78)은 상기 플러그(BC)와 상기 부유게이트 패턴(WL) 사이의 기생 커패시턴스를 낮추는 역할을 함과 동시에, 상기 스페이서 패턴의 식각에 의해 발생할 수도 있는 플러그(BC, SC)과 제어게이트 전극(60)의 단락을 방지하는 역할도 한다.
도 12 내지 도 15 및 도 16a는 본 발명의 제2 실시예에 따른 노어형 플래시 메모리 소자의 컨택 구조를 형성하기 위한 방법을 나타낸 공정단면도들이다.
도 12를 참조하면, 기판(50) 상에 활성영역(52)을 한정하고, 상기 활성영역(52) 상에 터널산화막(54)을 형성한다. 상기 활성영역 상부에 게이트 패턴(WL)을 형성한다. 상기 게이트 패턴(WL)은 부유게이트(56), 게이트 층간유전막(58) 및 제어게이트 전극(60)을 포함한다. 상기 제어게이트 전극(60)은 복수개의 활성영역들(52)의 상부를 가로지르고, 상기 부유게이트(56)는 상기 제어게이트 전극(60)과 교차하는 활성영역(52) 상에 분리되어 형성된다. 상기 제어게이트 전극(60) 상부에는 캐핑층(62)이 더 형성될 수 있다.
계속해서 도 12를 참조하면, 상기 게이트 패턴들(WL) 사이의 활성영역(52) 내에 불순물을 주입하여 소오스 영역(64s) 및 드레인 영역(64d)을 형성한다. 불순물을 주입하는 단계이전에 상기 게이트 패턴들(WL) 사이의 소자분리막 중 일부분을 제거하여 상기 소오스 영역(64s)이 상기 게이트 패턴들(WL)과 평행하게 신장될 수 있다. 상기 소오스 영역(64s)은 일정한 간격으로 소오스 스트래핑 영역을 포함한다. 상기 소오스 영역(64s) 및 상기 드레인 영역(64d)이 형성된 결과물의 전면에 식각저지막(166)을 콘포말하게 형성한다. 상기 드레인 영역(64d)의 상부에는 상기 식각저지막(166)에 의해 정의되는 갭이 존재한다. 도시하지는 않았지만, 소오스 스트래핑 영역에도 상기 식각저지막(166)에 의해 정의되는 갭이 존재할 수 있다. 상기 식각저지막(166)은 층간절연막에 대한 식각선택성을 가지는 물질로써 예컨대 실리콘 질화막으로 형성할 수 있다. 상기 식각저지막(166)을 형성하기 전에 상기 게이트 패턴(WL)의 측벽을 덮는 실리콘산화막을 더 형성할 수도 있다.
도 13을 참조하면, 상기 식각저지막(166)이 형성된 기판의 전면에 평탄화된 층간절연막(168)을 형성한다. 상기 층간절연막(168)은 상기 식각저지막(166)에 대한 식각선택성을 가지는 물질로써 예컨대 실리콘 산화막으로 형성할 수 있다. 상기 층간절연막(168) 상에 콘택홀이 정의된 포토레지스트 패턴(170)을 형성한다. 상기 콘택홀은 상기 드레인 영역(64d) 및 상기 소오스 스트래핑 영역의 상부에서 상기 식각저지막(166)에 의한 갭의 폭보다 직경이 작다.
상기 포토레지스트 패턴(170)을 식각마스크로 사용하여 상기 층간절연막을 식각하여 부분 콘택홀(174)을 형성한다. 상기 부분 콘택홀(174)은 상기 식각저지막(166)에 의한 갭의 폭보다 좁은 폭을 가진다. 제1 실시예와 달리, 상기 층간절연막(168)의 하부에 상기 식각저지막(166)이 존재하기 때문에 상기 층간절연막(168)은 상기 식각저지막(166)을 식각마스크로 사용하여 이방성 식각할 수 있다. 상기 포토레지스트 패턴(170)이 오정렬되어 상기 부분 콘택홀(174)은 일방향으로 쉬프트되어 형성될 수도 있다.
도 14를 참조하면, 상기 포토레지스트 패턴(170)을 식각마스크로 사용하여 상기 층간절연막(168)을 등방성 식각하여 상기 게이트 패턴(WL) 측벽의 식각저지막(166)이 노출된 콘택홀(176)을 형성한다. 상기 포토레지스트 패턴(170)의 오정렬에 의해 상기 부분 콘택홀(174)이 일방향으로 쉬프트되더라도 등방성 식각에 의해 상기 콘택홀(176)은 양측의 식각저지막(166)을 노출시킬 수 있다. 또한, 상기 식각저지막(166)은 등방성 식각에서 식각저지막이 되기 때문에 셀 어레이 전체에서 상기 콘택홀은 인접한 부유게이트와 일정한 간격으로 형성될 수 있다.
도 15를 참조하면, 상기 포토레지스트 패턴(170)을 제거하고, 상기 콘택홀(176) 내에 노출된 상기 식각저지막(166)을 이방성 식각하여 상기 드레인 영역(64d)을 노출시킨다. 도시하지는 않았지만, 상기 소오스 스트래핑 영역에서 상기 소오스 영역(64s) 또한 노출된다.
도 16a를 참조하면, 상기 콘택홀(176) 내에 도전물질을 채워 상기 드레인 영역(64d)에 접속된 비트라인 콘택 플러그(BC) 및 상기 소오스 영역(64s)에 접속된 소오스 스트래핑 콘택 플러그(도 6의 SC)을 형성한다. 이 실시예에서, 상기 게이트 패턴(WL)은 상기 식각저지막(166)에 의해 덮이기 때문에 상기 캐핑층(62)은 상기 층간절연막(168)에 대한 식각선택성을 가지는 물질로 제한하지 않아도 된다.
도 16b는 본 발명의 제2 실시예의 변형례를 설명하기 위한 공정단면도이다.
도 16b를 참조하면, 상기 소오스 영역(64s) 및 상기 드레인 영역(64d)이 노출된 기판 상에 콘포말한 스페이서 절연막(178)을 형성한다. 상기 스페이서 절연막(178)은 상기 콘택홀(176) 내에서 상기 식각저지막(166) 및 상기 활성영역(52) 상에 콘포말하게 덮인다. 상기 스페이서 절연막(178)을 이방성 식각하여 상기 드레인 영역(64d) 및 상기 소오스 스트래핑 영역의 소오스 영역을 노출시킨다. 상기 드레인 영역 및 상기 소오스 영역이 노출된 콘택홀(176) 내에 도전물질을 채워 비트라인 콘택 플러그(BC) 및 소오스 스트래핑 콘택 플러그(도 6의 SC)을 형성한다.
상기 스페이서 절연막(178)은 상기 플러그(BC, SC)와 상기 부유게이트(56) 사이의 기생 커패시턴스를 낮춤과 동시에, 상기 식각저지막의 식각에 의해 상기 플러그(BC, SC)와 상기 제어게이트 전극(60)의 단락을 방지하는 기능을 한다. 따라서, 상기 스페이서 절연막(178)은 상기 층간절연막(168)에 대한 식각선택성을 가지는 물질로써, 상기 식각저지막(166)과 동일한 물질로 형성할 수도 있다.
도 17 내지 도 20 및 도 21a는 본 발명의 제3 실시예에 따른 노어형 플래시 메모리 소자의 제조방법을 설명하기 위한 공정단면도들이다.
도 17을 참조하면, 기판(50)에 활성영역(52)을 한정하고, 상기 활성영역(52) 상에 터널산화막(54)을 형성한다. 상기 터널산화막(54) 상에 복수개의 게이트 패턴들(WL)을 형성한다. 상기 게이트 패턴(WL)은 부유게이트(56), 게이트 층간 유전막(58) 및 제어 게이트 전극(60)을 포함한다. 상기 제어 게이트 전극(60)은 복 수개의 활성영역들(52)의 상부를 가로지르고, 상기 부유게이트(56)는 상기 제어 게이트 전극(60)과 상기 활성영역들(52)이 교차되는 지역에 분리되어 형성된다. 상기 게이트 패턴들(WL) 사이의 활성영역(52)에 불순물이 주입되어 소오스 영역(64s) 및 드레인 영역(64d)을 형성한다. 불순물을 주입하기 전에 상기 게이트 패턴(WL)들 사이의 소자분리막들 중 일부분을 제거하여 상기 소오스 영역(64s)은 상기 게이트 패턴(WL)과 평행하게 신장될 수 있다. 상기 소오스 영역(64s)은 소정간격으로 형성된 소오스 스트래핑 영역을 포함한다.
상기 게이트 패턴들(WL)의 측벽들에 스페이서 패턴(266)을 형성한다. 상기 스페이서 패턴(266)은 유전상수가 낮은 실리콘 산화막으로 형성하는 것이 바람직하다. 상기 스페이서 패턴(266)이 형성된 기판의 전면에 콘포말한 식각저지막(267)을 형성한다. 상기 식각저지막(267)은 상기 스페이서 패턴(266)에 대하여 식각선택성을 가지고, 층간절연막에 대해서도 식각선택성을 가지는 물질로써 예컨대 실리콘 질화막으로 형성할 수 있다. 상기 드레인 영역(64d) 상부 및 상기 소오스 스트래핑 영역 상부에는 상기 식각저지막(267)에 의해 정의되는 갭이 존재한다.
도 18을 참조하면, 상기 식각저지막(267)이 형성된 기판의 전면에 평탄화된 층간절연막(268)을 형성한다. 상기 층간절연막(268) 상에 콘택홀이 정의된 포토레지스트 패턴(270)을 형성한다. 상기 콘택홀은 상기 갭의 폭보다 작은 직경을 가지는 것이 바람직하다.
상기 포토레지스트 패턴(270)을 식각마스크로 사용하여 상기 층간절연막(268)을 이방성 식각하여 부분 콘택홀(274)을 형성한다. 상기 층간절연 막(268)은 상기 식각저지막(267)이 노출될 때까지 이방성 식각하는 것이 바람직하다.
도 19를 참조하면, 상기 포토레지스트 패턴(270)을 식각마스크로 사용하여 상기 층간절연막(268)을 등방성 식각하여 콘택홀(276)을 형성한다. 상기 부분 콘택홀(274)의 측벽이 리세스되어 상기 콘택홀(276) 내에 상기 식각저지막(267)이 서로 대향하여 노출된다. 상기 부분 콘택홀(274)을 형성하는 동안 오정렬에 의하여 부분 콘택홀(276)이 일방향으로 쉬프트되더라도 추가적인 등방성 식각에 의해 상기 콘택홀(276)과 상기 부유게이트(56) 사이의 거리는 셀 어레이에서 일정하게 유지할 수 있다. 소거 불균일은 콘택 플러그와 부유게이트 사이의 기생커패시턴스에 의한 영향이 지배적이기 때문에 오정렬에 의해 게이트 패턴 상부에서 상기 콘택홀(276)이 일방향으로 쉬프트되는 것은 소자의 동작에 미치는 영향이 미미하다.
도 20을 참조하면, 상기 포토레지스트 패턴(270)을 제거하여 상기 층간절연막(268)을 노출시킨다. 계속해서, 상기 층간절연막(268)을 식각마스크로 사용하여 상기 콘택 홀(276) 내에 노출된 식각저지막을 제거한다. 그 결과, 상기 드레인 영역(64d)이 노출된다. 도시하지는 않았지만, 상기 소오스 스트래핑 영역의 소오스 영역 또한 노출된다.
도 21a를 참조하면, 상기 콘택 홀(276) 내에 도전물질을 채워 상기 드레인 영역(64d)에 접속된 비트라인 콘택 플러그(BC)를 형성한다. 상기 소오스 스트래핑 영역에는 상기 소오스 영역(64s)에 접속된 소오스 스트래핑 콘택 플러그(도 6의 SC)가 형성된다. 이 실시예에서, 상기 플러그(BC, SC)와 상기 부유게이트(56) 사이 의 간격은 상기 스페이서 패턴(266)의 폭에 의존한다. 스페이서 패턴(266)은 사진공정에 비해 균일한 폭으로 형성할 수 있기 때문에에 셀 어레이 전반에서 균일한 두께의 스페이서 패턴을 형성할 수 있다. 따라서, 콘택 홀(276)을 형성하는 동안 오정렬이 발생하더라도 상기 플러그(BC, SC)와 상기 부유게이트(56) 사이의 기생 커패시턴스는 셀 어레이 전반에서 일정하게 확보할 수 있다. 또한, 이 실시예에서 상기 스페이서 패턴(266)은 상기 층간절연막(268)과의 식각선택성이 요구되지 않는다. 따라서, 유전상수가 낮은 실리콘 산화막으로 상기 스페이서 패턴(266)을 형성할 수 있다. 결과적으로 이 실시예는 앞선 다른 실시예들과는 달리 플러그(BC, SC)와 부유게이트(56) 사이에 유전상수가 낮은 실리콘 산화막이 개재되기 때문에 기생커패시턴스를 더욱 더 줄일 수 있고, 드레인 플러그 또는 소오스 스트래핑 콘택 플러그의 부스팅에 의한 부유게이트에 커플링되는 전압을 낮출 수 있다. 이는 소거 사이클을 단축할 수 있다는 측면에서 플래시 메모리 소자의 운용에 매우 우수한 효과를 제공할 수 있다.
도 21b는 본 발명의 제3 실시예의 변형례를 설명하기 위한 공정단면도이다.
도 21b를 참조하면, 상기 콘택홀(276)을 형성한 후 상기 포토레지스트 패턴(270)을 제거하고, 상기 기판의 전면에 콘포말한 스페이서 절연막(278)을 형성한다. 상기 스페이서 절연막(278)은 상기 콘택 홀(276) 내에서 상기 스페이서 패턴(266)과 상기 드레인 영역(64d) 상부 또는 소오스 스트래핑 영역의 소오스 영역 상에 콘포말하게 덮인다. 상기 스페이서 절연막(266)을 이방성 식각하여 상기 드레인 영역(64d) 및 상기 소오스 스트래핑 영역의 소오스 영역을 노출시킨다. 상 기 콘택홀(276)의 측벽에 상기 스페이서 절연막(278)을 잔존시킴으로써 상기 스페이서 패턴(266)의 식각에 의해 노출될 수도 있는 게이트 패턴(WL)을 덮을 수 있다.
계속해서 도 21b를 참조하면, 상기 콘택홀(276) 내에 도전물질을 채워 상기 드레인 영역(64d)에 접속된 비트라인 콘택 플러그(BC)을 형성하고, 상기 소오스 스트래핑 영역에는 상기 소오스 영역(64s)에 접속된 소오스 스트래핑 콘택 플러그( 도 6의 SC)를 형성한다. 상기 콘택홀(276) 내에 잔존하는 스페이서 절연막은 상기 비트라인 콘택 플러그(BC) 및 상기 소오스 스트래핑 콘택 플러그(SC)와 상기 부유게이트(56) 사이의 기생 커패시턴스를 줄여줌과 동시에 상기 비트라인 콘택 플러그(BC) 및 상기 소오스 스트래핑 콘택 플러그(SC)와 상기 제어 게이트 전극(60)의 단락을 방지한다.
상술한 것과 같이 본 발명에 따르면, 이방성 식각을 사용하여 부분 콘택홀을 형성하고, 추가적으로 등방성 식각을 사용하여 게이트 패턴 측벽의 식각저지막이 대향하여 노출된 콘택홀을 형성함으로써 부유게이트와 콘택 플러그 사이의 거리를 셀 어레이 전반에 걸쳐 일정하게 유지할 수 있다. 셀 어레이 전반에서 상기 부유게이트와 상기 콘택 플러그 사이의 거리가 균일하게 유지되기 때문에 기판 전압에 의해 부스팅된 전압이 부유게이트로 커플되는 비율이 셀 어레이 전반에 걸쳐 균일하게 유지할 수 있다. 따라서, 소거동작에서 균일성을 확보할 수 있어 소거 사이클을 줄일 수 있다. 소거 사이클을 줄이는 것은 소거 시간을 단축하는 효과와 아울러 과소거(over-erase)에 의한 기억 셀의 결함 또한 방지할 수 있어 데이타의 변화가 많 고 장시간 운용이 요구되는 어플리케이션에 적용하기에 적합한 기능을 제공할 수 있다.

Claims (11)

  1. 기판 상에 서로 인접하여 제1 게이트 패턴 및 제2 게이트 패턴을 형성하는 단계;
    상기 제1 및 제2 게이트 패턴 사이에 갭 영역이 형성되도록 상기 제1 및 제2 게이트 패턴 상에 식각저지막을 형성하는 단계;
    상기 식각저지막 상에 평탄화된 층간절연막을 형성하는 단계;
    상기 층간절연막을 이방성 식각하여 상기 갭 영역에 상기 갭 영역의 폭보다 좁은 부분 콘택홀을 형성하는 단계;
    상기 부분 콘택홀의 측벽을 등방성 식각하여 상기 식각저지막이 서로 대향하여 노출된 측벽을 갖는 콘택홀을 형성하는 단계;및
    상기 콘택홀 내에 도전막을 채워 상기 기판에 전기적으로 접속된 콘택 플러그를 형성하는 단계를 포함하는 노어형 플래시 메모리 셀의 콘택구조 형성 방법.
  2. 제 1 항에 있어서,
    상기 등방성 식각은 상기 식각저지막에 대한 상기 층간절연막의 식각선택비가 상기 이방성 식각 보다 높은 것을 특징으로 하는 노어형 플래시 메모리 셀의 콘택구조 형성 방법.
  3. 제 1 항에 있어서,
    상기 제1 및 제2 게이트 패턴은 각각 터널산화막, 부유게이트, 게이트 층간유전막, 제어게이트 패턴 및 캐핑층을 적층하여 형성하는 것을 특징으로 하는 노어형 플래시 메모리 셀의 콘택구조 형성 방법.
  4. 제 1 항에 있어서,
    상기 식각저지막은 상기 제1 및 제2 게이트 패턴이 형성된 기판의 전면에 콘포말하게 형성하고,
    상기 콘택홀을 형성한 후 상기 콘택홀 하부의 식각저지막을 제거하여 기판을 노출시키는 단계를 더 포함하는 것을 특징으로 하는 노어형 플래시 메모리 셀의 콘택구조 형성 방법.
  5. 제 4 항에 있어서,
    상기 기판을 노출시키는 단계는,
    상기 콘택홀이 형성된 기판의 전면에 상기 식각저지막과 동일한 물질인 스페이서 절연막을 콘포말하게 형성하는 단계;및
    상기 스페이서 절연막 및 상기 식각저지막을 이방성 식각하여 상기 콘택홀 내에 기판을 노출시키는 단계를 포함하는 것을 특징으로 하는 노어형 메모리 셀의 콘택구조 형성 방법.
  6. 제 4 항에 있어서,
    상기 식각저지막을 형성하기 전에,
    상기 제1 및 제2 게이트 패턴의 측벽들에 스페이서 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 노어형 플래시 메모리 셀의 콘택구조 형성 방법.
  7. 제 6 항에 있어서,
    상기 식각저지막은 상기 스페이서 절연막에 대한 식각선택성을 갖는 물질로 형성하는 것을 특징으로 하는 노어형 플래시 메모리 셀의 콘택구조 형성 방법.
  8. 제 1 항에 있어서,
    상기 식각저지막을 형성하는 단계는,
    상기 제1 및 제2 게이트 패턴의 측벽들에 각각 스페이서 절연막을 형성하는 단계;및
    상기 스페이서 절연막이 형성된 기판의 전면에 상기 스페이서 절연막에 대하여 식각선택성을 갖는 식각저지막을 형성하는 단계를 포함하되,
    상기 콘택홀을 형성한 후 상기 콘택홀 하부의 식각저지막을 제거하여 기판을 노출시키는 단계를 더 포함하는 것을 특징으로 하는 노어형 메모리 셀의 콘택구조 형성 방법.
  9. 제 8 항에 있어서,
    상기 기판을 노출시키는 단계는,
    상기 콘택홀이 형성된 기판의 전면에 상기 식각저지막과 동일한 물질인 스페이서 절연막을 콘포말하게 형성하는 단계;및
    상기 스페이서 절연막 및 상기 식각저지막을 이방성 식각하여 상기 콘택홀 내에 기판을 노출시키는 단계를 포함하는 것을 특징으로 하는 노어형 메모리 셀의 콘택구조 형성 방법.
  10. 제 1 항에 있어서,
    상기 식각저지막을 형성하는 단계는,
    상기 제1 및 제2 게이트 패턴이 형성된 기판의 전면에 상기 층간절연막에 대한 식각선택비를 갖는 식각저지막을 형성하는 단계;및
    상기 식각저지막을 이방성 식각하여 상기 제1 및 제2 게이트 패턴의 측벽들에 각각 스페이서 식각저지막을 형성하는 단계를 포함하되, 상기 게이트 패턴의 최상층은 상기 층간절연막에 대한 식각선택비를 갖는 물질로 형성하는 것을 특징으로 하는 노어형 메모리 셀의 콘택구조 형성 방법.
  11. 제 10 항에 있어서,
    상기 기판을 노출시키는 단계는,
    상기 콘택홀이 형성된 기판의 전면에 상기 식각저지막과 동일한 물질인 스페이서 절연막을 콘포말하게 형성하는 단계;및
    상기 스페이서 절연막 및 상기 식각저지막을 이방성 식각하여 상기 콘택홀 내에 기판을 노출시키는 단계를 포함하는 것을 특징으로 하는 노어형 메모리 셀의 콘택구조 형성 방법.
KR1020030100489A 2003-12-30 2003-12-30 노어형 플래시 메모리 셀의 콘택 구조 형성방법 KR100543471B1 (ko)

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