KR20110065892A - 플래시 메모리 소자 및 그의 제조방법 - Google Patents
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Abstract
본 발명은 2T(Transistor) SONOS(Silicon-Oxide-Nitride-Oxide-Silicon) 셀의 집적도 향상을 도모하기 위한 플래시 메모리 소자 및 그의 제조방법에 관한 것으로,
본 발명에 따른 플래시 메모리 소자의 제조방법은 액티브 영역과 소자분리영역을 정의하기 위한 소자분리막이 형성된 반도체 기판에 제 1 산화막을 형성하는 단계와, 상기 제 1 산화막 상에 제 1 폴리실리콘 패턴을 형성하는 단계와, 상기 제 1 폴리실리콘 패턴을 포함한 상기 반도체 기판 전면에 질화막 및 제 2 산화막을 순차적으로 형성하는 단계와, 상기 결과물 전면에 제 2 폴리실리콘을 형성하고, CMP 공정을 통해 평탄화시키는 단계와, 상기 질화막 및 제 2 산화막은 가리고 상기 제 1 및 제 2 폴리실리콘의 소정부분은 노출시키는 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 마스크로 이용하여 노출된 상기 제 1 및 제 2 폴리실리콘을 동시에 식각하여 메모리 게이트 및 셀렉트 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
셀렉트 게이트, SONOS 게이트
Description
본 발명은 플래시 메모리 소자에 관한 것으로, 특히, 2T(Transistor) SONOS(Silicon-Oxide-Nitride-Oxide-Silicon) 셀의 집적도 향상을 도모하기 위한 플래시 메모리 소자 및 그의 제조방법에 관한 것이다.
플래시 메모리 소자는 전원이 공급되지 않더라도 메모리 셀에 저장되어 있는 정보를 유지할 뿐만 아니라 쓰기, 소거 및 읽기를 할 수 있는 비휘발성 메모리 소자이다. 플래시 메모리 기술은 셀 구조를 다양한 형태로 개선시키면서 계속적으로 발전하여 왔다. 이러한 다양한 셀의 종류로는 스택 게이트 셀(stacked gate cell), 스프릿 게이트 셀(split gate cell) 및 소오스 사이드 인젝션 셀(source side injectioni cell) 등의 많은 셀들이 있다.
스택 게이트 셀은 플로팅 게이트(floating gate)와 컨트롤 게이트(control gate)가 순차적으로 적층되어 있는 형태로 채널 핫 엘렉트론 인젝션(channel hot elctron injection)을 이용하여 플로팅 게이트에 전자가 주입되어 프로그래밍(programming)되고, F-N 터널링(Fowler-Nordheim tunneling)을 이용하여 플로팅 게이트에 주입되었던 전자를 빼냄으로써 소거되게 된다. 이리한 스택게이트 셀은 그 크기가 작기 때문에 플래시 메모리 소자의 단위셀로서 가장 많이 사용되고 있으나, 오버-이레이즈(over-erase) 문제에 취약한 단점을 갖는다.
이러한 스택 게이트 셀의 오버 이레이즈 문제를 해결하기 위하여 도입된 구조가 2-T 셀(two Transistor cell)이다.
셀렉트 게이트(select gate)가 채용된 2-T 셀은 과도하게 디스챠지된 플로팅 게이트로 인한 누설전류(leakage current)를 방지한다. 이와 같은 2-T SONOS 셀은 일반적으로 일방향으로 배열되는 워드라인을 게이트로 갖는 SONOS 게이트 트랜지스터와 워드라인에 나란하게 배열되는 셀렉트 게이트를 갖는 셀렉트 게이트 트랜지스터로 이루어진다.
하지만, 일반적인 2-T 셀은 SONOS 게이트 트랜지스터와 셀렉트 게이트 간의 거리 마진을 확보해야 하므로 셀의 집적도면에서 불리할 수 밖에 없기에 셀의 집적도를 향상할 수 있는 연구가 요구되고 있다.
따라서, 상기와 같은 문제점을 해결하기 위하여, 본 발명은 2T(Transistor) SONOS(Silicon-Oxide-Nitride-Oxide-Silicon) 셀의 집적도 향상을 도모하기 위한 플래시 메모리 소자 및 그의 제조방법을 제공하는 데 그 목적이 있다.
본 발명에 따른 플래시 메모리 소자의 제조방법은 액티브 영역과 소자분리영 역을 정의하기 위한 소자분리막이 형성된 반도체 기판에 제 1 산화막을 형성하는 단계와, 상기 제 1 산화막 상에 제 1 폴리실리콘 패턴을 형성하는 단계와, 상기 제 1 폴리실리콘 패턴을 포함한 상기 반도체 기판 전면에 질화막 및 제 2 산화막을 순차적으로 형성하는 단계와, 상기 결과물 전면에 제 2 폴리실리콘을 형성하고, CMP 공정을 통해 평탄화시키는 단계와, 상기 질화막 및 제 2 산화막은 가리고 상기 제 1 및 제 2 폴리실리콘의 소정부분은 노출시키는 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 마스크로 이용하여 노출된 상기 제 1 및 제 2 폴리실리콘을 동시에 식각하여 메모리 게이트 및 셀렉트 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따른 플래시 메모리 소자는 반도체 기판 상에 형성된 제 1 산화막과, 상기 제 1 산화막의 소정 영역 상에 형성된 셀렉트 게이트와, 상기 제 1 산화막 상의 상기 셀렉트 게이트의 일 측벽 및 상기 제 1 산화막의 상부면에 순차적으로 형성된 질화막 및 제 2 산화막과, 상기 질화막 및 제 2 산화막을 사이에 두고 상기 셀렉트 게이트의 일 측벽에 형성되는 메모리 게이트와, 상기 셀렉트 게이트와 메모리 게이트의 측벽에 형성되는 스페이서를 포함하는 것을 특징으로 한다.
이상에서 설명한 바와 같이, 본 발명에 따른 플래시 메모리 소자 및 그의 제조방법은 셀렉트 게이트, SONOS 게이트 간의 거리 마진을 확보할 수 있다. 또한, 셀렉트 게이트 및 SONOS 게이트를 동시에 패터닝함으로써 단순화된 공정 과정을 가지게 되어 공정마진 역시 향상되는 효과를 가진다.
이하 상기의 목적을 구체적으로 실현할 수 있는 본 발명의 바람직한 실시 예를 첨부한 도면을 참조하여 설명한다. 이때 도면에 도시되고 또 이것에 의해서 설명되는 본 발명의 구성과 작용은 적어도 하나의 실시 예로서 설명되는 것이며, 이것에 의해서 상기한 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는않는다.
그리고 본 발명에서 사용되는 용어는 가능한 한 현재 널리 사용되는 일반적인 용어를 선택하였으나, 특정한 경우는 출원인이 임의로 선정한 용어도 있으며, 이 경우 해당되는 발명의 설명 부분에서 상세히 그 의미를 기재하였으므로, 단순한 용어의 명칭이 아닌 그 용어가 가지는 의미로서 본 발명을 파악하여야 함을 밝혀두고자 한다.
이하, 첨부된 도면을 참고하여 본 발명의 실시 예에 따른 플래시 메모리 소자에 관하여 상세히 설명하기로 한다.
도 1a 내지 1e는 본 발명에 따른 플래시 메모리 소자의 제조 공정을 도시한 단면도이다.
먼저, 도 1a에 도시된 바와 같이, 반도체 기판(100)에 액티브 영역과 소자분리 영역을 정의하기 위한 소자분리막(미도시)를 형성하고, 이온주입 공정으로 반도체 기판(100)의 액티브 영역에 웰(Well)을 형성한다.
이후, 반도체 기판(100)의 액티브 영역 상에 터널산화막(120)을 형성한다. 여기서, 터널 산화막(120)은 실리콘옥사이드를 열산화 방식으로 일정 두께로 형성 하거나, CVD 또는 ALD 방식으로 형성할 수도 있다.
이어서, 터널산화막(120)을 포함한 반도체 기판(100) 전면에 SONOS 게이트용 제 1 폴리실리콘(140)을 증착한 후, 제 1 폴리실리콘(140) 상에 포토레지스트를 도포하고, 노광 및 현상 공정을 통해 SONOS 게이트가 형성될 영역만 노출시키는 포토레지스트 패턴(미도시)을 형성한다. 그리고 포토레지스트 패턴을 식각마스크로 이용하여 노출된 제 1 폴리실리콘(140)을 식각한다.
다음으로, 도 1b에 도시된 바와 같이, 포토레지스트 패턴을 제거한 후, SONOS 게이트(140)를 포함한 반도체 기판(100) 전면에 질화막(Nitride)(160) 및 제 1 산화막(Oxide)(180)을 연속적으로 CVD 방식으로 증착한다. 이때, 도시되진 않았지만, SONOS 게이트(140)와 질화막(160)을 확실하게 분리하기 위해서 질화막(160) 형성 전에 산화공정(Oxidation)을 진행하여 SONOS 게이트의 상부면과 측벽에 제 2 산화막(Oxide)을 형성할 수도 있다.
그리고, 상기 결과물 전면에 셀렉트 게이트용 제 2 폴리실리콘(200)을 증착한다.
이어서, 도 1c에 도시된 바와 같이, 제 1 폴리실리콘(140)의 상부면이 노출될 때까지 화학적 기계적 평탄화(CMP) 공정을 통해 평탄화한다. 이후, 포토레지스트를 도포하고, 노광 및 현상공정을 통해 제 1 폴리실리콘(140)의 양측벽을 기점으로 제 1 폴리실리콘(140)의 일정부분, 질화막(160), 산화막(180) 및 제 2 폴리실리콘(200)의 일정부분을 가리는 포토레지스트 패턴(220)을 형성한다. 이때, 포토레지스트 패턴(220)은 제 2 폴리실리콘(200)을 가리는 길이가 제 1 폴리실리콘(140)을 가리는 길이보다 크도록 형성한다.
그리고, 도 1d에 도시된 바와 같이, 포토레지스트 패턴(220)을 식각마스크로 이용하여 노출된 제 1 폴리실리콘(140) 및 제 2 폴리실리콘(200)을 동시에 식각하여 셀렉트 게이트(140a) 및 SONOS 게이트(200a)를 형성한다. 즉, 질화막(160)의 측벽에는 셀렉트 게이트(140a)가 형성되고, 산화막(180)의 측벽에는 SONOS 게이트(200a)가 형성된다.
이후, 도 1e에 도시된 바와 같이, SONOS 게이트(200a) 및 셀렉트 게이트(140a) 측벽에 스페이서(240)를 형성하고, 셀렉트 게이트(140a)들 사이에 소자분리막을 선택적으로 플라즈마 식각하여 소오스 영역을 노출한 후, 노출된 영역에 불순물 이온을 주입하여 공통 소오스 영역(260)을 형성한다.
이어서, 공지된 후속공정을 실시하여 플래시 메모리 소자를 완성한다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.
도 1a 내지 도 1e는 본 발명에 따른 플래시 메모리 소자의 제조 공정을 도시한 단면도.
Claims (11)
- 액티브 영역과 소자분리영역을 정의하기 위한 소자분리막이 형성된 반도체 기판에 제 1 산화막을 형성하는 단계와,상기 제 1 산화막 상에 제 1 폴리실리콘 패턴을 형성하는 단계와,상기 제 1 폴리실리콘 패턴을 포함한 상기 반도체 기판 전면에 질화막 및 제 2 산화막을 순차적으로 형성하는 단계와,상기 결과물 전면에 제 2 폴리실리콘을 형성하고, CMP 공정을 통해 평탄화시키는 단계와,상기 질화막 및 제 2 산화막은 가리고 상기 제 1 및 제 2 폴리실리콘의 소정부분은 노출시키는 포토레지스트 패턴을 형성하는 단계와,상기 포토레지스트 패턴을 마스크로 이용하여 노출된 상기 제 1 및 제 2 폴리실리콘을 동시에 식각하여 메모리 게이트 및 셀렉트 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 질화막 형성 전에상기 제 1 폴리실리콘 패턴에 산화공정을 수행하여 제 3 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제 2항에 있어서,상기 제 3 산화막은 상기 제 1 폴리실리콘 패턴의 상부면 및 측벽에 형성되는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 CMP 공정은 상기 제 1 폴리실리콘의 상부면이 노출될때까지 수행하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 질화막 및 제 2 산화막은 가리고 상기 제 1 및 제 2 폴리실리콘의 소정부분은 노출시키는 포토레지스트 패턴을 형성하는 단계는상기 제 1 폴리실리콘 패턴의 측벽을 기점으로 상기 제 1 폴리실리콘 패턴의 일정부분, 제 2 폴리실리콘 패턴의 일정부분, 질화막 및 제 2 산화막을 가리는 포토레지스트 패턴을 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 포토레지스트 패턴은 상기 제 2 폴리실리콘을 가리는 부분이 상기 제 1 폴리실리콘 패턴을 가리는 길이보다 크도록 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 포토레지스트 패턴을 마스크로 이용하여 노출된 상기 제 1 및 제 2 폴리실리콘을 동시에 식각하여 메모리 게이트 및 셀렉트 게이트를 형성하는 단계는상기 질화막 측벽에는 셀렉트 게이트를 형성하고, 상기 제 2 산화막의 측벽에는 메모리 게이트를 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 메모리 게이트 및 셀렉트 게이트의 측벽에 스페이서를 형성하는 단계와,상기 셀렉트 게이트들 사이에 공통 소오스 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 반도체 기판 상에 형성된 제 1 산화막과,상기 제 1 산화막의 소정 영역 상에 형성된 셀렉트 게이트와,상기 제 1 산화막 상의 상기 셀렉트 게이트의 일 측벽 및 상기 제 1 산화막의 상부면에 순차적으로 형성된 질화막 및 제 2 산화막과,상기 질화막 및 제 2 산화막을 사이에 두고 상기 셀렉트 게이트의 일 측벽에 형성되는 메모리 게이트와,상기 셀렉트 게이트와 메모리 게이트의 측벽에 형성되는 스페이서를 포함하 는 것을 특징으로 하는 플래시 메모리 소자.
- 제 9항에 있어서,상기 셀렉트 게이트의 측벽과 상기 질화막 사이에 형성된 제 3 산화막을 더 포함하는 것을 특징으로 하는 플래시 메모리 소자.
- 제 9항에 있어서,상기 셀렉트 게이트와 메모리 게이트는 그 사이에 이격된 공간이 없는 것을 특징으로 하는 플래시 메모리 소자.
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| KR1020090122579A KR20110065892A (ko) | 2009-12-10 | 2009-12-10 | 플래시 메모리 소자 및 그의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20110065892A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20150026781A (ko) * | 2013-08-29 | 2015-03-11 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 플래시 메모리 구조물 및 이의 형성 방법 |
-
2009
- 2009-12-10 KR KR1020090122579A patent/KR20110065892A/ko not_active Application Discontinuation
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20150026781A (ko) * | 2013-08-29 | 2015-03-11 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 플래시 메모리 구조물 및 이의 형성 방법 |
| US9564448B2 (en) | 2013-08-29 | 2017-02-07 | Taiwan Semiconductor Manufacturing Co., Ltd. | Flash memory structure |
| US9859295B2 (en) | 2013-08-29 | 2018-01-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for forming flash memory structure |
| US10355011B2 (en) | 2013-08-29 | 2019-07-16 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for forming flash memory structure |
| US10825825B2 (en) | 2013-08-29 | 2020-11-03 | Taiwan Semiconductor Manufacturing Co., Ltd. | Flash memory structure |
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