KR100833444B1 - 플래쉬 메모리 소자의 제조 방법 - Google Patents

플래쉬 메모리 소자의 제조 방법 Download PDF

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Abstract

본 발명은 반도체기판 상부에 제 1 산화막, 질화막, 제 2 산화막 및 콘트롤게이트용 폴리실리콘막의 일부인 제 1 폴리실리콘막을 소정두께로 형성하는 단계; 제 1 식각공정을 실시하여 게이트 패턴을 형성하는 단계; 전체구조상부에 절연막을 형성하는 단계; 상기 제 1 폴리실리콘막을 노출시키는 동시에 상기 게이트 패턴의 양측벽에 절연막 스페이서가 형성되도록 제 2 식각공정을 실시하는 단계; 전체구조상부에 콘트롤게이트용 제 2 폴리실리콘막을 형성하는 단계를 포함하는 플래쉬 메모리 소자의 제조 방법을 개시한다.
SONOS 구조, 프로그램 디스터번스(Program Disturbance),

Description

플래쉬 메모리 소자의 제조 방법{Method of manufacturing a flash memory device}
도 1a 내지 도 1c는 본 발명의 제 1 실시예에 따른 플래쉬 메모리 소자의 제조 공정을 순차적으로 도시한 단면도 이다.
도 2는 본 발명의 제 2 실시예에 따른 플래쉬 메모리 소자의 최종 단면도 이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100, 200 : 반도체기판 102, 202 : 필드산화막
104, 204 : 제 1 산화막 106, 206 : 질화막
108, 208 : 제 2 산화막 110, 210 : 제 1 폴리실리콘막
112, 212 : 절연막 114, 214 : 제 2 폴리실리콘막
본 발명은 플래쉬 메모리 소자 제조 방법에 관한 것으로서, 특히 SONOS 구조의 게이트 형성공정시, 콘트롤게이트용 폴리실리콘막의 일부인 제 1 폴리실리콘막을 소정두께 형성한 다음, 셀과 셀 사이의 필드산화막을 노출시키는 식각공정을 실 시한 후, 절연막을 매립하거나 절연막 스페이서를 형성하고, 제 2 폴리실리콘막을 형성함으로써 프로그램 디스터번스(Program Disturbance)를 방지할 수 있는 플래쉬 메모리 소자의 제조 방법에 관한 것이다.
플래쉬 메모리는 전원 공급이 끊겨도 저장된 정보를 잃지 않는 비휘발성 메모리의 일종으로, 크게 노아(NOR)형과 낸드(NAND)형으로 분류된다.
노아형은 2셀 당 1개의 콘택이 필요하며 고집적화에 불리하지만, 셀 전류가 커서 고속화에 유리하다는 정점을 가지며, 낸드형은 셀 전류가 적어 고속화에 불리하지만 다수의 셀이 하나의 콘택을 공유하여 고집적화에 유리하다는 장점을 갖는다. 따라서, 낸드 플래쉬 메모리는 최근 디지털 스틸 카메라 등에 사용되는 등 차세대 메모리로 각광받고 있다.
일반적인 플래쉬 메모리 셀은 반도체 기판상에 형성된 터널 산화막, 플로팅 게이트(floating gate), 게이트 유전막, 컨트롤 게이트(control gate)가 순차적으로 적층된 구조를 가지며, 플로팅 게이트에 전자를 주입하거나 빼냄으로써 프로그램 및 소거 동작이 이루어진다. 이와 같은 플래쉬 메모리 셀을 소위 플로팅 게이트 메모리라고 한다.
상기 플로팅 게이트 메모리는 전압 분할 커플링(voltage divided coupling) 방식과 IPO(Inter Poly Oxide) 구조에 의해 스케일다운(scale down)에 큰 제약을 받는다. 이에, 최근에는 플로팅 게이트 메모리의 스케일다운 제약을 해결한 SONOS(Silicon Oxide Nitride Oxide Silicon) 구조의 비휘발성 메모리가 각광을 받고 있다.
SONOS 구조의 비휘발성 메모리는 산화막과 질화막 사이의 전기적 포텐셜(potential) 차이를 이용하는데, 이는 질화막에 트랩(trap)된 전자가 아래 위의 산화막에 의한 포텐셜 장벽(potential barrier)에 의해 전원이 꺼져도 소실되지 않고 비휘발성의 특성을 유지하는 원리이다. 프로그램은 전자가 질화막 하부에 존재하는 얇은 산화막을 터널링(tunneling)할 수 있는 전압을 인가하는 것에 의해 이루어지며, 읽기는 프로그램에 따른 트랜지스터 문턱전압의 차이에 의한 구동 전류 차이를 차등증폭기를 이용하여 구분하는 것에 의해 이루어진다.
그러나, 전술한 바와 같은 종래 SONOS 구조의 게이트는 질화막에 트랩된 전자가 호핑(Hopping) 현상에 의해 인접한 게이트의 질화막으로 흘러 들게 되어 프로그램 디스터번스(Program Disturbance)를 포함한 오작동을 일으키는 문제점이 있다.
본 발명의 목적은 SONOS 구조의 게이트 형성공정시, 콘트롤게이트용 폴리실리콘막의 일부인 제 1 폴리실리콘막을 소정두께 형성한 다음, 셀과 셀 사이의 필드산화막을 노출시키는 식각공정을 실시한 후, 절연막을 매립하거나 절연막 스페이서를 형성하고, 제 2 폴리실리콘막을 형성함으로써 프로그램 디스터번스(Program Disturbance)를 방지할 수 있는 플래쉬 메모리 소자의 제조 방법을 제공함에 있다.
본 발명의 제 1 실시예에 따른 플래쉬 메모리 소자의 제조 방법은, 반도체기판 상부에 제 1 산화막, 질화막, 제 2 산화막 및 콘트롤게이트용 폴리실리콘막의 일부인 제 1 폴리실리콘막을 소정두께로 형성하는 단계; 제 1 식각공정을 실시하여 게이트 패턴을 형성하는 단계; 전체구조상부에 절연막을 형성하는 단계; 상기 제 1 폴리실리콘막을 노출시키는 동시에 상기 게이트 패턴의 양측벽에 절연막 스페이서가 형성되도록 제 2 식각공정을 실시하는 단계; 전체구조상부에 콘트롤게이트용 제 2 폴리실리콘막을 형성하는 단계를 포함한다. 상기 소정두께는 100 내지 500 Å 이다.
본 발명의 제 2 실시예에 따른 플래쉬 메모리 소자의 제조 방법은, 반도체기판 상부에 제 1 산화막, 질화막, 제 2 산화막 및 콘트롤게이트용 폴리실리콘막의 일부인 제 1 폴리실리콘막을 소정두께로 형성하는 단계; 제 1 식각공정을 실시하여 게이트 패턴을 형성하는 단계; 전체구조상부에 절연막을 형성하는 단계; 화학적 기계적 평탄화 공정을 실시한 후, 전체구조상부에 콘트롤게이트용 제 2 폴리실리콘막을 형성하는 단계를 포함한다.
상기 제 1 산화막은 화학적 습식 산화(chemical wet oxidation) 공정 또는 라디칼 산화(radical oxidation) 공정을 이용하여 반도체 기판을 산화시키어 형성한 실리콘 산화막(SiO2) 이다. 상기 제 2 산화막은 고유전율을 갖는 산화막 이다.
상기 절연막의 형성공정시, 상기 절연막의 높이(H)는 상기 게이트 패턴 간 간격(W)의 2배 내지 4배가 되도록 형성한다.
상기 화학적 기계적 평탄화 공정은 상기 제 1 폴리실리콘막이 50 내지 100 Å 높이로 잔류될 때까지 실시한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
도 1a 내지 도 1c는 본 발명의 제 1 실시예에 따른 플래쉬 메모리 소자의 제조 공정을 순차적으로 도시한 단면도 이다.
도 1a를 참조하면, 반도체기판(100)의 소정영역에 트랜치를 형성한 후, 트랜치 내부에 필드산화막(102)을 형성하여 활성영역과 소자분리영역을 구분한다. 전체구조상부에 제 1 산화막(104), 플로팅게이트용 질화막(106), 제 2 산화막(108) 및 콘트롤게이트용 폴리실리콘막의 일부인 제 1 폴리실리콘막(110)을 소정두께로 형성한다.
제 1 산화막(104)은 화학적 습식 산화(chemical wet oxidation) 공정 또는 라디칼 산화(radical oxidation) 공정을 이용하여 반도체 기판(100)을 산화시키어 형성한 실리콘 산화막(SiO2) 이다.
질화막(106)은 원자층증착법(Atomic Layer Deposition : ALD), 플라즈마 유기 원자층증착법(Plasma Enhanced ALD), 화학기상증착법(Chemical Vapor Deposition : CVD), 급속 열처리(Rapid Thermal Anneal : RTP) 방식 중 어느 하나를 이용하여 형성된 실리콘 질화막(Si3N4) 이다.
제 2 산화막(108)은 고유전율을 갖는 산화막 예를 들어, Al2O3, HfO2, ZrO3, Al2O3-HfO2 혼합체, SrTiO3, La2O3, SrTiO3, BaTiO3을 재료로 200~1000℃의 온도에서 원자층증착법(Atomic Layer Deposition : ALD), 플라즈마 유기 원자층증착 법(Plasma Enhanced ALD), 화학기상증착법(Chemical Vapor Deposition : CVD), 급속 열처리(Rapid Thermal Anneal : RTP) 방식 중 어느 하나를 이용하여 형성한다.
제 1 폴리실리콘막(110)은 100 내지 500 Å 의 두께로 형성하는 것이 바람직하다.
도 1b를 참조하면, 반도체기판(100)의 활성영역상의 제 1 폴리실리콘막(110) 상부에 감광막(미도시)을 형성한 후, 노광 및 현상공정을 실시하여 반도체기판(100)의 소자분리영역상의 제 1 폴리실리콘막(110), 제 2 산화막(108), 질화막(106) 및 제 1 산화막(104)을 순차적으로 식각하여 필드산화막(102)을 노출시킴으로서 게이트 패턴들을 형성한다. 감광막(미도시)을 제거한다.
전체구조상부에 절연막(112)을 형성하되, 절연막(112)의 높이(H)는 게이트 패턴 간 간격(W)의 2배 내지 4배가 되도록 형성하는 것이 바람직하다.
도 1c를 참조하면, 전면식각공정, 일례로 건식식각공정을 실시하여 절연막(112)을 식각한다. 이때, 식각 타겟은 제 1 폴리실리콘막(110) 상단부의 절연막(112)이 후속 세정공정에서 완전히 제거될 수 있을 정도의 두께가 잔류되도록 설정하되, 후속 세정공정 후 필드산화막(102) 상의 절연막(112)의 높이가 질화막(112)의 높이와 유사하게 식각되도록 한다. 그로인해 게이트 패턴의 양 측벽에 절연막(112) 스페이서가 형성된다. 전체구조상부에 콘트롤게이트용 제 2 폴리실리콘막(114)을 형성한다.
도 2는 본 발명의 제 2 실시예에 따른 플래쉬 메모리 소자의 최종 단면도 이다. 도 2를 참조하면, 반도체기판(200)의 소정영역에 트랜치를 형성한 후, 트랜치 내부에 필드산화막(202)을 형성하여 활성영역과 소자분리영역을 구분한다. 전체구조상부에 제 1 산화막(204), 플로팅게이트용 질화막(206), 제 2 산화막(208) 및 콘트롤게이트용 폴리실리콘막의 일부인 제 1 폴리실리콘막(210)을 소정두께로 형성한다.
제 1 산화막(204)은 화학적 습식 산화(chemical wet oxidation) 공정 또는 라디칼 산화(radical oxidation) 공정을 이용하여 반도체 기판(200)을 산화시키어 형성한 실리콘 산화막(SiO2) 이다.
질화막(206)은 원자층증착법(Atomic Layer Deposition : ALD), 플라즈마 유기 원자층증착법(Plasma Enhanced ALD), 화학기상증착법(Chemical Vapor Deposition : CVD), 급속 열처리(Rapid Thermal Anneal : RTP) 방식 중 어느 하나를 이용하여 형성된 실리콘 질화막(Si3N4) 이다.
제 2 산화막(208)은 고유전율을 갖는 산화막 예를 들어, Al2O3, HfO2, ZrO3, Al2O3-HfO2 혼합체, SrTiO3, La2O3, SrTiO3 또는 BaTiO3을 재료로 200~1000℃의 온도에서 원자층증착법(Atomic Layer Deposition : ALD), 플라즈마 유기 원자층증착법(Plasma Enhanced ALD), 화학기상증착법(Chemical Vapor Deposition : CVD), 급속 열처리(Rapid Thermal Anneal : RTP) 방식 중 어느 하나를 이용하여 형성한다.
제 1 폴리실리콘막(210)은 100 내지 500 Å 의 두께로 형성하는 것이 바람직하다.
다음, 반도체기판(200)의 활성영역상의 제 1 폴리실리콘막(210) 상부에 감광 막(미도시)을 형성한 후, 노광 및 현상공정을 실시하여 반도체기판(200)의 소자분리영역상의 제 1 폴리실리콘막(210), 제 2 산화막(208), 질화막(206) 및 제 1 산화막(204)을 순차적으로 식각하여 필드산화막(202)을 노출시킴으로서 게이트 패턴들을 형성한다. 감광막(미도시)을 제거한다.
전체구조상부에 절연막(212)을 형성하되, 절연막(212)의 높이(H)는 게이트 패턴 간 간격(W)의 2배 내지 4배가 되도록 형성하는 것이 바람직하다.
화학적 기계적 연마 공정(CMP)을 실시하여 제 1 폴리실리콘막(210)이 50 내지 100 Å 높이로 잔류되도록 평탄화 한다. 전체구조상부에 콘트롤게이트용 제 2 폴리실리콘막(214)을 형성한다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다.
따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명은 SONOS 구조의 게이트 형성공정시, 콘트롤게이트용 폴리실리콘막의 일부인 제 1 폴리실리콘막을 소정두께 형성한 다음, 셀과 셀 사이의 필드산화막을 노출시키는 식각공정을 실시한 후, 절연막을 매립하거나 절연막 스페이서를 형성하고, 제 2 폴리실리콘막을 형성함으로써 프로그램 디스터번스(Program Disturbance)를 포함한 오작동을 방지할 수 있다.

Claims (7)

  1. 반도체기판 상부에 제 1 산화막, 질화막, 제 2 산화막 및 콘트롤게이트용 폴리실리콘막의 일부인 제 1 폴리실리콘막을 소정두께로 형성하는 단계;
    제 1 식각공정을 실시하여 게이트 패턴을 형성하는 단계;
    전체구조상부에 절연막을 형성하는 단계;
    상기 제 1 폴리실리콘막을 노출시키는 동시에 상기 게이트 패턴의 양측벽에 절연막 스페이서가 형성되도록 제 2 식각공정을 실시하는 단계;
    전체구조상부에 콘트롤게이트용 제 2 폴리실리콘막을 형성하는 단계;
    를 포함하는 플래쉬 메모리 소자의 제조 방법.
  2. 제 1항에 있어서,
    상기 소정두께는 100 내지 500 Å 인 플래쉬 메모리 소자의 제조 방법.
  3. 반도체기판 상부에 제 1 산화막, 질화막, 제 2 산화막 및 콘트롤게이트용 폴리실리콘막의 일부인 제 1 폴리실리콘막을 소정두께로 형성하는 단계;
    제 1 식각공정을 실시하여 게이트 패턴을 형성하는 단계;
    전체구조상부에 절연막을 형성하는 단계;
    화학적 기계적 평탄화 공정을 실시한 후, 전체구조상부에 콘트롤게이트용 제 2 폴리실리콘막을 형성하는 단계;
    를 포함하는 플래쉬 메모리 소자의 제조 방법.
  4. 제 1항 또는 제 3항에 있어서,
    상기 제 1 산화막은 화학적 습식 산화(chemical wet oxidation) 공정 또는 라디칼 산화(radical oxidation) 공정을 이용하여 반도체 기판을 산화시키어 형성한 실리콘 산화막(SiO2) 인 플래쉬 메모리 소자의 제조 방법.
  5. 제 1항 또는 제 3항에 있어서,
    상기 제 2 산화막은 Al2O3, HfO2, ZrO3, Al2O3-HfO2 혼합체, SrTiO3, La2O3, SrTiO3 또는 BaTiO3으로 형성하는 플래쉬 메모리 소자의 제조 방법.
  6. 제 1항 또는 제 3항에 있어서,
    상기 절연막의 형성공정시, 상기 절연막의 높이(H)는 상기 게이트 패턴 간 간격(W)의 2배 내지 4배가 되도록 형성하는 플래쉬 메모리 소자의 제조 방법.
  7. 제 3항에 있어서,
    상기 화학적 기계적 평탄화 공정은 상기 제 1 폴리실리콘막이 50 내지 100 Å 높이로 잔류될 때까지 실시하는 플래쉬 메모리 소자의 제조 방법.
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