KR20010065285A - 플래쉬 메모리 셀의 제조 방법 - Google Patents

플래쉬 메모리 셀의 제조 방법 Download PDF

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Abstract

본 발명은 플래쉬 메모리 셀의 제조 방법에 관한 것으로, 터널 산화막, 프로팅 게이트, 유전체막, 콘트롤 게이트 및 질화막이 적층되어 형성된 스택 게이트 구조에 산화막으로 제 1 스페이서를 콘트롤 게이트 측벽부터 형성하고, 질화막으로 제 2 스페이서를 스택 게이트 구조의 측벽부터 형성하여 이후 자기정렬 식각 공정에 의한 콘택 홀을 형성할 때 콘트롤 게이트가 노출되지 않음으로써 콘트롤 게이트와 텅스텐 플러그의 브릿지에 의한 페일을 방지할 수 있어 공정 마진을 확보할 수 있고 소자의 신뢰성을 향상시킬 수 있는 플래쉬 메모리 셀의 제조 방법에 관해 제시된다.

Description

플래쉬 메모리 셀의 제조 방법{Method of manufacturing a flash memory cell}
본 발명은 플래쉬 메모리 셀(flash memory cell)의 제조 방법에 관한 것으로, 특히 산화막으로 제 1 스페이서를 콘트롤 게이트 측벽부터 형성하고, 질화막으로 제 2 스페이서를 스택 게이트 구조의 측벽부터 형성하여 이후 자기정렬 식각 공정에 의한 콘택 홀을 형성할 때 콘트롤 게이트가 노출되지 않음으로써 콘트롤 게이트와 텅스텐 플러그의 브릿지에 의한 페일을 방지할 수 있어 공정 마진을 확보할 수 있고 소자의 신뢰성을 향상시킬 수 있는 플래쉬 메모리 셀의 제조 방법에 관한 것이다.
종래의 플래쉬 메모리 셀의 제조 방법을 도 1(a) 내지 도 1(d)를 이용하여 설명하면 다음과 같다.
도 1(a)를 참조하면, 반도체 기판(101) 상부에 터널 산화막(102), 제 1 폴리실리콘막(103)을 형성한 후 마스크 및 식각 공정을 이용하여 제 1 폴리실리콘막(103) 및 터널 산화막(102)을 패터닝한다. 반도체 기판(101)은 소자의 특성에 따라 트리플 웰(triple well) 구조를 사용한다. 전체 구조 상부에 유전체막(104), 제 2 폴리실리콘막(105), 텅스텐 실리사이드막(106) 및 제 1 질화막(107)을 순차적으로 형성한 후 마스크 및 식각 공정을 실시하여 반도체 기판(101)의 소정 영역을 노출시킨다. 이에 의해 플로팅 게이트 및 콘트롤 게이트가 적층된 스택 게이트 구조가 형성된다. 플로팅 게이트는 제 1 폴리실리콘막(103)으로 형성되고, 콘트롤 게이트는 제 2 폴리실리콘막(105) 및 텅스텐 실리사이드막(106)으로 형성된다. 그후 불순물 이온 주입 공정을 실시하여 반도체 기판(101)상의 소정 영역에 소오스 영역 (108) 및 드레인 영역(109)을 형성한다.
도 1(b)를 참조하면, 전체 구조 상부에 산화막(110) 및 제 2 질화막(111)을 순차적으로 형성한 후 전면 식각 공정을 실시하여 스택 게이트 구조 측벽에 산화막 (110) 및 제 2 질화막(111)으로 된 이중 구조의 스페이서(112)를 형성한다. 스페이서는 이후 자기 정렬 식각 공정을 실시할 때 스택 게이트 구조의 손실을 방지하기 위해 형성하는 것으로, 질화막으로 형성하는 것이 기본이다. 그러나 플래쉬 메모리 셀은 질화막으로만 스페이서를 형성할 경우 플로팅 게이트에 차지된 전자들이 질화막으로 포획되어 데이터 손실이 발생될 수 있다. 따라서, 플래쉬 메모리 셀과 같이 플로팅 게이트를 가지고 있는 셀 구조에서는 어느 정도 플로팅 게이트에 차지되어 있는 전자들이 질화막 스페이서로 차지되어 플로팅 게이트의 전위를 낮추는 현상을 방지하기 위해 어느 정도 이상의 절연 물질이 필요하며, 이에 따라 산화막과 질화막의 이중 구조를 사용한다.
도 1(c)를 참조하면, 전체 구조 상부에 제 3 질화막(113)을 형성하고, 층간 절연막(114)을 형성한 후 평탄화한다. 층간 절연막으로는 절연막, PSG막 및 BPSG막의 적층 구조를 사용한다. 전체 구조 상부에 감광막(115)을 형성한 후 콘택 마스크를 이용한 노광 및 식각 공정으로 패터닝한다. 감광막 패턴(115)를 마스크로 이용한 자기정렬 식각 공정으로 층간 절연막(114) 및 제 3 질화막(113)을 식각하여 드레인 영역(109)을 노출시키는 콘택 홀을 형성한다. 이때, 스페이서 (112)의 일부분도 식각되어 스택 게이트 구조의 일부분, 즉 텅스텐 실리사이드막 (106)을 노출시키게 된다.
도 1(d)를 참조하면, 감광막 패턴(115)을 제거하고, 스택 게이트 구조의 텅스텐 실리사이드막(106)이 노출된 상태에서 콘택 홀을 포함한 전체 구조 상부에 장벽 금속층(116)을 형성한 후 텅스텐을 매립하여 플러그(117)를 형성한다.
그런데, 노출된 스택 게이트 구조의 텅스텐 실리사이드막(106)과 장벽 금속층(116) 및 텅스텐 플러그(117)이 도통되는 브릿지(bridge) 현상이 발생되기 때문에 컬럼 페일 및 비트라인 페일이 발생된다. 이와 같은 현상의 단면 사진을 도 2에 나타내었다. 도 2의 도면 부호 A는 텅스텐 실리사이드막(106)과 장벽 금속층(116) 및 텅스텐 플러그(117)이 도통되어 브릿지 현상이 발생된 상태를 나타낸다.
따라서, 본 발명은 자기정렬 식각 공정을 실시할 때 스택 게이트 구조의 텅스텐 실리사이드를 노출시키지 않아 페일이 발생되는 것을 방지할 수 있는 플래쉬메모리 셀의 제조 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 반도체 기판 상부의 선택된 영역에 터널 산화막, 플로팅 게이트, 유전체막, 콘트롤 게이트 및 제 1 질화막이 적층된 스택 게이트 구조를 형성하는 단계와, 불순물 이온 주입 공정을 실시하여 상기 반도체 기판의 소정 영역에 소오스 및 드레인 영역을 형성하는 단계와, 전체 구조 상부에 산화막을 형성한 후 전면 식각 공정을 실시하여 상기 스택 게이트 구조의 상기 콘트롤 게이트 측벽부터 상기 반도체 기판 상부까지 형성된 제 1 스페이서를 형성하는 단계와, 전체 구조 상부에 제 2 질화막을 형성한 후 전면 식각 공정을 실시하여 상기 스택 게이트 구조의 상기 제 1 질화막 측벽부터 상기 반도체 기판 상부까지 형성된 제 2 스페이서를 형성하는 단계와, 전체 구조 상부에 제 3 질화막 및 층간 절연막을 형성한 후 자기정렬 식각 공정을 실시하여 상기 드레인 영역을 노출시키는 콘택 홀을 형성하는 단계와, 상기 콘택 홀을 포함한 전체 구조 상부에 장벽 금속층을 형성한 후 상기 콘택 홀이 매립되도록 플러그를 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
도 1(a) 내지 도 1(d)는 종래의 플래쉬 메모리 셀의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
도 2는 종래의 방법에 따라 제조된 플래쉬 메모리 셀의 단면 사진.
도 3(a) 내지 도 3(d)는 본 발명에 따른 플래쉬 메모리 셀의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
101 및 201 : 반도체 기판 102 및 202 : 터널 산화막
103 및 203 : 제 1 폴리실리콘막 104 및 204 : 유전체막
105 및 205 : 제 2 폴리실리콘막 106 및 206 : 텅스텐 실리사이드막
107 및 207 : 제 1 질화막 108 및 208 : 소오스 영역
109 및 209 : 드레인 영역 110 : 산화막
111 : 제 2 질화막 112 및 212 : 스페이서
113 및 213 : 제 3 질화막 114 및 214 : 층간 절연막
115 : 감광막 116 및 215 : 장벽 금속층
117 및 216 : 텅스텐 플러그
210 : 제 1 스페이서(산화막) 211 : 제 2 스페이서(질화막)
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 3(a) 내지 도 3(d)는 본 발명에 따른 플래쉬 메모리 셀의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 3(a)를 참조하면, 반도체 기판(201) 상부에 터널 산화막(202), 제 1 폴리실리콘막(203)을 형성한 후 마스크 및 식각 공정을 이용하여 제 1 폴리실리콘막 (203) 및 터널 산화막(202)을 패터닝한다. 반도체 기판(201)은 소자의 특성에 따라 트리플 웰(triple well) 구조를 사용한다. 전체 구조 상부에 유전체막(204), 제 2 폴리실리콘막(205), 텅스텐 실리사이드막(206) 및 제 1 질화막(207)을 순차적으로 형성한 후 마스크 및 식각 공정을 실시하여 반도체 기판(201)의 소정 영역을 노출시킨다. 이에 의해 플로팅 게이트 및 콘트롤 게이트가 적층된 스택 게이트 구조가 형성된다. 플로팅 게이트는 제 1 폴리실리콘막(203)으로 형성되고, 콘트롤 게이트는 제 2 폴리실리콘막(205) 및 텅스텐 실리사이드막(206)으로 형성된다. 그후 불순물 이온 주입 공정을 실시하여 반도체 기판(201)상의 소정 영역에 소오스 영역 (208) 및 드레인 영역(209)을 형성한다.
도 3(b)를 참조하면, 전체 구조 상부에 산화막을 형성한 후 전면 식각 공정을 실시하여 스택 게이트 구조 측벽에 제 1 스페이서(210)를 형성한다. 산화막은 MTO를 사용하며, 제 1 질화막(207) 하부에 제 1 스페이서(210)가 형성되도록 한다.
도 3(c)를 참조하면, 전체 구조 상부에 제 2 질화막을 형성한 후 전면 식각 공정을 실시하여 스택 게이트 구조 측벽에 제 2 스페이서(211)를 형성한다. 제 2 스페이서(211)를 형성하기 위한 식각 공정은 제 1 질화막(207)이 노출될 때까지 실시한다. 이에 의해 제 1 및 제 2 스페이서(210 및 211)의 이중 구조의 스페이서 (212)가 형성된다.
도 3(d)를 참조하면, 전체 구조 상부에 제 3 질화막(213)을 형성하고, 층간 절연막(214)을 형성한 후 평탄화한다. 전체 구조 상부에 감광막을 형성한 후 콘택마스크를 이용한 노광 및 식각 공정으로 패터닝한다. 감광막 패턴(도시안됨)을 마스크로 이용한 자기정렬 식각 공정으로 층간 절연막(214) 및 제 3 질화막(213)을 식각하여 드레인 영역(209)을 노출시키는 콘택 홀을 형성한다. 이때, 콘택 홀을 질화막으로 된 제 2 스페이서(211)의 상부 부분이 손상되더라도 제 1 스페이서(210)가 손상되지 않아 텅스텐 실리사이드막(206)을 노출시키지 않는다. 감광막 패턴을 제거하고, 콘택 홀을 포함한 전체 구조 상부에 장벽 금속층(215)을 형성한 후 텅스텐을 매립하여 플러그(216)를 형성한다.
상술한 바와 같이 본 발명에 의하면 산화막으로 제 1 스페이서를 콘트롤 게이트 측벽부터 형성하고, 질화막으로 제 2 스페이서를 스택 게이트 구조의 측벽부터 형성하여 이후 자기정렬 식각 공정에 의한 콘택 홀을 형성할 때 콘트롤 게이트가 노출되지 않음으로써 콘트롤 게이트와 텅스텐 플러그의 브릿지에 의한 페일을 방지할 수 있어 공정 마진을 확보할 수 있고 소자의 신뢰성을 향상시킬 수 있다.

Claims (1)

  1. 반도체 기판 상부의 선택된 영역에 터널 산화막, 플로팅 게이트, 유전체막, 콘트롤 게이트 및 제 1 질화막이 적층된 스택 게이트 구조를 형성하는 단계와,
    불순물 이온 주입 공정을 실시하여 상기 반도체 기판의 소정 영역에 소오스 및 드레인 영역을 형성하는 단계와,
    전체 구조 상부에 산화막을 형성한 후 전면 식각 공정을 실시하여 상기 스택 게이트 구조의 상기 콘트롤 게이트 측벽부터 상기 반도체 기판 상부까지 형성된 제 1 스페이서를 형성하는 단계와,
    전체 구조 상부에 제 2 질화막을 형성한 후 전면 식각 공정을 실시하여 상기 스택 게이트 구조의 상기 제 1 질화막 측벽부터 상기 반도체 기판 상부까지 형성된 제 2 스페이서를 형성하는 단계와,
    전체 구조 상부에 제 3 질화막 및 층간 절연막을 형성한 후 자기정렬 식각 공정을 실시하여 상기 드레인 영역을 노출시키는 콘택 홀을 형성하는 단계와,
    상기 콘택 홀을 포함한 전체 구조 상부에 장벽 금속층을 형성한 후 상기 콘택 홀이 매립되도록 플러그를 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
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