KR20070068647A - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 셀 영역 및 선택 트랜지스터 영역이 확정된 반도체 기판이 제공되는 단계; 상기 셀 영역의 반도체 기판 상부에 셀 게이트를 형성하는 동시에 상기 선택 트랜지스터 영역의 반도체 기판 상부에 제 1 및 제 2 선택게이트를 형성하는 단계; 상기 셀 영역 및 상기 선택 트랜지스터 영역의 상기 반도체 기판에 이온 주입 공정을 실시하여 접합부를 형성하는 단계; 전체구조상부에 버퍼 산화막을 형성한 후, 전면식각하여 상기 제 1 및 제 2 선택게이트 측벽에 스페이서를 형성하는 단계; 전체구조상부에 제 1 질화막 및 층간절연막을 순차적으로 형성한 후, 상기 층간절연막과 제 1 질화막의 소정영역을 식각하여 소오스 콘택홀을 형성하는 단계; 상기 소오스 콘택홀 하부 양 측면의 버퍼 산화막의 일부를 제거하는 단계; 전체구조상부에 제 2 질화막 형성 후, 상기 버퍼 산화막의 일부가 제거된 영역에만 상기 제 2 질화막을 잔류시키는 식각공정을 실시하는 단계; 및 소오스 콘택 플러그를 형성하는 단계를 포함한다.
낸드 플래시 디바이스(NAND Flash Device), 버퍼 산화막, 선택 게이트, 소오스 콘택(Source Contact), 질화막
Description
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 제조 공정을 나타낸 단면도 이다.
< 도면의 주요 부분에 대한 부호의 설명 >
10 : 소오스 콘택홀 100 : 반도체 기판
102 : 터널 산화막 104 : 제 1 폴리실리콘막
106 : 유전체막 108 : 제 2 폴리실리콘막
110 : 텅스텐실리사이드 112 : 접합부
114 : 버퍼 산화막 116 : 제 1 질화막
118 : 층간절연막 120 : 마스크
122 : 버퍼 산화막 로스(Loss) 영역 124 : 제 2 질화막
126 : 소오스 콘택 플러그
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 낸드 플래시에서 제 1 및 제 2 선택게이트 사이에 소오스 콘택홀 형성 후, 버퍼 산화막 손실(Loss)을 유발시킨 다음, 손실된 부분에 질화막을 증착하여 제 1 및 제 2 선택게이트와 소오스 콘택 간의 브릿지 현상을 방지할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
이하, 종래의 반도체 소자의 제조 방법을 간략히 설명하면, 반도체 기판 상부에 터널 산화막, 제 1 폴리실리콘막, 유전체막, 제 2 폴리실리콘막, 텅스텐실리사이드 및 하드 마스크막이 적층되어 플로팅 게이트와 콘트롤 게이트가 적층된 게이트 전극이 형성됨과 동시에 선택 트랜지스터 영역에도 이와 동일한 적층 구조의 게이트 전극이 형성된다. 그리고, 게이트 식각시 발생되는 마이크로 트렌치 및 플라즈마 데미지를 제거하기 위해 산화 공정을 실시하여 게이트 측벽, 바람직하게는 제 1 및 제 2 폴리실리콘막의 측벽에 게이트 스페이서용 버퍼 산화막을 형성한다. 그리고, 이온 주입 공정을 실시하여 소오스 및 드레인으로 작용하는 접합부를 형성한다.
전체 구조 상부에 제 1 질화막을 형성한 후 게이트 라인 사이를 절연시키고 상부 배선과의 절연을 위한 절연막을 형성한다. 그리고, 셀프 얼라인 콘택 식각 공정으로 절연막, 제 1 질화막 및 버퍼 산화막의 소정 영역을 식각하여 접합부를 노출시키는 콘택을 형성한다. 그리고, 콘택이 매립되도록 도전층을 형성하여 소오스 콘택 플러그를 형성한다.
그러나, 상기와 같은 종래 반도체 소자의 제조 방법은 상기 소오스 콘택 플러그 형성 전에 실시되는 클리닝 공정시 소오스 콘택홀 하부 양 측면에 노출된 버 퍼 산화막이 손실(Loss)되면서 이 부분에 상기 소오스 콘택 플러그가 매립되어 게이트와의 쇼트 마진(Short Margin)이 감소되는 문제점이 있다.
특히, 60 나노 이하 반도체 디바이스에서 소오스 콘택 기술에 자기 정렬 콘택(Self Align Contact ; SAC)을 사용할 경우 게이트와 소오스 콘택 간 브릿지 마진(Bridge Margin)이 취약해지는 문제점이 있다.
본 발명은 낸드 플래시에서 제 1 및 제 2 선택게이트 사이에 소오스 콘택홀 형성 후, 버퍼 산화막 손실(Loss)을 유발시킨 다음, 손실된 부분에 질화막을 증착하여 제 1 및 제 2 선택게이트와 소오스 콘택 간의 브릿지 현상을 방지할 수 있는 반도체 소자의 제조 방법을 제공한다.
본 발명의 실시예에 따른 반도체 소자의 제조방법은, 셀 영역 및 선택 트랜지스터 영역이 확정된 반도체 기판이 제공되는 단계; 상기 셀 영역의 반도체 기판 상부에 셀 게이트를 형성하는 동시에 상기 선택 트랜지스터 영역의 반도체 기판 상부에 제 1 및 제 2 선택게이트를 형성하는 단계; 상기 셀 영역 및 상기 선택 트랜지스터 영역의 상기 반도체 기판에 이온 주입 공정을 실시하여 접합부를 형성하는 단계; 전체구조상부에 버퍼 산화막을 형성한 후, 전면식각하여 상기 제 1 및 제 2 선택게이트 측벽에 스페이서를 형성하는 단계; 전체구조상부에 제 1 질화막 및 층간절연막을 순차적으로 형성한 후, 상기 층간절연막과 제 1 질화막의 소정영역을 식각하여 소오스 콘택홀을 형성하는 단계; 상기 소오스 콘택홀 하부 양 측면의 버 퍼 산화막의 일부를 제거하는 단계; 전체구조상부에 제 2 질화막 형성 후, 상기 버퍼 산화막의 일부가 제거된 영역에만 상기 제 2 질화막을 잔류시키는 식각공정을 실시하는 단계; 및 소오스 콘택 플러그를 형성하는 단계를 포함한다.
상기 셀 게이트, 제 1 및 제 2 선택게이트를 형성하는 공정은, 반도체 기판 상부에 터널 산화막, 제 1 폴리실리콘막, 유전체막, 제 2 폴리실리콘막, 텅스텐실리사이드 및 하드마스크막을 순차적으로 적층하는 단계; 사진 및 식각 공정을 실시하여 상기 텅스텐실리사이드, 제 2 폴리실리콘막, 유전체막, 제 1 폴리실리콘막 및 터널산화막의 일부를 반도체 기판이 노출될 때 까지 식각하는 단계를 더 포함한다.
상기 제 1 질화막은 300 내지 700 Å 의 두께, 저압 또는 플라즈마 방식하에서 형성한다. 상기 버퍼 산화막은 100 내지 200 Å 의 두께로 형성한다.
상기 일부 식각된 버퍼 산화막은 50 내지 100 Å 이다. 상기 제 2 질화막은 공정로 타입의 저압방식으로 증착한다. 상기 잔류된 제 2 질화막의 두께는 50 내지 150 Å 이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 제조 공정을 나타낸 단면도 이다.
도 1a를 참조하면, 셀 영역(Cell Region) 및 선택 트랜지스터(Select TR) 영역이 확정된 반도체 기판(100) 상부에 터널 산화막(102), 제 1 폴리실리콘막(104), 유전체막(106), 제 2 폴리실리콘막(108), 텅스텐실리사이드(110) 및 하드마스크막( 미도시)을 순차적으로 적층한 후, 사진 및 식각 공정을 실시하여 상기 텅스텐실리사이드(110), 제 2 폴리실리콘막(108), 유전체막(106), 제 1 폴리실리콘막(104) 및 터널산화막(102)의 일부를 반도체 기판(100)이 노출될 때 까지 식각하면, 플로팅 게이트와 컨트롤 게이트가 적층된 게이트 전극이 형성됨과 동시에 선택 트랜지스터 영역에도 이와 동일한 적층 구조의 게이트 전극이 형성된다.
상기 게이트 전극들 사이로 노출된 반도체 기판(100)에 LDD 이온주입 공정을 실시하여, 접합부(112)를 형성한다.
전체구조상부에 게이트 스페이서용 버퍼 산화막(114)을 형성하여 게이트 측벽, 바람직하게는 제 1 및 제 2 폴리실리콘막(104 및 108)의 측벽에 스페이서(Spacer)를 형성한다. 또한, 상기 버퍼 산화막(114)의 증착 두께는 100 내지 200 Å 으로 형성하는 것이 바람직하다.
전체구조상부에 제 1 질화막(116)을 형성한 후, 게이트 라인 사이를 절연시키고 상부 배선과의 절연을 위한 층간절연막(118)을 형성한다. 이때, 상기 제 1 질화막(116)은 300 내지 700 Å 의 두께로, 저압 또는 플라즈마 방식으로 증착한다.
다음, 제 1 및 제 2 선택게이트 사이를 개방하기 위한 소오스 콘택 마스크(Source CT Mask)(120)를 상기 층간절연막(118) 상부에 형성한다.
상기 소오스 콘택 마스크(120)로 제 1 및 제 2 선택게이트 사이의 층간절연막(118) 및 제 1 질화막(116)을 식각하여 소오스 콘택홀(10)을 형성함으로써 접합부(112)를 노출시킨다.
도 1b는 도 1a의 다음 공정을 진행한 반도체 소자의 단면도 이다. 도 1b를 참조하면, 소오스 콘택 마스크(120)를 제거한 후, 식각 공정을 실시하여 소오스 콘택홀(10) 하부 양 측면의 버퍼 산화막(114)을 50 내지 100 Å 정도 로스(Loss) 시켜 버퍼 산화막 로스 영역(122)을 형성한다.
도 1c는 도 1b의 다음 공정을 진행한 반도체 소자의 단면도 이다. 도 1c를 참조하면, 버퍼 산화막 로스 영역(122)을 포함한 전체구조상부에 50 내지 150 Å 두께의 제 2 질화막(124)을 형성한다. 이때, 제 2 질화막(124)은 공정로 타입(Furnace Type)의 저압(LP) 방식으로 형성한다.
도 1d는 도 1c의 다음 공정을 진행한 반도체 소자의 단면도 이다. 도 1d를 참조하면, 전체구조상부에 식각공정을 실시하여 제 2 질화막 일부(124a) 만을 남기고 제 2 질화막(124)을 제거한 후 클리닝 공정을 실시한다.
즉, 제 2 질화막 일부(124a)는 후공정인 소오스 플러그 형성 공정 전 클리닝 공정시 베리어(Barrier) 역할을 수행하게 된다.
다음, 소오스 콘택홀이 매립되도록 도전층을 형성하여 소오스 콘택 플러그(126)를 형성한다.
따라서, 본 발명은 제 1 및 제 2 선택게이트와 소오스 콘택 간의 브릿지 현상을 방지할 수 있으며, 자기 정렬 콘택 형성기술(Self Align Contact Scheme)을 적용하여 칩 사이즈(Chip Size)를 감소시킬 수 있다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다.
따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명은 낸드 플래시 디바이스(NAND Flash Device)에서 제 1 및 제 2 선택게이트 사이에 소오스 콘택홀 형성 후, 버퍼 산화막 손실(Loss)을 유발시킨 다음, 손실된 부분에 질화막을 증착하여 제 1 및 제 2 선택게이트와 소오스 콘택 간의 브릿지 현상을 방지할 수 있다.
또한, 본 발명은 낸드 플래시 디바이스에서 자기 정렬 콘택 형성기술(Self Align Contact Scheme)을 적용하여 칩 사이즈(Chip Size)를 감소시킬 수 있다.
Claims (7)
- 셀 영역 및 선택 트랜지스터 영역이 확정된 반도체 기판이 제공되는 단계;상기 셀 영역의 반도체 기판 상부에 셀 게이트를 형성하는 동시에 상기 선택 트랜지스터 영역의 반도체 기판 상부에 제 1 및 제 2 선택게이트를 형성하는 단계;상기 셀 영역 및 상기 선택 트랜지스터 영역의 상기 반도체 기판에 이온 주입 공정을 실시하여 접합부를 형성하는 단계;전체구조상부에 버퍼 산화막을 형성한 후, 전면식각하여 상기 제 1 및 제 2 선택게이트 측벽에 스페이서를 형성하는 단계;전체구조상부에 제 1 질화막 및 층간절연막을 순차적으로 형성한 후, 상기 층간절연막과 제 1 질화막의 소정영역을 식각하여 소오스 콘택홀을 형성하는 단계;상기 소오스 콘택홀 하부 양 측면의 버퍼 산화막의 일부를 제거하는 단계;전체구조상부에 제 2 질화막 형성 후, 상기 버퍼 산화막의 일부가 제거된 영역에만 상기 제 2 질화막을 잔류시키는 식각공정을 실시하는 단계; 및소오스 콘택 플러그를 형성하는 단계;를 포함하는 반도체 소자의 제조 방법.
- 제 1항에 있어서,상기 셀 게이트, 제 1 및 제 2 선택게이트를 형성하는 공정은,반도체 기판 상부에 터널 산화막, 제 1 폴리실리콘막, 유전체막, 제 2 폴리 실리콘막, 텅스텐실리사이드 및 하드마스크막을 순차적으로 적층하는 단계;사진 및 식각 공정을 실시하여 상기 텅스텐실리사이드, 제 2 폴리실리콘막, 유전체막, 제 1 폴리실리콘막 및 터널산화막의 일부를 반도체 기판이 노출될 때 까지 식각하는 단계;를 더 포함하는 반도체 소자의 제조 방법.
- 제 1항에 있어서,상기 제 1 질화막은 300 내지 700 Å 의 두께, 저압 또는 플라즈마 방식하에서 형성하는 반도체 소자의 제조 방법.
- 제 1항에 있어서,상기 버퍼 산화막은 100 내지 200 Å 의 두께로 형성하는 반도체 소자의 제조 방법.
- 제 1항에 있어서,상기 일부 식각된 버퍼 산화막은 50 내지 100 Å 인 반도체 소자의 제조 방법.
- 제 1항에 있어서,상기 제 2 질화막은 공정로 타입의 저압방식으로 증착하는 반도체 소자의 제 조 방법.
- 제 1항에 있어서,상기 잔류된 제 2 질화막의 두께는 50 내지 150 Å 인 반도체 소자의 제조 방법.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100913003B1 (ko) * | 2007-10-18 | 2009-08-20 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조 방법 |
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2005
- 2005-12-27 KR KR1020050130499A patent/KR20070068647A/ko not_active Application Discontinuation
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| KR100913003B1 (ko) * | 2007-10-18 | 2009-08-20 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조 방법 |
| US8058132B2 (en) | 2007-10-18 | 2011-11-15 | Hynix Semiconductor Inc. | Method of fabricating flash memory device |
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