KR100847308B1 - 반도체 소자 및 그 제조 방법. - Google Patents

반도체 소자 및 그 제조 방법. Download PDF

Info

Publication number
KR100847308B1
KR100847308B1 KR1020070014469A KR20070014469A KR100847308B1 KR 100847308 B1 KR100847308 B1 KR 100847308B1 KR 1020070014469 A KR1020070014469 A KR 1020070014469A KR 20070014469 A KR20070014469 A KR 20070014469A KR 100847308 B1 KR100847308 B1 KR 100847308B1
Authority
KR
South Korea
Prior art keywords
region
pattern
gate
substrate
forming
Prior art date
Application number
KR1020070014469A
Other languages
English (en)
Inventor
권용현
황재성
서준
조성일
박상준
강은영
김현철
채정훈
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020070014469A priority Critical patent/KR100847308B1/ko
Priority to US12/030,118 priority patent/US20080191288A1/en
Application granted granted Critical
Publication of KR100847308B1 publication Critical patent/KR100847308B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

매립 게이트를 갖는 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법에서, 상기 반도체 소자는 제1 영역 및 제2 영역으로 구분되고, 상기 제1 영역에 게이트 트렌치가 형성되어 있는 기판과, 상기 게이트 트렌치 내부를 부분적으로 채우는 제1 게이트 구조물과, 상기 게이트 트렌치 내부에 구비되고, 상기 제1 게이트 구조물 상에 위치하는 보호막 패턴과, 상기 제1 게이트 구조물의 양측부와 인접하는 기판 표면 아래에 구비되는 제1 소오스/드레인과, 상기 제2 영역의 기판 표면에 구비되고, 실리콘 산화막, 도전막 패턴 및 금속 실리사이드막 패턴이 적층된 형상을 갖는 제2 게이트 구조물 및 상기 제2 게이트 구조물의 양측부와 인접하는 기판 표면 아래에 구비되는 제2 소오스/드레인을 포함한다. 상기 반도체 소자는 이를 형성할 시에 반응물 생성에 따른 불량이 감소되므로 높은 신뢰성 및 향상된 동작 특성을 갖는다.

Description

반도체 소자 및 그 제조 방법.{Semiconductor device and method for manufacturing the same}
도 1은 본 발명의 실시예 1에 따른 반도체 소자를 나타내는 단면도이다.
도 2 내지 도 9는 도 1에 도시된 본 발명의 실시예 1에 따른 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 10은 본 발명의 실시예 2에 따른 디램 장치를 나타내는 단면도이다.
도 11 내지 도 21은 도 10에 도시된 본 발명의 실시예 2에 따른 디램 장치의 제조 방법을 나타내는 단면도들이다.
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다. 보다 상세하게는, 기판의 일부 영역에 매립 게이트를 갖는 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
최근의 반도체 소자는 저전압에서 고속 동작을 할 수 있는 방향으로 발전하고 있다. 또한, 반도체 소자의 제조 공정은 집적도가 향상되는 방향으로 발전되고 있다. 상기 반도체 소자로 사용되는 전계 효과 모오스 트랜지스터(이하, MOSFET)의 경우, 고속 동작을 위해 상기 MOSFET의 채널 길이를 감소시켜야 한다. 그러나, 일반적인 플레너(Planer) 타입의 MOSFET의 경우, 상기 채널 길이가 축소됨에 따라 드레인 전압에 의한 일렉트릭 필드(electric field) 영향성이 증가되고 게이트 전극에 의한 채널 구동 능력이 열화되어 쇼트 채널 효과(short channel effect)가 발생 된다. 또한, 채널 농도 증가에 따라 케리어의 이동도 및 전류 구동력이 감소되며, 소오스/드레인 접합 깊이(junction depth)의 감소에 따른 접합 누설 전류(Junction leakage current)가 증가되고 있다.
보다 좁은 상부 면적 하에 고성능을 갖는 전계 효과 트랜지스터를 형성하기 위하여, 게이트 하부의 채널 영역을 식각함으로써 채널 길이를 증가시키는 방법이 알려져 있다. 예를들어, 대한민국 특허 제10-0344733호에는 기판에 트렌치를 형성한 후, 상기 트렌치 내부에 게이트 전극을 형성시키고, 상기 트렌치의 상부주변에 소오스 및 드레인 영역을 형성시켜 트랜지스터를 형성하는 방법이 개시되어 있다.
또한, 상기 전계 효과 트랜지스터의 게이트 전극으로 사용되는 물질을 폴리실리콘 대신 금속 또는 금속 질화물을 사용하고 있다. 그 이유로, 상기 폴리실리콘 물질만으로 게이트 전극을 형성하는 경우, 상기 게이트 전극의 선폭을 사진 공정의 한계 이하로 축소시키기가 매우 어렵다. 또한, 상기 폴리실리콘 물질의 경우 불순물의 도핑이 필요하며, 막에 스트레스가 가해지는 경우 전자 및 홀의 이동도(mobility)의 변화가 생기게 되어 각 소자의 특성 변화가 발생하게 된다. 더구나, 상기 폴리실리콘의 저항이 높아 동작 스피드가 저하된다.
예를들어, 저저항을 갖는 게이트를 형성하기 위하여 폴리실리콘 및 금속이 적층된 구조를 갖는 게이트 전극 형성 방법이 미합중국특허 제 6,236,094호에 개시되어 있다. 또한, 게이트 형성 부위에 트렌치를 형성한 후 게이트 산화막 및 금속 게이트를 형성하는 방법이 미합중국 특허 제 6,033,963호에 개시되어 있다.
그런데, 상기와 같이 게이트 형성 부위에 트렌치를 형성한 후 상기 트렌치 내부에 금속 물질로 이루어지는 매립 게이트를 형성하는 경우 예기치 않은 불량들이 빈번하게 발생된다.
구체적으로, 기판 상의 각 영역별로 상기 매립 게이트를 갖는 트랜지스터 뿐 아니라 이와는 다른 구조를 갖는 플레너형의 트랜지스터가 형성될 수 있다. 때문에, 상기 매립 게이트를 갖는 트랜지스터를 형성하기 위한 공정 및 상기 플레너형의 트랜지스터를 형성하기 위한 공정이 각각 수행되어야 한다. 그런데, 상기 플레너형의 트랜지스터를 형성하기 위한 공정을 수행할 때 상기 매립 게이트 형성 부위가 산화되거나 변성될 수 있다. 또한, 상기 매립 게이트에 포함되는 게이트 산화막에 어택이 가해질 수 있다.
상기와 같이, 매립 게이트 형성 부위에서 산화 또는 변성에 의해 생성된 반응물은 통상적인 식각 공정에 의해 용이하게 식각되지 않는다. 때문에, 상기 매립 게이트가 정상적으로 형성되지 않거나 또는 이웃하는 다른 도전 패턴들과 쇼트되는 등의 불량이 발생될 수 있다. 또한, 상기 반응물에 의해 반도체 소자의 신뢰성이 저하될 수 있다.
따라서, 본 발명의 목적은 매립형 트랜지스터 및 플레너형 트랜지스터를 포 함하고 높은 신뢰성을 갖는 고성능의 반도체 소자를 제공하는데 목적이 있다.
본 발명의 다른 목적은 상기한 반도체 소자의 제조 방법을 제공하는데 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자는, 제1 영역 및 제2 영역으로 구분되고, 상기 제1 영역에 게이트 트렌치가 형성되어 있는 기판과, 상기 게이트 트렌치 내부를 부분적으로 채우는 제1 게이트 구조물과, 상기 게이트 트렌치 내부에 구비되고, 상기 제1 게이트 구조물 상에 위치하는 보호막 패턴과, 상기 제1 게이트 구조물의 양측부와 인접하는 기판 표면 아래에 구비되는 제1 소오스/드레인과, 상기 제2 영역의 기판 표면에 구비되고, 실리콘 산화막, 도전막 패턴 및 금속 실리사이드막 패턴이 적층된 형상을 갖는 제2 게이트 구조물 및 상기 제2 게이트 구조물의 양측부와 인접하는 기판 표면 아래에 구비되는 제2 소오스/드레인을 포함한다.
상기 제1 게이트 구조물에 포함되는 게이트 전극은 금속을 포함할 수 있다.
상기 게이트 전극은 티타늄 질화물을 포함할 수 있다.
상기 보호막은 실리콘 질화물, 실리콘 산질화물 및 폴리실리콘으로 이루어지는 군에서 선택된 적어도 하나로 이루어질 수 있다.
상기 제2 게이트 구조물은 실리콘 산화막, 폴리실리콘 및 텅스텐 실리사이드 패턴이 적층된 구조를 가질 수 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제 조 방법으로, 제1 영역 및 제2 영역으로 구분되는 기판에서, 상기 제1 영역의 기판을 부분적으로 식각하여 게이트 트렌치를 형성한다. 상기 제1 영역에 구비된 게이트 트렌치 내부를 부분적으로 채우는 제1 게이트 구조물을 형성한다. 상기 제1 게이트 구조물 상에 보호막 패턴을 형성한다. 상기 제2 영역의 기판에, 실리콘 산화막, 도전막 패턴 및 금속 실리사이드막 패턴이 적층된 형상을 갖는 제2 게이트 구조물을 형성한다. 다음에, 상기 제1 및 제2 게이트 구조물 양측과 인접하는 기판에 각각 제1 및 제2 소오스/드레인 영역을 형성한다.
상기 제1 게이트 구조물을 형성하기 위하여, 상기 게이트 트렌치의 측벽과 저면에 게이트 산화막을 형성한다. 이 후, 상기 게이트 트렌치를 매립하도록 금속 물질을 증착한다. 다음에, 상기 금속 물질을 이방성 식각하여 상기 게이트 트렌치 내부를 부분적으로 매립하면서 기판 상부면보다 낮은 상부면을 갖는 금속막 패턴을 형성한다.
상기 금속 물질은 티타늄 질화물을 포함할 수 있다.
상기 금속막 패턴의 상부면은 상기 기판 상부면으로부터 200 내지 1000Å 아래에 위치하도록 형성될 수 있다.
상기 게이트 트렌치를 형성하기 위하여, 제1 및 제2 영역의 기판에 실리콘 산화막 및 도전막을 형성한다. 이 후, 상기 제2 영역의 실리콘 산화막 및 도전막을 남기면서, 상기 제1 영역의 기판에 형성된 도전막 및 실리콘 산화막만을 패터닝하여, 상기 제1 영역에 마스크 패턴을 형성한다. 다음에, 상기 마스크 패턴을 사용하여 상기 제1 영역의 기판을 식각한다.
상기 실리콘 산화막 및 도전막은 상기 제2 게이트 구조물에 포함되는 게이트 산화막 및 게이트 전극을 형성하는데 사용될 수 있다.
상기 제2 게이트 구조물을 형성하기 위하여, 상기 제1 영역의 마스크 패턴 및 보호막 패턴과 상기 제2 영역의 도전막 상에 금속 실리사이드막을 형성한다. 이 후, 상기 제1 영역에 형성된 금속 실리사이드막을 제거하면서 상기 제2 영역에 금속 실리사이드막 패턴을 형성한다. 다음에, 상기 제1 영역에 형성된 마스크 패턴을 제거하면서 상기 제2 영역에 도전막 패턴을 형성한다.
상기 금속 실리사이드막은 텅스텐 실리사이드를 포함할 수 있다.
상기 보호막 패턴을 형성하기 위하여, 상기 제1 게이트 구조물 상에 상기 게이트 트렌치를 매립하는 보호막을 형성한다. 다음에, 상기 보호막을 부분적으로 이방성 식각한다.
상기 보호막은 폴리실리콘, 실리콘 질화물 및 실리콘 산 질화물로 이루어지는 군에서 선택된 적어도 하나를 증착시켜 형성할 수 있다.
또한, 상기 제1 및 제2 소오스/드레인 영역을 형성한 이 후에, 상기 제1 영역의 기판 및 보호막 패턴과, 상기 제2 영역의 기판 및 제2 게이트 구조물의 표면에 스페이서용 절연막을 형성하는 단계와, 상기 스페이서용 절연막을 이방성 식각하여 상기 보호막 패턴 상에 상부 보호막 패턴 및 상기 제2 게이트 구조물 측벽에 스페이서를 각각 형성하는 단계를 더 수행할 수 있다.
이 때, 상기 상부 보호막 패턴은 상기 기판 상부 표면보다 낮은 상부면을 갖도록 형성될 수 있다.
또한, 상기 제1 및 제2 소오스/드레인 영역을 형성한 이 후에, 상기 제1 및 제2 영역의 기판 상에 상기 제2 게이트 구조물을 덮는 층간 절연막을 형성하는 단계와, 상기 층간 절연막의 일부를 식각하여 상기 소오스/드레인 영역의 기판 표면을 노출하는 콘택홀을 형성하는 단계 및 상기 콘택홀 내부에 도전물질을 채워넣어 콘택 패드를 형성하는 단계를 더 수행할 수 있다.
본 발명의 방법에 따라 반도체 소자를 형성하면, 제1 게이트 구조물 상에 보호막 패턴이 형성되어 있으므로 상기 제1 게이트 구조물의 산화 또는 변성에 의해 반응물이 생성되기가 어려워진다. 그러므로, 상기 제1 게이트 구조물의 산화 또는 변성에 의해 발생되는 불량을 감소시키면서 반도체 소자를 형성할 수 있다. 이로 인해, 반도체 소자의 제조 수율을 향상시킬 수 있으며 반도체 소자의 제조 공정 비용을 절감할 수 있다.
또한, 본 발명에 따른 반도체 소자는 동작 특성이 향상되고 높은 신뢰성을 갖는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 1은 본 발명의 실시예 1에 따른 반도체 소자를 나타내는 단면도이다.
도 1을 참조하면, 제1 영역 및 제2 영역으로 구분되는 기판(100)이 마련된다. 상기 기판(100)의 제1 영역은 셀 영역에 해당하고, 상기 제2 영역은 주변 회로 영역에 해당한다.
또한, 상기 기판(100)에는 소자 분리용 트렌치가 형성되어 있고, 상기 소자 분리용 트렌치 내부에는 소자 분리막(102)이 채워져 있다. 상기 소자 분리막(102)에 의해 상기 기판은 액티브 영역 및 소자 분리 영역으로 구분된다.
상기 제1 영역의 기판(100)에서 게이트가 형성되기 위한 부위에는 게이트 트렌치(110)가 형성되어 있다. 도시되지는 않았지만, 상기 제1 영역에 형성되는 게이트가 워드 라인으로도 사용되는 경우, 상기 게이트 트렌치(110)는 라인 형상을 갖는다. 즉, 상기 게이트 트렌치(110)는 트랜지스터의 게이트로 사용되기 위한 액티브 영역 뿐 아니라 상기 액티브 영역과 이웃하는 소자 분리 영역도 함께 식각된 형상을 갖는다.
상기 게이트 트렌치(110) 내부를 부분적으로 채우는 제1 게이트 구조물이 구비된다. 상기 제1 게이트 구조물에는 제1 게이트 산화막(112) 및 제1 게이트 전극(114a)이 포함된다.
구체적으로, 상기 게이트 트렌치(110)의 측벽 및 저면에는 실리콘 산화물로 이루어지는 제1 게이트 산화막(112)이 구비된다. 또한, 상기 게이트 트렌치(110) 내부에 금속 물질이 부분적으로 채워져 있는 제1 게이트 전극 패턴(114a)이 구비된다. 즉, 상기 제1 게이트 전극 패턴(114a)의 상부면은 상기 기판(100) 상부 표면보다 낮게 위치한다. 상기 제1 게이트 전극 패턴(114a)을 이루는 금속 물질은 티타늄 질화물을 포함한다.
상기 제1 게이트 전극 패턴(114a)상에는 상기 제1 게이트 전극 패턴(114a)을 보호하기 위한 보호막 패턴(120a)이 구비된다. 상기 보호막 패턴(120a)의 상부면은 상기 게이트 트렌치(110)의 내부에 위치한다. 상기 보호막 패턴(120a)은 실리콘 질화물, 실리콘 산 질화물 또는 폴리실리콘으로 이루어질 수 있다.
상기 제1 게이트 구조물의 양측부와 인접하는 기판(100) 표면 아래에는 제1 소오스/드레인(130)이 구비된다.
상기 제2 영역의 기판(100) 표면에는 제2 게이트 구조물이 구비된다. 상기 제2 게이트 구조물은 제1 실리콘 산화막(104), 도전막 패턴(106b), 금속 실리사이드막 패턴(122a) 및 제2 하드 마스크 패턴(124)이 적층된 형상을 갖는다. 구체적으로, 상기 제2 게이트 구조물은 실리콘 산화물로 이루어지는 게이트 산화막과, 폴리실리콘, 텅스텐 실리사이드 패턴 및 실리콘 질화물이 적층된 게이트 전극으로 이루어질 수 있다. 도시된 것과 같이, 상기 제2 영역의 기판(100)에는 게이트 트렌치가 형성되어 있지 않으므로, 평탄한 기판 표면에 트랜지스터가 형성된다. 또한, 상기 제2 영역에 형성되는 트랜지스터의 게이트 전극 물질은 상기 제1 영역에 형성되는 트랜지스터의 게이트 전극 물질과는 다르다.
상기 제2 게이트 구조물의 양측부와 인접하는 기판 표면 아래에는 제2 소오스/드레인(132)이 구비된다.
상기 반도체 소자는 상기 제1 게이트 구조물 상에 보호막 패턴이 구비됨으로써 상기 제1 게이트 구조물의 산화 또는 변성이 감소될 수 있다. 때문에, 높은 신뢰성 및 고성능을 갖는다.
도 2 내지 도 9는 도 1에 도시된 본 발명의 실시예 1에 따른 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 2를 참조하면, 제1 영역 및 제2 영역으로 구분되는 기판(100)을 마련한다. 상기 기판(100)의 제1 영역은 셀 영역에 해당하고, 상기 제2 영역은 주변 회로 영역에 해당한다.
상기 기판(100)에 셸로우 트렌치 소자 분리 공정을 수행하여 소자 분리막(102)을 형성한다. 상기 소자 분리막(102)에 의해 상기 기판(100)은 액티브 영역 및 소자 분리 영역으로 구분된다.
상기 기판(100)을 열산화시켜 제1 실리콘 산화막(104)을 형성한다. 상기 제1 실리콘 산화막(104)은 상기 제2 영역에 형성되는 플레너 트랜지스터의 제2 게이트 산화막으로 사용된다. 상기 제1 실리콘 산화막(104) 상에 제1 도전막(106)을 형성한다. 상기 제1 도전막(106)은 상기 제2 영역에 형성되는 플레너 트랜지스터의 게이트 전극의 일부로 사용된다. 상기 본 실시예에서는 상기 제1 도전막(106)으로써 폴리실리콘막을 형성한다.
상기 제1 도전막(106) 상에 하드 마스크막(108)을 형성한다. 상기 하드 마스크막(108)은 실리콘 질화물을 포함한다.
도 3을 참조하면, 상기 하드 마스크막(108)을 패터닝하여 상기 제1 영역에서 게이트가 형성되기 위한 부위를 선택적으로 노출시키는 제1 하드 마스크 패턴(108a)을 형성한다. 즉, 상기 제1 하드 마스크 패턴(108a)은 상기 제2 영역의 기판 전면을 덮고 있으며 상기 제1 영역에서 게이트가 형성되기 위한 부위만이 노출되어 있다.
이 후, 상기 제1 하드 마스크 패턴(108a)을 식각 마스크로 사용하여 상기 제1 도전막(106), 제1 실리콘 산화막(104) 및 노출된 기판(100)을 순차적으로 식각함으로써 제1 도전막 패턴(106a) 및 게이트 트렌치(110)를 형성한다.
도시되지는 않았지만, 상기 제1 영역에 형성되는 트랜지스터의 게이트 전극이 워드 라인으로 사용되는 경우, 상기 게이트 트렌치(110)는 라인 형상을 갖는다. 그러므로, 상기 게이트 트렌치(110)는 액티브 영역 뿐 아니라 상기 액티브 영역과 이웃하고 있는 소자 분리 영역에도 형성된다.
도 4를 참조하면, 열산화 공정을 수행하여 상기 게이트 트렌치(110)의 측벽에 노출되어 있는 기판(100) 표면을 산화시킴으로써 제2 실리콘 산화막을 형성한다. 상기 제2 실리콘 산화막은 상기 제1 영역에 형성되는 매립형 트랜지스터의 제1 게이트 산화막(112)으로 제공된다.
다음에, 상기 제1 도전막 패턴(106a)과 제1 실리콘 산화막(104) 사이의 갭 부위 및 게이트 트렌치(110) 내부를 완전히 채우도록 금속 물질을 증착함으로써 제2 도전막(114)을 형성한다. 이 때, 상기 제2 도전막(114)은 상기 제2 영역에 위치하는 제1 도전막 패턴(106a) 상에도 증착된다.
상기 제2 도전막(114)은 상기 제1 도전막 패턴(106a)과 제1 실리콘 산화막 (104) 사이의 갭 부위 및 게이트 트렌치(110) 내부를 보이드 없이 채울 수 있도록 증착 시에 스텝커버러지 특성이 우수한 금속 물질을 사용하여 형성하는 것이 바람직하다. 구체적으로, 상기 제2 도전막(114)은 티타늄 질화물을 증착시켜 형성할 수 있다.
도 5를 참조하면, 상기 제2 도전막(114)을 건식 식각 공정을 통해 에치백하여 상기 게이트 트렌치(110)의 내부를 부분적으로 채우는 제1 게이트 전극 패턴(114a)을 형성한다.
이 때, 상기 제1 게이트 전극 패턴(114a)의 상부면이 상기 기판(100) 상부 표면보다 낮게 위치하게 되도록 상기 제2 도전막(114)을 건식 식각한다. 상기 제1 게이트 전극 패턴(114a)의 상부면이 상기 기판(100) 상부 표면보다 200Å이하로 낮게 위치하는 경우에는 후속 공정에서 보호막 패턴이 얇게 형성되므로 바람직하지 않다. 또한, 상기 제1 게이트 전극 패턴(114a)의 상부면이 상기 기판(100) 상부 표면보다 1000Å이상 낮게 위치하는 경우에는 상기 제2 도전막(114)의 식각량이 증가되어 상기 제1 게이트 전극 패턴(114a)이 얇게 형성되므로 바람직하지 않다. 따라서, 상기 제1 게이트 전극 패턴(114a)은 상부면이 상기 기판(100) 상부 표면보다 200 내지 1000Å 낮게 위치하도록 형성되는 것이 바람직하다.
상기 제2 도전막이 티타늄 질화물로 형성되는 경우, 직류 전압이 500V 이하로 인가되고, 1 내지 50mT의 압력하에서 식각 가스를 인가하여 상기 식각 공정을 수행할 수 있다. 상기 식각 가스는 Cl2, HBr, NF3, CF3, CHF3 중에서 선택된 적어도 하나의 가스이다. 또한, N2 및 Ar와 같은 불활성 가스를 상기 식각 가스와 함께 유입할 수 있다.
이와 같이, 상기 제2 도전막(114)을 건식 식각하면, 상기 제1 영역의 기판(100)에 형성되어 있는 제1 실리콘 산화막(104), 제1 도전막 패턴(106a) 및 제1 하드 마스크 패턴(108a) 사이에는 제1 개구(116)가 생성된다.
또한, 상기 건식 식각 공정에 의해 상기 제2 영역에 형성되어 있는 제2 도전막(114)은 모두 제거된다. 따라서, 상기 제2 영역에서는 제1 하드 마스크 패턴(108a)이 노출된다.
도 6을 참조하면, 상기 제1 및 제2 영역에 형성되어 있는 제1 하드 마스크 패턴(108a)을 제거한다. 상기 제1 하드 마스크 패턴(108a)의 제거는 습식 식각 공정 또는 에치백 공정을 통해 수행될 수 있다.
구체적으로, 상기 제1 하드 마스크 패턴(108a)이 실리콘 질화물로 이루어진 경우, 인산을 이용하여 상기 제1 하드 마스크 패턴(108a)을 제거할 수 있다. 또는, CH2F2, CHF3, CH3F, CH4 및 CF4 로 이루어지는 가스들 중에서 선택된 적어도 하나의 가스와, 아르곤, 산소, 질소를 식각 가스로 사용하는 건식 식각 공정을 통해 상기 제1 하드 마스크 패턴(108a)을 제거할 수 있다.
상기 제1 하드 마스크 패턴(108a)을 제거함으로써, 상기 제1 실리콘 산화막 (104) 및 제1 도전막 패턴(106a) 사이에는 상기 제1 개구(116)에 비해 낮은 깊이를 갖는 제2 개구가 생성된다.
상기 제2 개구 내부를 완전하게 채우도록 보호막(120)을 형성한다. 상기 보호막(120)은 이 후의 금속 실리사이드 형성 공정 시에 하부에 형성된 제1 게이트 전극 패턴(114a)을 보호하기 위한 막이다. 상기 보호막(120)은 실리콘 질화물, 실리콘 산 질화물 또는 폴리실리콘으로 형성될 수 있다. 본 실시예에서는, 상기 보호 막을 실리콘 질화물로 형성하는 것으로 설명한다.
상기 보호막(120)을 형성하기 이 전에, 실리콘 산화막(도시안됨)을 형성하는 공정을 더 수행할 수 있다. 상기 실리콘 산화막은 상기 제2 도전막의 이방성 식각 공정 및 제1 하드 마스크 패턴(108a)의 제거 공정 시에 액티브 영역에 발생된 데미지를 큐어링하기 위하여 형성된다.
도 7을 참조하면, 상기 보호막(120)을 건식 식각 공정을 통해 에치백하여 상기 제2 개구 내부에 상기 제1 도전막 패턴(106a)의 상부면보다 낮은 상부면을 갖는 보호막 패턴(120a)을 형성한다.
이 때, 상기 제2 영역에 형성되어 있는 보호막(120)은 완전히 제거된다. 그러므로, 상기 제2 영역에는 제1 도전막 패턴(106a)이 노출된다.
도 8을 참조하면, 상기 제1 도전막 패턴(106a) 및 보호막 패턴(120a) 상에 텅스텐 실리사이드막(122)을 형성한다. 상기 텅스텐 실리사이드막(122)은 텅스텐 소오스 가스 및 실리콘 소오스 가스를 이용하는 화학기상 증착법을 통해 형성한다.
이 때, 상기 제1 영역에서는 상기 제1 도전막 패턴(106a) 및 보호막 패턴(120a) 상에 텅스텐 실리사이드막(122)이 형성된다. 그러므로, 상기 제1 게이트 전극 패턴(114a)의 상부면과 상기 텅스텐 실리사이드막(122)이 직접 접촉되지 않는다.
종래에는, 상기 제1 게이트 전극 패턴 상부면과 직접 접촉하도록 상기 텅스텐 실리사이드막이 형성되기 때문에 상기 제1 게이트 전극 패턴의 표면이 이상 산화되어 반응물이 빈번하게 생성되었다. 그러나, 상기 설명한 방법에 의하면, 상기 제1 게이트 전극 패턴(114a) 상부면에 상기 텅스텐 실리사이드막(122)이 형성되지 않기 때문에, 상기 제1 게이트 전극 패턴(114a)의 표면이 이상 산화되는 것을 방지할 수 있다. 그러므로, 상기 이상 산화에 의해 생성된 반응물로 인해 발생하는 쇼트 불량 등을 억제할 수 있다.
한편, 상기 제2 영역에 형성되어 있는 제1 도전막 패턴(106a) 상에도 텅스텐 실리사이드막(122)이 형성된다. 상기 텅스텐 실리사이드막(122)은 상기 제2 영역에 형성되는 플레너 트랜지스터의 게이트 전극의 일부로 사용된다.
도 9를 참조하면, 상기 텅스텐 실리사이드막(122) 상에 제2 하드 마스크 패턴(124)을 형성한다. 상기 제2 하드 마스크 패턴(124)은 제2 영역에 플레너 트랜지스터의 게이트 전극을 패터닝하기 위한 마스크로 사용된다.
또한, 후속의 식각 공정에서, 상기 제1 영역에 형성되어 있는 텅스텐 실리사이드막은 모두 제거되어야 한다. 그러므로, 상기 제2 하드 마스크 패턴(124)은 상기 제1 영역 전체를 노출시키는 형상을 갖는다.
다음에, 상기 제2 하드 마스크 패턴(124)을 식각 마스크로 사용하여 상기 텅스텐 실리사이드막(122) 및 제1 도전막 패턴을 식각한다.
상기 공정을 수행하면, 상기 제1 영역에는 상기 텅스텐 실리사이드막(122) 및 제1 도전막 패턴(106a)이 모두 제거됨으로써 매립형 트랜지스터의 제1 게이트 구조물이 형성된다. 상기 제1 게이트 구조물은 게이트 트렌치 내부에 위치하며 제1 게이트 전극 패턴(114a) 및 보호막 패턴(120a)이 적층된 형상을 갖는다.
상기 식각 공정에서 상기 보호막 패턴(120a)이 다소 식각됨으로써, 도시된 것과 같이, 상기 보호막 패턴(120a)의 높이가 이 전 단계에서보다 낮아질 수 있다.
또한, 상기 제2 영역에는 플레너 트랜지스터의 제2 게이트 구조물이 형성된다. 상기 제2 게이트 구조물은 기판의 평탄한 상부면에 위치하며 실리콘 산화막(104), 도전막 패턴(106b), 텅스텐 실리사이드 패턴(122a) 및 제2 하드 마스크 패턴(124)이 적층된 형상을 갖는다.
이 후, 상기 기판 표면 아래로 소오스/드레인을 형성하기 위한 불순물을 주입한다. 상기 공정을 수행함으로써, 상기 제1 게이트 구조물의 양측부와 인접하는 기판 표면 아래에는 제1 소오스/드레인(130)이 형성되고, 상기 제2 게이트 구조물의 양측부와 인접하는 기판 표면 아래에는 제2 소오스/드레인(132)이 형성된다.
도 10은 본 발명의 실시예 2에 따른 디램 장치를 나타내는 단면도이다.
도 10을 참조하면, 제1 영역 및 제2 영역으로 구분되는 기판(200)이 마련된다. 상기 기판(200)의 제1 영역은 셀 영역에 해당하고, 상기 제2 영역은 주변 회로 영역에 해당한다.
또한, 상기 기판(200)에는 소자 분리용 트렌치가 형성되어 있고, 상기 소자 분리용 트렌치 내부에는 소자 분리막(202)이 채워져 있다. 상기 소자 분리막(202)에 의해 상기 기판(200)은 액티브 영역 및 소자 분리 영역으로 구분된다. 상기 기판의 액티브 영역은 고립된 형상을 갖는다.
상기 제1 영역의 기판에는 워드 라인으로 형성되기 위한 게이트 트렌치(216)가 형성되어 있다. 상기 게이트 트렌치(216)는 게이트로 사용되기 위한 액티브 영 역 뿐 아니라 상기 액티브 영역과 이웃하는 소자 분리 영역까지도 식각되어 제1 방향으로 연장되는 라인 형상을 갖는다.
통상적으로, 고립된 하나의 액티브 영역에는 2개의 단위 셀이 형성된다. 때문에, 상기 고립된 액티브 영역에는 2개의 게이트 트렌치(216)가 서로 나란하게 형성되어 있다.
상기 게이트 트렌치(216) 내에는 제1 게이트 구조물이 구비된다. 구체적으로, 상기 게이트 트렌치(216)의 측벽 및 저면에는 실리콘 산화물로 이루어지는 제1 게이트 산화막(218)이 구비된다. 또한, 상기 게이트 트렌치(216) 내부에 금속 물질이 부분적으로 채워져 있는 제1 게이트 전극(220)이 구비된다. 즉, 상기 제1 게이트 전극(220)의 상부면은 상기 기판(200) 상부 표면보다 낮게 위치한다. 상기 제1 게이트 전극(220)을 이루는 금속 물질은 티타늄 질화물을 포함한다.
한편, 상기 액티브 영역이 고립된 형상을 가지므로, 상기 제1 게이트 구조물의 선폭이 증가되면 상기 제1 게이트 구조물 사이의 간격은 상대적으로 감소하게 된다. 그런데, 상기 제1 게이트 구조물 사이의 간격이 감소되는 경우 소오스/드레인과 접속하는 콘택 패드(242)의 저항이 증가되므로, 상기 제1 게이트 구조물의 선폭은 상기 제1 게이트 구조물 사이의 간격보다 좁게 형성되는 것이 바람직하다.
상기 제1 게이트 전극(220) 상에는 상기 제1 게이트 전극(220)을 보호하기 위한 보호막 패턴(228a)이 구비된다. 상기 보호막 패턴(228a)의 상부면은 상기 게이트 트렌치(216)의 내부에 위치한다. 상기 보호막 패턴(228a)은 실리콘 질화물 또는 폴리실리콘으로 이루어질 수 있다. 또한, 상기 보호막 패턴(228a) 상에는 상부 보호막 패턴(236)이 구비될 수 있다.
본 실시예에서는, 폴리실리콘으로 이루어지는 보호막 패턴(228a)과 실리콘 질화물로 이루어지는 상부 보호막 패턴(236)이 적층된 형상을 갖는다. 이 때, 상기 상부 보호막 패턴(236)의 상부면은 상기 기판 표면보다 낮게 위치한다.
상기 제1 게이트 구조물의 양측부와 인접하는 기판(200) 표면 아래에는 제1 소오스/드레인(225a, 225b)이 구비된다.
상기 제2 영역의 기판 표면에는 제1 실리콘 산화막(204), 도전막 패턴(206b), 금속 실리사이드막 패턴(230a) 및 제2 하드 마스크 패턴(232)이 적층된 제2 게이트 구조물이 형성된다. 구체적으로, 상기 제2 게이트 구조물은 실리콘 산화물로 이루어지는 게이트 산화막과, 폴리실리콘 패턴, 텅스텐 실리사이드 패턴 및 실리콘 질화막 패턴이 적층된 게이트 전극을 포함한다.
상기 제2 게이트 구조물의 양측벽에는 스페이서(234)가 구비된다. 상기 스페이서(234)는 상기 상부 보호막 패턴(236)과 동일한 물질로 이루어질 수 있다.
상기 제2 게이트 구조물의 양측부와 인접하는 기판 표면(200) 아래에는 제2 소오스/드레인(227)이 구비된다.
상기 제1 및 제2 게이트 구조물이 형성되어 있는 상기 제1 영역 및 제2 영역의 기판 상에 식각 저지막(238)이 구비된다. 상기 식각 저지막(238)은 실리콘 질화물로 이루어질 수 있다.
상기 식각 저지막(238) 상에는 제1 층간 절연막(240)이 구비된다. 상기 제1 층간 절연막(240)은 실리콘 산화물로 이루어질 수 있다. 구체적으로, 상기 층간 절 연막은 HDP 산화막, TEOS막, USG막 등으로 형성될 수 있다.
상기 제1 층간 절연막(240) 및 식각 저지막(238)을 관통하여 상기 제1 게이트 구조물 양측의 기판(200) 표면을 노출시키는 콘택홀이 형성되어 있다. 상기 콘택홀 내부에는 상기 소오스/드레인 영역(225a, 225b)과 전기적으로 접속하는 콘택 패드(242)가 구비된다.
상기 콘택 패드(242) 및 제1 층간 절연막(240) 상에는 제2 층간 절연막(244)이 구비된다. 상기 제2 층간 절연막(244)을 관통하여 일부 콘택 패드(242)와 전기적으로 접속하는 비트 라인 콘택(246)이 구비된다. 상기 제2 층간 절연막(244) 상에는 상기 비트 라인 콘택(246)과 전기적으로 접속하는 비트 라인(248)이 구비된다.
상기 제2 층간 절연막(244) 상에 상기 비트 라인(248)을 완전히 매몰하는 제3 층간 절연막(250)이 구비된다.
상기 제3 및 제2 층간 절연막(250, 244)을 관통하면서 나머지 콘택 패드(242)와 전기적으로 접속하는 스토리지 노드 콘택(252)이 구비된다.
상기 제3 층간 절연막(250) 상에는 상기 스토리지 노드 콘택(252)과 접속하는 실린더형의 커패시터(254)가 구비된다.
본 실시예에 따른 디램 장치에서는 소오스/드레인 영역과 접속하는 콘택 패드의 접촉 면적이 증가된다. 또한, 상기 보호막 패턴이 형성됨으로써 상기 콘택 패드를 형성할 시에 미스얼라인이 발생되더라도 상기 콘택 패드와 제1 게이트 구조물과의 쇼트 발생이 감소된다.
도 11 내지 도 21은 도 10에 도시된 본 발명의 실시예 2에 따른 디램 장치의 제조 방법을 나타내는 단면도들이다.
도 11을 참조하면, 제1 영역 및 제2 영역으로 구분되는 기판(200)을 마련한다. 상기 기판(200)의 제1 영역은 셀 영역에 해당하고, 상기 제2 영역은 주변 회로 영역에 해당한다.
상기 기판(200)에 패드 산화막(도시안됨)을 형성한다. 이 후, 소자 분리용 트렌치를 형성할 때 식각 마스크로 사용되는 제1 하드 마스크 패턴(도시안됨)을 형성한다. 상기 제1 하드 마스크 패턴을 식각 마스크로 사용하여 소자 분리 영역에 해당하는 상기 패드 산화막 및 기판을 순차적으로 식각함으로써 소자 분리용 트렌치(도시안됨)를 형성한다.
상기 소자 분리용 트렌치의 측면 및 저면에 노출된 실리콘을 열산화시켜 트렌치 내벽 산화막(도시안됨)을 형성한다. 그리고, 상기 트렌치 내벽 산화막 및 상기 제1 하드 마스크 패턴의 표면에 질화막 라이너(도시안됨)를 형성한다. 이 후, 상기 소자 분리용 트렌치 내부를 매립하면서 상기 제1 하드 마스크 패턴을 덮도록 실리콘 산화막(도시안됨)을 증착한다. 상기 실리콘 산화막의 예로는 HDP 산화막, TEOS막, USG막 등을 들 수 있다.
상기 제1 하드 마스크 패턴이 노출되도록 상기 실리콘 산화막을 화학 기계적으로 연마하여 상기 소자 분리용 트렌치 내부를 채우는 소자 분리막(202)을 형성한다. 상기 소자 분리막(202)을 형성함으로서 상기 기판(200)에서 소자 분리 영역 및 액티브 영역이 각각 구분된다. 다음에, 상기 제1 하드 마스크 패턴을 제거한다.
이 후, 상기 액티브 영역 및 소자 분리 영역이 구분되어 있는 기판(200) 표면을 열산화시켜 제1 실리콘 산화막(204)을 형성한다. 상기 제1 실리콘 산화막(204)은 상기 제2 영역에 형성되는 플레너 트랜지스터의 제2 게이트 산화막으로 사용된다. 상기 제1 실리콘 산화막(204) 상에 제1 폴리실리콘막(206)을 형성한다. 상기 제1 폴리실리콘막(206)은 상기 제2 영역에 형성되는 플레너 트랜지스터의 게이트 전극의 일부로 사용된다.
상기 제1 폴리실리콘막(206) 상에 제1 실리콘 질화막(도시안됨)을 형성한다. 상기 제1 실리콘 질화막 상에 포토레지스트 패턴(도시안됨)을 형성하고, 상기 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제1 실리콘 질화막을 식각함으로써 상기 제1 영역에 제1 더미 패턴(208)을 형성한다. 상기 제1 영역에 형성되는 상기 제1 더미 패턴(208)은 제1 방향으로 연장되는 라인 형상을 갖는다.
이 때, 상기 제2 영역에는 상기 포토레지스트 패턴이 형성되지 않는다. 때문에, 상기 식각 공정을 수행하면, 상기 제2 영역에 형성되어 있는 제1 실리콘 질화막은 모두 제거된다.
다음에, 상기 제1 더미 패턴(208) 및 노출된 기판(200) 표면을 따라 제2 실리콘 산화막(210)을 형성한다. 이 때, 상기 제1 더미 패턴(208)의 측벽에 형성되어 있는 상기 제2 실리콘 산화막(210)과 대향하는 기판에는 후속 공정을 통해 게이트용 트렌치가 형성된다. 따라서, 상기 제2 실리콘 산화막(210)의 증착 두께를 조절함으로써 상기 게이트용 트렌치의 내부폭을 조절할 수 있다.
도 12를 참조하면, 상기 제2 실리콘 산화막(210) 사이의 공간을 매립하도록 제2 실리콘 질화막(도시안됨)을 형성한다.
이 후, 상기 제1 더미 패턴(208)들 상부면이 노출되도록 상기 제2 실리콘 질화막 및 제2 실리콘 산화막(210)을 연마한다. 상기 연마 공정을 수행하면, 상기 제2 실리콘 질화막들이 서로 분리되어 제2 더미 패턴(212)이 형성된다. 또한, 상기 제2 더미 패턴(212)의 측벽 및 저면 아래를 둘러싸도록 제2 실리콘 산화막 패턴(210a)이 형성된다.
도 13을 참조하면, 상기 제1 및 제2 더미 패턴들(208, 212) 사이에 형성되어 있는 상기 제2 실리콘 산화막 패턴(210a)을 제거함으로써 게이트 트렌치를 형성하기 위한 제2 하드 마스크 패턴(214)들을 형성한다.
즉, 상기 제1 영역에 형성되어 있는 제2 하드 마스크 패턴(214) 중 일부는 실리콘 질화물로 이루어진 제1 더미 패턴(208)으로 이루어지고, 상기 제2 하드 마스크 패턴(214)의 나머지는 실리콘 산화막 패턴(210b) 및 제2 더미 패턴(212)이 적층된 것으로 이루어진다.
도시된 것과 같이, 상기 제2 하드 마스크 패턴(214)을 형성하는 경우 통상적인 사진 식각 공정으로 패터닝하여 마스크 패턴을 형성하는 것에 비해 노출되는 부위의 폭을 감소시킬 수 있다. 따라서, 후속 식각 공정을 통해 매우 좁은 내부폭을 갖는 트렌치를 형성할 수 있다.
또한, 상기 제2 하드 마스크막 패턴(214)은 상기 제2 영역을 완전히 덮는 형상을 갖는다.
도 14를 참조하면, 상기 제2 하드 마스크 패턴(214)을 식각 마스크로 사용하여 노출되어 있는 상기 기판(200) 및 소자 분리막(202)을 식각함으로써 게이트 트렌치(216)를 형성한다. 이 때, 상기 제2 하드 마스크 패턴(214)에 의해 노출되어 있는 부위의 폭이 좁으므로 상기 게이트 트렌치(216)의 내부폭도 매우 좁게 형성된다.
상기 게이트 트렌치(216)의 내부폭이 감소되는 경우, 상기 게이트 트렌치(216) 양측에 위치하는 액티브 영역의 기판(200) 폭이 상대적으로 넓어지게 된다. 그러므로, 후속 공정에서 상기 게이트 트렌치(216) 양측의 액티브 영역에 형성되는 콘택 플러그의 접촉 면적이 증가되고, 이로 인해 콘택 저항을 감소시킬 수 있다.
도 15를 참조하면, 상기 게이트 트렌치(216) 표면을 산화시켜 제3 실리콘 산화막을 형성한다. 상기 제3 실리콘 산화막은 제1 게이트 산화막(218)으로 사용된다.
이 후, 상기 제1 폴리실리콘막 패턴(206a)과 제1 실리콘 산화막(204)의 적층 구조들 사이에 위치하는 갭 부위 및 상기 게이트 트렌치 내부를 채우도록 티타늄 질화막(도시안됨)을 형성한다. 상기 티타늄 질화막은 화학기상증착 공정 또는 원자층 적층공정을 통해 형성할 수 있다.
다음에, 상기 티타늄 질화막을 건식 식각 공정을 통해 에치백하여 상기 게이트 트렌치의 내부를 부분적으로 채우는 제1 게이트 전극 패턴(220)을 형성한다. 이 때, 상기 제1 게이트 전극 패턴(220)의 상부면이 상기 기판(100) 상부 표면보다 낮 게 위치하게 되도록 식각 공정을 수행한다.
상기 식각 공정을 수행하면, 상기 제1 영역의 기판(100)에 형성되어 있는 제1 실리콘 산화막(204), 제1 폴리실리콘막 패턴(206a) 및 제2 하드 마스크 패턴(214) 사이에는 제1 개구(222)가 생성된다. 또한, 상기 식각 공정에 의해 상기 제2 영역에 형성되어 있는 티타늄 질화막은 모두 제거된다. 따라서, 상기 제2 영역에서는 제2 하드 마스크 패턴(214)이 노출된다.
도 16을 참조하면, 상기 제1 및 제2 영역에 형성되어 있는 제2 하드 마스크 패턴(214)을 제거한다. 상기 제2 하드 마스크 패턴(214)을 제거하기 위하여, 먼저 실리콘 질화물을 식각한 이 후에 실리콘 산화물을 식각한다.
상기 제2 하드 마스크 패턴(214)의 제거는 습식 식각 공정 또는 건식 식각 공정을 통해 수행될 수 있다. 상기 제2 하드 마스크 패턴(214)을 제거함으로써, 상기 제1 실리콘 산화막(204) 및 제1 폴리실리콘막 패턴(228a)의 사이에는 상기 제1 개구(222)에 비해 낮은 깊이를 갖는 제2 개구(224)가 생성된다.
도 17을 참조하면, 상기 제2 개구(224) 내부를 완전하게 채우도록 보호막을 형성한 후 에치백함으로써 보호막 패턴(228)을 형성한다. 상기 보호막 패턴(228)은 실리콘 질화물, 실리콘 산 질화물 또는 폴리실리콘으로 이루어질 수 있다.
상기 보호막 패턴(228)을 형성하기 이 전에, 상기 기판(200) 및 제1 폴리실리콘막 패턴(228)의 표면 상에 제3 실리콘 산화막(226)을 형성할 수 있다. 상기 제3 실리콘 산화막(226)은 상기 티타늄 질화막 패턴을 형성하기 위한 식각 공정 및 제2 하드 마스크 패턴의 제거 공정 시에 액티브 영역에 발생된 데미지를 큐어링하 기 위하여 형성된다.
이하에서는, 상기 보호막 패턴(228)이 폴리실리콘으로 형성되는 경우를 예로 들면서 더욱 상세하게 설명한다.
먼저, 상기 폴리실리콘막 패턴(206a) 및 상기 제2 개구(244)의 노출된 표면을 따라 제3 실리콘 산화막(226)을 증착한다. 상기 제3 실리콘 산화막(226)은 화학기상증착법 또는 열산화방법을 통해 형성할 수 있다.
다음에, 상기 제3 실리콘 산화막(226) 상에 상기 제2 개구 내부를 완전하게 채우도록 제2 폴리실리콘막(도시안됨)을 형성한다. 이 후 상기 제2 폴리실리콘막을 에치백함으로써 상기 티타늄 질화막 패턴 상에 보호막 패턴(228)을 형성한다. 이 때, 상기 보호막 패턴(228)의 상부면은 상기 제1 폴리실리콘막 패턴(206a)의 상부면에 비해 낮게 위치하여야 한다. 즉, 상기 보호막 패턴(228)이 형성되어 있는 부위는 상대적으로 낮은 단차를 갖게된다.
이 후, 상기 제1 폴리실리콘막 패턴(206a) 및 보호막 패턴(228) 상에 텅스텐 실리사이드막(230)을 형성한다. 상기 텅스텐 실리사이드막(230)은 텅스텐 소오스 가스 및 실리콘 소오스 가스를 이용하는 화학기상 증착법을 통해 형성한다. 이 때, 상기 제1 영역에서는 상기 제1 폴리실리콘막 패턴(206a) 및 보호막 패턴(228) 상에 텅스텐 실리사이드막(230)이 형성된다. 그러므로, 상기 티타늄 질화막 패턴의 상부면과 상기 텅스텐 실리사이드막(230)이 직접 접촉되지 않는다.
한편, 상기 제2 영역에 형성되어 있는 제1 폴리실리콘막 패턴(206a) 상에도 텅스텐 실리사이드막(230)이 형성된다. 상기 텅스텐 실리사이드막(230)은 상기 제2 영역에 형성되는 플레너 트랜지스터의 게이트 전극의 일부로 사용된다.
도 18을 참조하면, 상기 텅스텐 실리사이드막(230) 상에 제3 하드 마스크 패턴(232)을 형성한다. 상기 제3 하드 마스크 패턴(232)은 제2 영역에 플레너 트랜지스터의 게이트 전극을 패터닝하기 위한 마스크로 사용된다.
한편, 이 후의 식각 공정에서 상기 제1 영역에 형성되어 있는 텅스텐 실리사이드막은 모두 제거되어야 한다. 그러므로, 상기 제3 하드 마스크 패턴(232)은 상기 제1 영역 전체를 노출시키는 형상을 갖는다.
상기 제3 하드 마스크 패턴(232)을 식각 마스크로 사용하여 상기 텅스텐 실리사이드막(230) 및 제1 폴리실리콘막 패턴(206a)을 식각한다. 이 때, 상기 보호막 패턴(228)도 폴리실리콘으로 이루어져 있으므로 다소 식각되어 그 두께가 얇아지게 된다. 상기 제1 영역에 형성되어 있는 제1 폴리실리콘막 패턴(206a)을 완전하게 제거하여야 하므로, 상기 식각 공정이 수행된 이 후의 보호막 패턴(228a)은 상기 실리콘 기판(100) 표면에 비해 낮은 상부면을 갖게된다. 도시되지는 않았지만, 상기 식각 공정에서 상기 보호막 패턴(228)이 모두 제거되더라도 문제가 되지는 않는다.
상기 공정을 수행하면, 제1 영역에는 매립형 트랜지스터의 제1 게이트 전극 구조물이 형성되고, 제2 영역에는 플레너형 트랜지스터의 제2 게이트 전극 구조물이 형성된다.
도 19를 참조하면, 상기 제1 및 제2 게이트 전극 구조물이 형성되어 있는 기판(100) 상에 실리콘 질화막(도시안됨)을 형성한다. 다음에, 상기 기판(100) 표면 이 노출되도록 상기 실리콘 질화막을 이방성으로 식각한다. 상기 공정을 수행하면, 상기 제1 영역의 보호막 패턴(228a) 상에는 상기 실리콘 질화막이 일부 남아있게 되어 상부 보호막 패턴(236)이 형성된다. 또한, 상기 제2 게이트 전극 구조물의 측벽에는 스페이서(234)가 형성된다.
다음에, 상기 기판(200), 상부 보호막 패턴(236), 스페이서(234) 및 제2 게이트 구조물의 상부 표면을 따라 식각 저지막(238)을 형성한다. 상기 식각 저지막(238)은 화학기상증착법으로 실리콘 질화물을 증착함으로서 형성할 수 있다.
다음에, 상기 기판 표면 아래로 불순물을 주입함으로써 상기 제1 게이트 전극 구조물 양측의 기판에 제1 소오스/드레인 영역(225a, 225b)을 형성하고, 상기 제2 게이트 전극 구조물 양측의 기판에 제2 소오스/드레인 영역(227)을 형성한다.
도 20을 참조하면, 상기 식각 저지막(238) 상에 제1 층간 절연막(240)을 형성한다.
상기 제1 층간 절연막(240) 상에 포토레지스트막을 코팅하고, 이를 노광 및 현상함으로서 포토레지스트 패턴(도시안됨)을 형성한다. 상기 포토레지스트 패턴은 상기 소오스 영역의 상부를 선택적으로 노출하도록 형성된다.
다음에, 상기 포토레지스트 패턴을 식각 마스크로 상기 제1 층간 절연막(240) 및 식각 저지막(238)을 식각함으로서 상기 제1 및 제2 소오스 영역의 표면을 노출하는 콘택홀을 형성한다.
이 때, 상기 제1 게이트 전극(220)이 기판 표면 상으로 돌출되지 않으므로 상기 제1 게이트 전극(220)의 측벽에 스페이서가 형성되지 않는다. 때문에, 상기 제1 게이트 전극(220)들 사이의 간격이 종래에 비해 매우 넓어지게 된다. 따라서, 상기 제1 게이트 전극들 사이에 콘택홀을 형성할 때 미스얼라인 마진이 증가된다.
상기 콘택홀을 충분히 채우면서 제1 층간 절연막(240) 상에 도전막을 형성한다. 이 후, 상기 제1 층간 절연막(240)의 표면이 노출되도록 상기 도전막을 연마함으로써 콘택 패드(242)를 형성한다. 이 때, 상기 제1 게이트 전극(220)들 사이의 간격이 종래에 비해 넓기 때문에, 상기 콘택 패드(242)의 접촉 면적이 종래에 비해 매우 증가하게 되고, 이로 인해 상기 콘택 패드(242)의 접촉 저항은 매우 감소하게 된다.
도 21을 참조하면, 상기 콘택 패드(242) 상에 제2 층간 절연막(244)을 형성한다. 상기 제2 층간 절연막(244) 내부를 관통하여 일부 콘택 패드(242)와 연결되는 비트 라인 콘택(246)을 형성한다. 또한, 상기 제2 층간 절연막(244) 상에는 상기 비트 라인 콘택(246)과 접속하는 비트 라인(248)을 형성한다.
다음에, 상기 비트 라인(248)을 덮는 제3 층간 절연막(250)을 형성한다. 상기 제3 층간 절연막(250) 및 제2 층간 절연막(244)을 관통하여 나머지 콘택 패드(242)와 연결되는 스토리지 노드 콘택(252)을 형성한다. 또한, 상기 스토리지 노드 콘택(252) 상에는 상기 스토리지 노드 콘택(252)과 전기적으로 연결되는 실린더형의 커패시터(254)가 형성된다.
이로써, 셀 영역에 매립 트랜지스터를 갖는 디램 장치를 완성할 수 있다.
상기 제1 게이트 전극 구조물이 기판 내에 매립된 형상을 가지므로, 상기 설 명한 것과는 달리, 별도의 패드 콘택을 형성하지 않고 기판 표면과 직접 연결되는 상기 비트 라인 콘택 및 스토리지 노드 콘택을 형성할 수 있다. 이 경우, 상기 패드 콘택을 형성하는 단계를 생략하게 되므로 제조 공정 비용을 감소시킬 수 있다.
상술한 바와 같이 본 발명에 의하면, 매립 게이트 형성 부위에서 산화 또는 변성에 의해 생성된 반응물이 용이하게 식각되지 않음으로써 발생되는 불량을 감소시키면서 반도체 소자를 형성할 수 있다. 이로 인해, 반도체 소자의 제조 수율을 향상시킬 수 있으며 반도체 소자의 제조 공정 비용을 절감할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (19)

  1. 제1 영역 및 제2 영역으로 구분되고, 상기 제1 영역에 게이트 트렌치가 형성되어 있는 기판;
    상기 게이트 트렌치 내부를 부분적으로 채우고, 금속을 포함하는 제1 게이트 구조물;
    상기 게이트 트렌치 내부에 구비되고, 상기 제1 게이트 구조물 상에 위치하는 보호막 패턴;
    상기 제1 게이트 구조물의 양측부와 인접하는 기판 표면 아래에 구비되는 제1 소오스/드레인;
    상기 제2 영역의 기판 표면에 구비되고, 게이트 산화막, 폴리실리콘 패턴 및 금속 실리사이드막 패턴이 적층된 형상을 갖는 제2 게이트 구조물; 및
    상기 제2 게이트 구조물의 양측부와 인접하는 기판 표면 아래에 구비되는 제2 소오스/드레인을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 삭제
  3. 제1항에 있어서, 상기 게이트 전극은 티타늄 질화물을 포함하는 것을 특징으로 하는 반도체 소자.
  4. 제1항에 있어서, 상기 보호막은 실리콘 질화물, 실리콘 산질화물 및 폴리실리콘으로 이루어지는 군에서 선택된 적어도 하나로 이루어지는 것을 특징으로 하는 반도체 소자.
  5. 제1항에 있어서, 상기 제2 게이트 구조물에 포함되는 금속 실리사이드막 패턴은 텅스텐 실리사이드를 포함하는 것을 특징으로 하는 반도체 소자.
  6. 제1 영역 및 제2 영역으로 구분되는 기판에서, 상기 제1 영역의 기판을 부분적으로 식각하여 게이트 트렌치를 형성하는 단계;
    상기 제1 영역에 구비된 게이트 트렌치 내부를 부분적으로 채우고, 금속을 포함하는 제1 게이트 구조물을 형성하는 단계;
    상기 제1 게이트 구조물 상에 보호막 패턴을 형성하는 단계;
    상기 제2 영역의 기판에, 실리콘 산화막, 폴리실리콘막 패턴 및 금속 실리사이드막 패턴이 적층된 형상을 갖는 제2 게이트 구조물을 형성하는 단계; 및
    상기 제1 및 제2 게이트 구조물 양측과 인접하는 기판에 각각 제1 및 제2 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제6항에 있어서, 상기 제1 게이트 구조물을 형성하는 단계는,
    상기 게이트 트렌치의 측벽 및 저면에 게이트 산화막을 형성하는 단계;
    상기 게이트 트렌치를 매립하도록 금속 물질을 증착하는 단계; 및
    상기 금속 물질을 이방성 식각하여, 상기 게이트 트렌치 내부를 부분적으로 매립하면서 기판 상부면보다 낮은 상부면을 갖는 금속막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제7항에 있어서, 상기 금속 물질은 티타늄 질화물을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제7항에 있어서, 상기 금속막 패턴의 상부면은 상기 기판 상부면으로부터 200 내지 1000Å 아래에 위치하도록 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제6항에 있어서, 상기 게이트 트렌치를 형성하는 단계는,
    제1 및 제2 영역의 기판에 실리콘 산화막 및 폴리실리콘막을 형성하는 단계;
    상기 제2 영역의 실리콘 산화막 및 폴리실리콘막을 남기면서, 상기 제1 영역의 기판에 형성된 폴리실리콘막 및 실리콘 산화막만을 패터닝하여, 상기 제1 영역에 마스크 패턴을 형성하는 단계; 및
    상기 마스크 패턴을 사용하여 상기 제1 영역의 기판을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 형성 방법.
  11. 제10항에 있어서, 상기 실리콘 산화막 및 폴리실리콘막은 상기 제2 게이트 구조물을 형성하는데 사용되는 것을 특징으로 하는 반도체 소자 형성 방법.
  12. 제10항에 있어서, 상기 제2 게이트 구조물을 형성하는 단계는,
    상기 제1 영역의 마스크 패턴 및 보호막 패턴과 상기 제2 영역의 폴리실리콘막 상에 금속 실리사이드막을 형성하는 단계;
    상기 제1 영역에 형성된 금속 실리사이드막을 제거하면서 상기 제2 영역에 금속 실리사이드막 패턴을 형성하는 단계; 및
    상기 제1 영역에 형성된 마스크 패턴을 제거하면서 상기 제2 영역에 폴리실리콘막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 제12항에 있어서, 상기 금속 실리사이드막은 텅스텐 실리사이드를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. 제6항에 있어서, 상기 보호막 패턴을 형성하는 단계는,
    상기 제1 게이트 구조물 상에 상기 게이트 트렌치를 매립하는 보호막을 형성하는 단계; 및
    상기 보호막을 이방성 식각하여 상기 게이트 트렌치의 내부를 부분적으로 매 립하는 보호막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 제14항에 있어서, 상기 보호막은 폴리실리콘, 실리콘 질화물 및 실리콘 산 질화물로 이루어지는 군에서 선택된 적어도 하나를 증착시켜 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  16. 제6항에 있어서,
    상기 제1 영역의 기판 및 보호막 패턴과, 상기 제2 영역의 기판 및 제2 게이트 구조물의 표면에 스페이서용 절연막을 형성하는 단계; 및
    상기 스페이서용 절연막을 이방성 식각하여 상기 보호막 패턴 상에 상부 보호막 패턴 및 상기 제2 게이트 구조물 측벽에 스페이서를 각각 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  17. 제16항에 있어서, 상기 상부 보호막 패턴은 상기 기판 상부 표면보다 낮은 상부면을 갖도록 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  18. 제6항에 있어서,
    상기 제1 및 제2 영역의 기판 상에 상기 제2 게이트 구조물을 덮는 층간 절연막을 형성하는 단계;
    상기 층간 절연막의 일부를 식각하여 상기 소오스/드레인 영역의 기판 표면을 노출하는 콘택홀을 형성하는 단계; 및
    상기 콘택홀 내부에 도전물질을 채워넣어 콘택 패드를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  19. 제6항에 있어서, 상기 보호막을 형성하기 이 전에, 실리콘 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
KR1020070014469A 2007-02-12 2007-02-12 반도체 소자 및 그 제조 방법. KR100847308B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020070014469A KR100847308B1 (ko) 2007-02-12 2007-02-12 반도체 소자 및 그 제조 방법.
US12/030,118 US20080191288A1 (en) 2007-02-12 2008-02-12 Semiconductor device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070014469A KR100847308B1 (ko) 2007-02-12 2007-02-12 반도체 소자 및 그 제조 방법.

Publications (1)

Publication Number Publication Date
KR100847308B1 true KR100847308B1 (ko) 2008-07-21

Family

ID=39685102

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070014469A KR100847308B1 (ko) 2007-02-12 2007-02-12 반도체 소자 및 그 제조 방법.

Country Status (2)

Country Link
US (1) US20080191288A1 (ko)
KR (1) KR100847308B1 (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110100042A (ko) * 2010-03-03 2011-09-09 삼성전자주식회사 반도체 소자 및 이를 제조하는 방법
US8610191B2 (en) 2010-01-14 2013-12-17 Samsung Electronics Co., Ltd. Semiconductor devices and dynamic random access memory devices including buried gate pattern with high-k capping layer
US8736017B2 (en) 2009-01-30 2014-05-27 SK Hynix Inc. Semiconductor device and method for fabricating the same
CN108346666A (zh) * 2017-01-23 2018-07-31 联华电子股份有限公司 半导体元件及其制作方法

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006196545A (ja) * 2005-01-11 2006-07-27 Toshiba Corp 半導体装置の製造方法
US7745876B2 (en) 2007-02-21 2010-06-29 Samsung Electronics Co., Ltd. Semiconductor integrated circuit devices including gate patterns having step difference therebetween and a connection line disposed between the gate patterns and methods of fabricating the same
KR101040367B1 (ko) * 2008-12-26 2011-06-10 주식회사 하이닉스반도체 새들 핀 트랜지스터를 구비하는 반도체소자 및 그 제조방법
KR101534679B1 (ko) * 2009-02-20 2015-07-07 삼성전자주식회사 금속-반도체 화합물 영역을 갖는 반도체소자 제조방법
KR101171886B1 (ko) * 2009-07-31 2012-08-07 에스케이하이닉스 주식회사 매립게이트를 구비한 반도체장치 및 그 제조 방법
KR101096907B1 (ko) * 2009-10-05 2011-12-22 주식회사 하이닉스반도체 반도체 소자 및 그 형성방법
KR101116359B1 (ko) * 2009-12-30 2012-03-09 주식회사 하이닉스반도체 매립게이트를 구비한 반도체장치 및 그 제조 방법
KR20110082387A (ko) * 2010-01-11 2011-07-19 삼성전자주식회사 반도체 소자의 형성방법 및 이에 의해 형성된 반도체 소자
CN102129980A (zh) * 2010-01-11 2011-07-20 三星电子株式会社 具有掩埋栅极电极的半导体器件及其形成方法
KR101714004B1 (ko) * 2010-02-26 2017-03-09 삼성전자 주식회사 트랜치 형의 커패시터를 포함하는 반도체 장치
JP2012134395A (ja) * 2010-12-22 2012-07-12 Elpida Memory Inc 半導体装置および半導体装置の製造方法
JP2012234964A (ja) 2011-04-28 2012-11-29 Elpida Memory Inc 半導体装置及びその製造方法
KR101831936B1 (ko) * 2011-12-22 2018-02-26 삼성전자주식회사 박막 형성 방법 및 이를 이용한 반도체 소자의 제조 방법
JP2014022388A (ja) * 2012-07-12 2014-02-03 Ps4 Luxco S A R L 半導体装置及びその製造方法
KR101961322B1 (ko) * 2012-10-24 2019-03-22 삼성전자주식회사 매립 채널 어레이를 갖는 반도체 소자
US9345144B2 (en) * 2013-02-28 2016-05-17 Eastman Kodak Company Making multi-layer micro-wire structure
KR20150107180A (ko) * 2014-03-13 2015-09-23 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US10475648B1 (en) 2018-05-01 2019-11-12 United Microelectronics Corp. Method for patterning a semiconductor structure
US11189623B2 (en) * 2018-12-18 2021-11-30 Micron Technology, Inc. Apparatuses, memory devices, and electronic systems

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05226661A (ja) * 1992-02-17 1993-09-03 Mitsubishi Electric Corp 半導体装置及びその製造方法
KR19990056710A (ko) * 1997-12-29 1999-07-15 김영환 반도체 소자의 제조방법

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5448083A (en) * 1991-08-08 1995-09-05 Kabushiki Kaisha Toshiba Insulated-gate semiconductor device
ATE212149T1 (de) * 1995-09-26 2002-02-15 Infineon Technologies Ag Selbstverstärkende dram-speicherzellenanordnung
US5966597A (en) * 1998-01-06 1999-10-12 Altera Corporation Method of forming low resistance gate electrodes
US6033963A (en) * 1999-08-30 2000-03-07 Taiwan Semiconductor Manufacturing Company Method of forming a metal gate for CMOS devices using a replacement gate process
JP4860022B2 (ja) * 2000-01-25 2012-01-25 エルピーダメモリ株式会社 半導体集積回路装置の製造方法
US7045859B2 (en) * 2001-09-05 2006-05-16 International Rectifier Corporation Trench fet with self aligned source and contact
TW533551B (en) * 2002-05-01 2003-05-21 Nanya Technology Corp Vertical split gate flash memory and its formation method
KR100511045B1 (ko) * 2003-07-14 2005-08-30 삼성전자주식회사 리세스된 게이트 전극을 갖는 반도체 소자의 집적방법
JP4618766B2 (ja) * 2003-10-01 2011-01-26 ローム株式会社 半導体デバイス
US7160767B2 (en) * 2003-12-18 2007-01-09 Intel Corporation Method for making a semiconductor device that includes a metal gate electrode
JP3917144B2 (ja) * 2004-04-09 2007-05-23 株式会社東芝 半導体装置
KR100714900B1 (ko) * 2006-06-09 2007-05-04 삼성전자주식회사 매몰 게이트 전극을 갖는 반도체 소자 및 그 제조방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05226661A (ja) * 1992-02-17 1993-09-03 Mitsubishi Electric Corp 半導体装置及びその製造方法
KR19990056710A (ko) * 1997-12-29 1999-07-15 김영환 반도체 소자의 제조방법

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8736017B2 (en) 2009-01-30 2014-05-27 SK Hynix Inc. Semiconductor device and method for fabricating the same
US8610191B2 (en) 2010-01-14 2013-12-17 Samsung Electronics Co., Ltd. Semiconductor devices and dynamic random access memory devices including buried gate pattern with high-k capping layer
KR20110100042A (ko) * 2010-03-03 2011-09-09 삼성전자주식회사 반도체 소자 및 이를 제조하는 방법
KR101697594B1 (ko) 2010-03-03 2017-01-18 삼성전자주식회사 반도체 소자 및 이를 제조하는 방법
CN108346666A (zh) * 2017-01-23 2018-07-31 联华电子股份有限公司 半导体元件及其制作方法
US11502180B2 (en) 2017-01-23 2022-11-15 United Microelectronics Corp. Semiconductor device and method of forming the same

Also Published As

Publication number Publication date
US20080191288A1 (en) 2008-08-14

Similar Documents

Publication Publication Date Title
KR100847308B1 (ko) 반도체 소자 및 그 제조 방법.
US8294236B2 (en) Semiconductor device having dual-STI and manufacturing method thereof
US20040058522A1 (en) Integrated circuit devices formed through selective etching of an insulation layer to increase the self-aligned contact area adjacent a semiconductor region
US20050167754A1 (en) Semiconductor device and method of manufacturing the same
JP2002208629A (ja) 半導体装置、及び、半導体装置の製造方法
US7298003B2 (en) Nonvolatile memory device having STI structure
JP2012028805A (ja) 半導体装置の製造方法
KR100546393B1 (ko) 자기정렬 콘택 패드 형성 공정을 포함하는 반도체 소자의제조방법
JP2006024705A (ja) 不揮発性半導体記憶装置の製造方法、及び不揮発性半導体記憶装置
KR100377833B1 (ko) 보더리스 콘택 구조를 갖는 반도체 장치 및 그 제조방법
KR20040013529A (ko) 스플릿 게이트형 플래쉬 메모리소자의 제조방법
KR100268422B1 (ko) 반도체 장치의 콘택 패드 및 그의 형성 방법
KR100533956B1 (ko) 반도체 장치 제조 방법
KR100894771B1 (ko) 플래시 메모리 소자의 제조 방법
KR100333353B1 (ko) 반도체장치의 콘택홀 및 그 형성방법
JP4191203B2 (ja) 半導体装置及びその製造方法
KR100671603B1 (ko) 플래시 메모리 소자의 제조 방법
KR20080071809A (ko) 반도체 소자의 형성 방법
JP2005294518A (ja) 半導体装置およびその製造方法
KR20060119354A (ko) 리세스 게이트 전극 형성 방법
KR20010053647A (ko) 반도체장치의 콘택 형성방법
KR20040082482A (ko) 자기정렬 콘택 패드의 형성방법
JP2005223196A (ja) 半導体装置及びその製造方法
KR20070068647A (ko) 반도체 소자의 제조 방법
KR20070007468A (ko) 반도체 장치의 제조 방법.

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120706

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20130701

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee