KR101961322B1 - 매립 채널 어레이를 갖는 반도체 소자 - Google Patents

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Abstract

기판에 액티브 영역들을 한정하도록 형성된 필드 영역들, 상기 액티브 영역들을 가로지르는 액티브 트렌치들 및 상기 필드 영역 내에 형성된 필드 트렌치들을 포함하는 게이트 트렌치들, 및 상기 게이트 트렌치들을 채우며 제1 방향으로 신장되는 워드라인들을 포함하되, 상기 워드라인들은 상기 액티브 트렌치들 내의 액티브 게이트 전극들과 상기 필드 트렌치들 내의 필드 게이트 전극들을 포함하고, 하나의 워드라인을 사이에 두고 서로 인접하는 액티브 영역들 사이에 위치하는 상기 필드 게이트 전극이 상기 액티브 게이트 전극의 바닥면보다 높은 레벨의 바닥면을 갖는 반도체 소자가 제공된다.

Description

매립 채널 어레이를 갖는 반도체 소자{Semiconductor device having a buried channel array}
본 발명은 매립 채널 어레이를 갖는 반도체 소자, 반도체 소자의 제조 방법, 이들을 채택하는 전자 장치 및 전자 시스템에 관한 것이다.
반도체 소자의 집적도를 향상시키기 위하여 워드라인이 기판 내에 매립된 구조의 반도체 소자들이 연구되고 있다.
본 발명이 해결하고자 하는 과제는 매립 채널을 가진 반도체 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 인접하는 셀 간의 워드라인 간섭(disturbance) 현상을 개선할 수 있는 반도체 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 매립 채널을 가진 반도체 소자를 제조하는 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 인접하는 셀 간의 워드라인 간섭 현상을 개선할 수 있는 반도체 소자를 제조하는 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는, 기판에 액티브 영역들을 한정하도록 형성된 필드 영역들, 상기 액티브 영역들을 가로지르는 액티브 트렌치들 및 상기 필드 영역 내에 형성된 필드 트렌치들을 포함하는 게이트 트렌치들, 및 상기 게이트 트렌치들을 채우며 제1 방향으로 신장되는 워드라인들을 포함하되, 상기 워드라인들은 상기 액티브 트렌치들 내의 액티브 게이트 전극들과 상기 필드 트렌치들 내의 필드 게이트 전극들을 포함하고, 하나의 워드라인을 사이에 두고 서로 인접하는 액티브 영역들 사이에 위치하는 상기 필드 게이트 전극이 상기 액티브 게이트 전극의 바닥면보다 높은 레벨의 바닥면을 갖는다.
상기 액티브 영역들은 상기 워드 라인들에 대하여 사선 형태로 틸팅될 수 있다.
상기 제1 방향을 따라 상기 필드 트렌치들과 상기 액티브 영역들과의 사이에 형성된 리세스 핀들, 및 상기 리세스 핀들을 채우는 핀 게이트 전극들이 더 포함될 수 있다.
상기 핀 게이트 전극은 상기 필드 게이트 전극의 바닥면보다 낮은 레벨의 바닥면을 가질 수 있다.
상기 핀 게이트 전극은 상기 액티브 게이트 전극의 바닥면보다 낮은 레벨의 바닥면을 가질 수 있다.
상기 필드 트렌치의 깊이가 상기 액티브 트렌치의 깊이보다 얕을 수 있다.
상기 액티브 트렌치 양측의 상기 액티브 영역 내에 형성된 제1 및 제2 불순물 영역들, 상기 제1 불순물 영역들과 전기적으로 연결된 커패시터 구조체들, 및 상기 제2 불순물 영역들과 전기적으로 연결된 비트라인 구조체들이 더 포함될 수 있다.
본 발명의 기술적 사상의 다른 실시예에 의한 반도체 소자는, 기판에 액티브 영역들을 한정하도록 형성된 필드 영역들, 상기 액티브 영역들을 가로지르는 액티브 트렌치들과 상기 필드 영역들 내에 형성된 필드 트렌치들을 포함하는 게이트 트렌치들, 상기 게이트 트렌치들을 채우며 제1 방향으로 신장되는 워드라인들, 및 상기 제1 방향을 따라 상기 필드 트렌치들과 상기 액티브 영역들과의 사이에 형성된 리세스 핀들을 포함하되, 상기 워드라인들은 상기 액티브 트렌치들 내의 액티브 게이트 전극들, 상기 필드 트렌치들 내의 필드 게이트 전극들 및 상기 리세스 핀들을 채우는 핀 게이트 전극을 포함하고, 상기 필드 게이트 전극은 상기 핀 게이트 전극의 바닥면보다 높은 레벨의 바닥면을 갖는다.
상기 필드 영역들은 상기 제1 방향을 따라 상기 액티브 영역들이 제1 간격으로 이격되는 제1 영역과, 상기 액티브 영역들이 상기 제1 간격보다 넓은 제2 간격으로 이격되는 제2 영역을 포함할 수 있다.
상기 제2 영역에 위치하는 상기 필드 게이트 전극은 상기 액티브 게이트 전극의 바닥면보다 높은 레벨의 바닥면을 가질 수 있다.
상기 리세스 핀들은 상기 제1 영역 내에 형성될 수 있다.
상기 리세스 핀들은 상기 제1 방향을 따라 상기 액티브 영역의 양 측에 형성될 수 있다.
상기 필드 트렌치의 깊이와 상기 액티브 트렌치의 깊이가 동일할 수 있다. 또한, 상기 필드 트렌치의 깊이가 상기 액티브 트렌치의 깊이보다 깊을 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 기술적 사상의 다양한 실시예들에 의하면, 필드 영역을 지나는 필드 게이트 전극의 바닥면이 액티브 영역을 가로지는 액티브 게이트 전극의 바닥면 및/또는 상기 액티브 영역과 필드 영역 사이에 형성되는 핀 게이트 전극의 바닥면보다 높은 레벨에 위치함으로써, 이웃하는 액티브 영역들 사이의 워드라인 간섭 현상을 감소시킬 수 있다.
도 1은 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자의 평면도이다.
도 2는 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자의 변형 예를 나타낸 평면도이다.
도 3a 및 도 3b는 본 발명의 기술적 사상의 제1 실시예에 의한 반도체 소자의 단면도이다.
도 4는 본 발명의 기술적 사상의 제2 실시예에 의한 반도체 소자의 단면도이다.
도 5는 본 발명의 기술적 사상의 제3 실시예에 의한 반도체 소자의 단면도이다.
도 6은 본 발명의 기술적 사상의 제4 실시예에 의한 반도체 소자의 단면도이다.
도 7a 내지 도 8d는 본 발명의 기술적 사상의 제1 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 9a 내지 도 9e는 본 발명의 기술적 사상의 제2 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 10a 내지 도 10d는 본 발명의 기술적 사상의 제3 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 11a 및 도 11b는 본 발명의 기술적 사상의 제4 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 12는 본 발명의 기술적 사상의 다양한 실시예들에 따른 반도체 소자를 갖는 반도체 모듈을 나타낸 개략도이다.
도 13은 본 발명의 기술적 사상의 다양한 실시예들에 따른 반도체 소자를 갖는 전자 시스템 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다.
공간적으로 상대적인 용어인 상단, 하단, 상면, 하면, 또는 상부, 하부 등의 용어는 구성 요소에 있어 상대적인 위치를 기술하기 위하여 사용되는 것이다. 예를 들어, 편의상 도면상의 위쪽을 상부, 도면상의 아래쪽을 하부로 명명하는 경우, 실제에 있어서는 본 발명의 권리 범위를 벗어나지 않으면서 상부는 하부로 명명될 수 있고, 하부는 상부로 명명될 수 있다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소는 제1 구성 요소로 명명될 수 있다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1은 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자의 평면도이고, 도 2는 상기 반도체 소자의 변형 예를 나타낸 평면도이다. 도 3a 및 도 3b는 본 발명의 기술적 사상의 제1 실시예에 의한 반도체 소자의 단면도이다. 도 3a는 도 1의 I-I' 선을 따라 나타낸 단면도이고, 도 3b는 도 1의 II-II' 선을 따라 나타낸 단면도이다.
먼저, 도 1, 도 3a 및 도 3b를 참조하여 본 발명의 기술적 사상의 제1 실시예에 의한 반도체 소자에 대하여 설명하기로 한다.
도 1, 도 3a 및 도 3b를 참조하면, 본 발명의 제1 실시예에 의한 반도체 소자는 액티브 영역들(101) 및 필드 영역들(104)을 갖는 기판(100), 상기 기판(100) 내에 형성된 게이트 구조체들(115) 및 상기 기판(100) 상에 형성된 비트라인 구조체들(125)과 커패시터 구조체들(135)을 포함할 수 있다.
상기 기판(100)은 반도체 기판일 수 있다. 예를 들어, 상기 기판(100)은 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판 등일 수 있다. 상기 기판(100)은 메모리 셀들이 형성되는 메모리 셀 어레이 영역 및 상기 메모리 셀들을 동작시키기 위한 주변 회로들이 형성되는 주변 회로 영역을 포함할 수 있다.
상기 필드 영역들(104)은 상기 기판(100) 내에 형성되어 복수개의 액티브 영역들(101)을 한정할 수 있다. 상기 필드 영역(104)은 얕은 트렌치 소자분리 영역일 수 있다. 예를 들어, 상기 필드 영역(104)은 상기 기판(100) 내에 형성된 트렌치(102) 및 상기 트렌치(102)를 채우는 절연막을 포함할 수 있다. 상기 절연막은 실리콘 산화물을 포함할 수 있다.
상기 액티브 영역들(101)은 장축 및 단축을 갖도록 형성되며, 장축 방향 및 단축 방향을 따라 2차원적으로 배열될 수 있다. 예를 들어, 상기 액티브 영역(101)은 폭보다 길이가 긴 바(bar) 형태를 가질 수 있고, 섬(island) 형태로 배열될 수 있다.
워드라인들(114; WL1, WL2, WL3, WL, WL5)은 상기 액티브 영역들(101)을 가로지르며 제1 방향으로 신장되며, 비트라인들(126; BL1, BL2, BL3)이 상기 제1 방향과 직교하는 제2 방향으로 신장된다.
상기 액티브 영역들(101)은 상기 워드라인들(114) 및 비트라인들(126)에 대해 소정 각도로 틸팅되어 배치됨으로써, 한 개의 액티브 영역(101)이 두 개의 워드라인(114) 및 한 개의 비트라인(126)과 상호 교차된다. 따라서, 한 개의 액티브 영역(101)은 두 개의 단위 셀 구조를 갖게 되고, 한 개의 단위 셀은 최소 선폭을 기준으로 상기 제1 방향의 길이가 2F가 되고 상기 제2 방향의 길이가 4F가 됨으로써, 단위 셀의 면적은 6F2가 된다. 여기서, F는 최소 선폭 크기(minimum feature size)이다.
상기 6F2 셀 구조에 의하면, 셀 면적을 최소화하기 위하여 워드라인(114)과 비트라인(126)이 각각 수직 교차되고, 상기 워드라인(114)과 비트라인(126)에 대하여 사선 방향으로 틸팅된다. 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자는 상기 6F2 셀 구조로 제한되지 않으며, 도 2에 도시된 바와 같이 액티브 영역들(101)이 워드라인들(114)과 직교하는 8F2 셀 구조로 형성될 수도 있다. 또한, 반도체 소자의 집적도를 향상시킬 수 있는 어떠한 셀 구조도 모두 포함될 수 있음은 명백하다.
상기 게이트 구조체들(115)은 상기 기판(100) 내에 형성된 게이트 트렌치들(106), 상기 게이트 트렌치들(106)의 내벽들 상에 컨포멀하게 형성된 게이트 절연막들(108) 및 상기 게이트 트렌치들(106)을 채우는 워드라인들(114)을 포함할 수 있다.
상기 워드라인(114)은 매립 게이트 라인들(buried gate lines)로 형성됨으로써, 매립 채널 트랜지스터를 구현한다. 상기 매립 채널 트랜지스터는 평면형 트랜지스터에 비해 단위 셀 면적을 감소시키고 유효 채널 길이를 증대시킬 수 있다. 또한, 상기 매립 채널 트랜지스터는 상기 워드라인(114)이 상기 기판(100) 내에 매립되기 때문에 워드라인(114)과 비트라인(126) 간의 커패시턴스 및 비트라인 전체 커패시턴스를 낮추어 기생 커패시턴스를 감소시킬 수 있다.
상기 게이트 트렌치(106)는 상기 액티브 영역(101)을 가로지르는 액티브 트렌치(106a) 및 상기 필드 영역(104) 내에 형성된 필드 트렌치(106f)를 포함할 수 있다. 상기 게이트 트렌치(106)는 상기 액티브 트렌치(106a)로부터 상기 필드 트렌치(106f)로 연속적으로 연장될 수 있다.
상기 워드라인(114)은 상기 액티브 트렌치(106a) 내의 액티브 게이트 전극(114a) 및 상기 필드 트렌치(106f) 내의 필드 게이트 전극(114f)을 포함할 수 있다. 상기 액티브 게이트 전극(114a) 및 필드 게이트 전극(114f)의 상부 표면들은 상기 액티브 영역(101) 및 필드 영역(104) 내에서 실질적으로 동일하거나 유사할 수 있다.
상기 액티브 게이트 전극(114a) 양 측의 상기 액티브 영역(101) 내에는 트랜지스터의 소오스 및 드레인으로 제공되는 제1 불순물 영역(117s) 및 제2 불순물 영역(117d)이 형성될 수 있다. 상기 제1 불순물 영역(117s)은 커패시터 구조체(135)와 전기적으로 연결되고, 상기 제2 불순물 영역(117d)은 비트라인 구조체(125)와 전기적으로 연결될 수 있다.
상기 액티브 트렌치(106a)와 상기 필드 트렌치(106f)는 서로 다른 레벨의 바닥면을 가질 수 있다. 예를 들어, 상기 필드 트렌치(106f)의 깊이(d1)가 상기 액티브 트렌치(106a)의 깊이(d2)보다 얕게 형성됨으로써, 상기 필드 트렌치(106f)의 바닥면이 상기 액티브 트렌치(106a)의 바닥면보다 높은 레벨에 위치할 수 있다.
상기 필드 영역(104)을 지나는 필드 게이트 전극(114f)의 바닥면(b1)은 상기 액티브 영역(101)을 가로지는 액티브 게이트 전극(114a)의 바닥면(b2)보다 높은 레벨에 위치할 수 있다. 바람직하게는, 하나의 워드라인(114)을 사이에 두고 서로 인접하는 액티브 영역들(101)의 제1 불순물 영역(117s)과 제1 불순물 영역(117s) 사이의 필드 영역(도 1의 A 참조)에 형성된 상기 필드 게이트 전극(114f)의 바닥면(b1)이 상기 액티브 게이트 전극(114a)의 바닥면(b2)보다 높은 레벨에 위치할 수 있다. 그러면, 한 워드라인의 액티브 게이트 전극(114a)을 바라보는 이웃하는 워드라인의 필드 게이트 전극(114f)의 면적이 감소되어, 이웃하는 셀 간의 워드라인 간섭 현상을 방지할 수 있다.
예를 들어, 도 1의 제2 워드라인(WL2)이 턴-오프되고 제3 워드라인(WL3)이 턴-온되는 경우, 상기 제2 워드라인(WL2)의 액티브 게이트 전극(114a)을 바라보는 상기 제3 워드라인(WL3)의 필드 게이트 전극(114f)의 면적이 감소되면, 상기 제2 워드라인(WL2)의 액티브 게이트 전극(114a)과 상기 제3 워드라인(WL3)의 필드 게이트 전극(114f) 간의 기생 커패시턴스가 감소된다. 이에 따라, 상기 제3 워드라인(WL3)의 필드 게이트 전극(114f)에 인가된 전압이 상기 턴-오프된 제2 워드라인(WL2)의 액티브 게이트 전극(114a) 하부의 채널 영역의 전위를 상승시키는 워드라인 간섭 현상을 방지할 수 있다.
상기 필드 영역들(104)은 상기 워드라인 방향인 제1 방향을 따라 상기 액티브 영역들(101)이 제1 간격으로 이격되는 제1 영역(s1)과, 상기 액티브 영역들(101)이 상기 제1 간격보다 넓은 제2 간격으로 이격되는 제2 영역(s2)을 포함할 수 있다.
상기 제2 영역(s2)에 형성된 상기 필드 게이트 전극(114f)의 바닥면(b1)은 상기 액티브 게이트 전극(114a)의 바닥면(b2)보다 높은 레벨에 위치할 수 있다.
상기 워드라인(114)의 방향, 즉 제1 방향을 따라 상기 필드 트렌치들(106f)과 상기 액티브 영역들(101)과의 사이에 리세스 핀들(110)이 형성될 수 있다. 상기 리세스 핀들(110) 내에는 핀 게이트 전극들(114n)이 형성될 수 있다.
상기 리세스 핀들(110)은 상기 제1 방향을 따라 상기 액티브 영역(110)의 양 측에 형성될 수 있다. 즉, 상기 리세스 핀들(110)은 상기 필드 영역(104)의 제1 영역(s1) 내에 형성되면서, 상기 필드 영역(104)의 제2 영역(s2)에서 상기 액티브 영역(110)과 필드 트렌치(106f)와의 사이에 형성될 수 있다.
상기 핀 게이트 전극(114n)의 바닥면(b3)은 상기 필드 게이트 전극(114f)의 바닥면(b1)보다 낮은 레벨에 위치할 수 있다. 또한, 상기 핀 게이트 전극(114n)의 바닥면(b3)은 상기 액티브 게이트 전극(114a)의 바닥면(b2)보다 낮은 레벨에 위치할 수 있다. 이웃하는 셀 간의 워드라인 간섭 현상이 일어나지 않는 필드 영역(104)의 제1 영역(s1)에 상기 액티브 게이트 전극(114a)의 바닥면(b2)보다 낮은 레벨의 바닥면(b3)을 갖는 핀 게이트 전극(114n)이 형성될 수 있다. 따라서, 상기 핀 게이트 전극(114n)에 의해 채널 길이를 충분히 확보하여 트랜지스터의 구동 전류가 증가하고 동작 특성이 향상될 수 있다.
상기 리세스 핀들(110)의 내벽들 상에는 게이트 절연막(108)과 동일한 역할을 하는 핀 절연막(112)이 형성될 수 있다.
상기 게이트 구조체들(115)은 상기 게이트 트렌치들(106)의 상부 영역들을 채우도록 상기 게이트 전극들(114) 상에 형성된 게이트 캡핑층(116)을 더 포함할 수 있다.
상기 비트라인 구조체(125)는 상기 제2 불순물 영역(117d) 상에 형성된 비트라인 콘택 패드(118b), 상기 비트라인 콘택 패드(118b) 상에 형성된 비트라인 콘택홀(122), 상기 비트라인 콘택홀(122)을 채우는 비트라인 콘택 플러그(124) 및 상기 비트라인 콘택 플러그(124) 상에 형성된 비트라인(126)을 포함할 수 있다.
상기 커패시터 구조체(135)는 상기 제1 불순물 영역(117s) 상에 형성된 스토리지 콘택 패드(118s), 상기 스토리지 콘택 패드(118s) 상에 형성된 스토리지 콘택홀(130), 상기 스토리지 콘택홀(130)을 채우는 스토리지 콘택 플러그(132) 및 상기 스토리지 콘택 플러그(132) 상에 형성된 커패시터 전극(134)을 포함할 수 있다.
상기 스토리지 콘택 패드(118s) 및 비트라인 콘택 패드(118b)는 콘택홀 형태로 형성될 수 있으며, 서로 다른 단면적을 가질 수 있다.
상기 게이트 구조체들(115), 스토리지 콘택 패드(118s) 및 비트라인 콘택 패드(118b)을 포함한 기판(100) 상에 제1 층간 절연막(120)이 형성될 수 있다. 상기 비트라인 콘택홀(122)은 상기 제1 층간 절연막(120)을 관통하여 상기 비트라인 콘택 패드(118b)를 노출시킨다.
상기 비트라인 구조체들(125) 및 제1 층간 절연막(120) 상에는 제2 층간 절연막(128)이 형성될 수 있다. 상기 스토리지 콘택홀(130)은 상기 제1 및 제2 층간 절연막(120, 128)을 관통하여 상기 스토리지 콘택 패드(118s)를 노출시킨다.
도 4는 본 발명의 기술적 사상의 제2 실시예에 의한 반도체 소자의 단면도로서, 도 1의 I-I' 선을 따라 나타낸 단면도이다. 여기서, 앞에서 설명한 실시예와 중복되는 부분들은 생략하고, 변형된 부분을 중심으로 설명하기로 한다.
도 1 및 도 4를 참조하면, 액티브 영역들(101) 및 필드 영역들(104)을 갖는 기판(100) 내에 제1 방향으로 신장되는 매립 워드라인들(114)이 형성될 수 있다. 상기 워드라인들(114)을 포함한 기판(100) 상에는 제1 층간 절연막(120)을 개재하여 상기 제1 방향과 직교하는 제2 방향으로 신장되는 비트라인들(126)이 형성될 수 있다.
상기 필드 영역들(104)은 상기 제1 방향을 따라 상기 액티브 영역들(101)이 제1 간격으로 이격되는 제1 영역(s1)과, 상기 액티브 영역들(101)이 상기 제1 간격보다 넓은 제2 간격으로 이격되는 제2 영역(s2)을 포함할 수 있다.
상기 제1 방향을 따라 상기 액티브 영역들(101)의 양 측에 리세스 핀들(110)이 형성될 수 있다.
상기 워드라인들(114)은 상기 액티브 영역들(101)을 가로지르는 액티브 게이트 전극들(114a), 상기 필드 영역들(104)로 연장되는 필드 게이트 전극들(114f) 및 상기 리세스 핀들(110)을 채우는 핀 게이트 전극들(114n)을 포함할 수 있다.
상기 필드 게이트 전극들(114f)은 상기 액티브 게이트 전극들(114a)과 서로 동일한 레벨의 바닥면(b1)을 가질 수 있다. 또한, 상기 필드 게이트 전극(114f)의 바닥면(b1)은 상기 핀 게이트 전극(114n)의 바닥면(b3)보다 높은 레벨에 위치할 수 있다.
도 5는 본 발명의 기술적 사상의 제3 실시예에 의한 반도체 소자의 단면도로서, 도 1의 I-I' 선을 따라 나타낸 단면도이다. 여기서, 앞에서 설명한 실시예와 중복되는 부분들은 생략하고, 변형된 부분을 중심으로 설명하기로 한다.
도 1 및 도 5를 참조하면, 액티브 영역들(101) 및 필드 영역들(104)을 갖는 기판(100) 내에 제1 방향으로 신장되는 워드라인들(114)이 형성될 수 있다. 상기 워드라인들(114)을 포함한 기판(100) 상에는 제1 층간 절연막(120)을 개재하여 상기 제1 방향과 직교하는 제2 방향으로 신장되는 비트라인들(126)이 형성될 수 있다.
상기 필드 영역들(104)은 상기 제1 방향을 따라 상기 액티브 영역들(101)이 제1 간격으로 이격되는 제1 영역(s1)과, 상기 액티브 영역들(101)이 상기 제1 간격보다 넓은 제2 간격으로 이격되는 제2 영역(s2)을 포함할 수 있다.
상기 필드 영역들(104)의 제1 영역들(s1) 내에 리세스 핀들(110)이 형성될 수 있다.
상기 워드라인들(114)은 상기 액티브 영역들(101)을 가로지르는 액티브 게이트 전극들(114a), 상기 필드 영역들(104)로 연장되는 필드 게이트 전극들(114f) 및 상기 리세스 핀들(110)을 채우는 핀 게이트 전극(114n)을 포함할 수 있다.
상기 필드 게이트 전극(114f)의 바닥면(b1)은 상기 액티브 게이트 전극(114a)의 바닥면(b2)보다 낮은 레벨에 위치할 수 있다. 상기 필드 게이트 전극(114f)의 바닥면(b1)은 상기 핀 게이트 전극(114n)의 바닥면(b3)보다 높은 레벨에 위치할 수 있다. 상기 핀 게이트 전극(114n)의 바닥면(b3)은 상기 액티브 게이트 전극(114a)의 바닥면(b2)보다 낮은 레벨에 위치할 수 있다.
도 6은 본 발명의 기술적 사상의 제4 실시예에 의한 반도체 소자의 단면도로서, 도 1의 I-I' 선을 따라 나타낸 단면도이다. 여기서, 앞에서 설명한 실시예와 중복되는 부분들은 생략하고, 변형된 부분을 중심으로 설명하기로 한다.
도 1 및 도 6을 참조하면, 액티브 영역들(101) 및 필드 영역들(104)을 갖는 기판(100) 내에 제1 방향으로 신장되는 워드라인들(114)이 매립되어 형성될 수 있다.
상기 워드라인들(114)을 포함한 기판(100) 상에는 제1 층간 절연막(120)을 개재하여 상기 제1 방향과 직교하는 제2 방향으로 신장되는 비트라인들(126)이 형성될 수 있다.
상기 워드라인들(114)은 상기 액티브 영역들(101)을 가로지르는 액티브 게이트 전극들(114a) 및 상기 필드 영역들(104)로 연장되는 필드 게이트 전극들(114f)을 포함할 수 있다.
상기 필드 게이트 전극들(114f)의 바닥면(b1)들은 상기 액티브 게이트 전극들(114a)의 바닥면들(b2)보다 높은 레벨에 위치할 수 있다.
상기 필드 영역들(104)은 상기 제1 방향을 따라 상기 액티브 영역들(101)이 제1 간격으로 이격되는 제1 영역(s1)과, 상기 액티브 영역들(101)이 상기 제1 간격보다 넓은 제2 간격으로 이격되는 제2 영역(s2)을 포함할 수 있다.
상기 제1 영역(s1)의 필드 게이트 전극(114f)과 상기 제2 영역(s2)의 필드 게이트 전극(114f)은 서로 동일한 레벨의 바닥면을 가질 수도 있고, 서로 다른 레벨의 바닥면을 가질 수도 있다. 예를 들어, 이웃하는 셀 간의 워드라인 간섭 현상이 일어나지 않는 상기 필드 영역(104)의 제1 영역(s1)에 위치하는 필드 게이트 전극(114f)은 상기 액티브 게이트 전극(114a)의 바닥면보다 낮은 레벨의 바닥면을 가질 수 있다.
이하, 앞에서 설명한 본 발명의 기술적 사상에 따른 제1 내지 제4 실시예들에 의한 반도체 소자들의 제조 방법들에 대하여 설명하고자 한다.
도 7a 내지 도 7g와, 도 8a 내지 도 8d는 본 발명의 기술적 사상의 제1 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 여기서, 각 a도는 도 1의 I-I' 선을 따라 나타낸 단면도이고, 각 b는 도 1의 II-II' 선을 따라 나타낸 단면도이다.
도 1, 도 7a 및 도 8a를 참조하면, 반도체 기판과 같은 기판(100)이 준비될 수 있다. 예를 들어, 상기 기판(100)은 실리콘 등과 같은 반도체 물질로 형성된 반도체 웨이퍼일 수 있다. 상기 기판(100)은 메모리 셀들이 형성되는 메모리 셀 어레이 영역 및 상기 메모리 셀들을 동작시키기 위한 주변 회로들이 형성되는 주변 회로 영역을 포함할 수 있다.
상기 기판(100) 내에 액티브 영역들(101)을 한정하기 위하여 상기 기판(100)이 소정 깊이로 식각되어 소자분리용 트렌치들(102)이 형성될 수 있다. 상기 액티브 영역들(101)은 장축 및 단축을 갖도록 형성되며, 장축 방향 및 단축 방향을 따라 2차원적으로 배열될 수 있다. 예를 들어, 상기 액티브 영역(101)은 폭보다 길이가 긴 바 형태를 가질 수 있고, 섬 형태로 배열될 수 있다.
도 1, 도 7b 및 도 8b를 참조하면, 상기 트렌치들(102)을 포함한 기판(100) 상에 실리콘 산화물과 같은 절연막이 증착될 수 있다.
이어서, 상기 절연막이 상기 기판(100)의 표면까지 상기 트렌치들(102)의 내부에만 상기 절연막으로 이루어진 트렌치 소자분리 영역, 즉 필드 영역들(104)이 형성될 수 있다.
상기 필드 영역들(104)은 상기 워드라인 방향인 제1 방향을 따라 상기 액티브 영역들(101)이 제1 간격으로 이격되는 제1 영역(s1)과, 상기 액티브 영역들(101)이 상기 제1 간격보다 넓은 제2 간격으로 이격되는 제2 영역(s2)을 포함할 수 있다.
도 1, 도 7c 8c를 참조하면, 상기 액티브 영역(101)의 표면에 트랜지스터의 소오스/드레인으로 제공되는 제1 및 제2 불순물 영역들(117s, 117d)이 형성될 수 있다. 상기 제1 및 제2 불순물 영역들(117s, 117d)을 형성하는 것은 이온주입 공정을 이용하여 상기 액티브 영역(101) 내에 불순물을 주입하는 것을 포함할 수 있다.
이어서, 상기 기판(100)에 대해, 상기 액티브 영역들(101)을 가로지르며 상기 필드 영역들(104) 상으로 연장된 개구부를 갖는 마스크 패턴을 이용한 사진식각 공정이 수행됨으로써, 상기 기판(100) 내에 게이트 트렌치들(106)이 형성될 수 있다.
상기 게이트 트렌치(106)는 상기 액티브 영역(101)을 가로지르는 액티브 트렌치(106a) 및 상기 필드 영역(104) 내에 형성된 필드 트렌치(106f)를 포함할 수 있다. 상기 게이트 트렌치(106)는 상기 액티브 트렌치(106a)로부터 상기 필드 트렌치(106f)로 연속적으로 연장될 수 있다.
상기 필드 트렌치(106f)는 상기 액티브 트렌치(106a)의 깊이(d2)보다 얕은 깊이(d1)로 형성될 수 있다. 예를 들어, 상기 기판(100)이 실리콘으로 형성되고 상기 필드 영역(101)이 실리콘 산화물로 형성되는 경우, 실리콘과 실리콘 산화물 간의 식각 선택비 차이를 이용하여 상기 필드 트렌치(106f)의 식각 깊이와 상기 액티브 트렌치(106a)의 식각 깊이를 다르게 가져갈 수 있다.
상기 제1 및 제2 불순물 영역들(117s, 117d)를 형성하는 공정은 상기 게이트 트렌치(106)의 형성 후에 실시될 수도 있다.
상기 게이트 트렌치들(106)의 형성 후, 게이트 절연막들(108)이 상기 게이트 트렌치들(106)의 내벽들 상에 컨포멀하게 형성될 수 있다. 예를 들어, 상기 게이트 절연막(108)을 형성하는 것은 상기 게이트 트렌치들(106)을 갖는 기판(100)에 대하여 산화 공정을 수행하여 상기 게이트 트렌치들(106)에 의하여 노출된 상기 액티브 영역들(101) 상에 실리콘 산화막을 형성하는 것을 포함할 수 있다. 상기 게이트 절연막(108)은 실리콘 산화물 또는 질소 도핑된 실리콘 산화물로 형성될 수 있다.
도 1 및 도 7d를 참조하면, 서로 인접하는 액티브 영역들(101)의 상기 제1 불순물 영역(117s)과 제1 불순물 영역(117s) 사이의 필드 영역(도 1의 A 참조) 상에 마스크 패턴(109)이 형성될 수 있다. 바람직하게는, 상기 마스크 패턴(109)은 상기 필드 영역(104)의 제2 영역(s2)의 일부분을 커버하도록 형성될 수 있다.
도 1 및 도 7e를 참조하면, 상기 마스크 패턴(109)을 식각 마스크로 이용하여 상기 기판(100)의 오픈된 영역에 대해 식각 공정이 수행될 수 있다. 그러면, 상기 워드라인 방향을 따라 상기 필드 트렌치들(106f)과 상기 액티브 영역들(101)과의 사이에 소정 깊이로 리세스 핀들(110)이 형성될 수 있다.
상기 리세스 핀들(110)은 상기 제1 방향을 따라 상기 액티브 영역(110)의 양 측에 형성될 수 있다. 즉, 상기 리세스 핀들(110)은 상기 필드 영역(104)의 제1 영역(s1) 내에 형성됨과 동시에, 상기 필드 영역(104)의 제2 영역(s2)에서 상기 액티브 영역(110)과 필드 트렌치(106f)와의 사이에 형성될 수 있다.
상기 리세스 핀(110)은 상기 액티브 트렌치(106a)의 깊이(d2)보다 깊은 깊이(d3)로 형성될 수 있다. 따라서, 상기 리세스 핀(110)의 깊이(d3)는 상기 필드 트렌치(106f)의 깊이(d1)보다 깊을 수 있다.
상기 리세스 핀들(110)이 형성된 후, 상기 마스크 패턴(109)이 제거될 수 있다.
도 1 및 도 7f를 참조하면, 상기 리세스 핀(110)을 형성하기 위한 식각 공정시, 상기 기판(100) 뿐만 아니라 상기 마스크 패턴(109)에 의해 노출된 게이트 절연막(108)까지 식각될 수 있다. 따라서, 게이트 절연막(108)의 식각 손상을 보상하기 위하여, 상기 리세스 핀들(110)에 의해 노출된 기판(100) 상에 핀 절연막(112)이 형성될 수 있다. 예를 들어, 상기 핀 절연막(112)을 형성하는 것은 상기 리세스 핀들(110)을 갖는 기판(100)에 대하여 산화 공정을 수행하여 상기 리세스 핀들(110)에 의하여 노출된 상기 액티브 영역들(101) 상에 실리콘 산화막을 형성하는 것을 포함할 수 있다.
도 1, 도 7g 및 도 8d를 참조하면, 상기 핀 절연막(112)을 갖는 기판(100) 상에 금속과 같은 도전막이 증착되고 패터닝됨으로써, 워드라인들(114)이 형성될 수 있다.
상기 워드라인(114)은 상기 액티브 트렌치(106a) 내의 액티브 게이트 전극(114a), 상기 필드 트렌치(106f) 내의 필드 게이트 전극(114f) 및 상기 리세스 핀(110) 내의 핀 게이트 전극(114n)을 포함할 수 있다.
상기 액티브 게이트 전극(114a), 필드 게이트 전극(114f) 및 핀 게이트 전극(114n)의 상부 표면들은 상기 액티브 영역(101) 및 필드 영역(104) 내에서 실질적으로 동일하거나 유사할 수 있다.
하나의 워드라인(114)을 사이에 두고 서로 인접하는 액티브 영역들(101)의 제1 불순물 영역(117s)과 제1 불순물 영역(117s) 사이의 필드 영역(도 1의 A 참조)에 형성된 상기 필드 게이트 전극(114f)의 바닥면(b1)은 상기 액티브 게이트 전극(114a)의 바닥면(b2)보다 높은 레벨에 위치할 수 있다.
또한, 상기 필드 영역(104)의 상기 제2 영역(s2)에 형성된 필드 게이트 전극(114f)의 바닥면(b1)은 상기 액티브 게이트 전극(114a)의 바닥면(b2)보다 높은 레벨에 위치할 수 있다.
상기 핀 게이트 전극(114n)의 바닥면(b3)은 상기 필드 게이트 전극(114f)의 바닥면(b1)보다 낮은 레벨에 위치할 수 있다. 또한, 상기 핀 게이트 전극(114n)의 바닥면(b3)은 상기 액티브 게이트 전극(114a)의 바닥면(b2)보다 낮은 레벨에 위치할 수 있다.
이어서, 도 3b를 참조하면, 상기 워드라인들(114)을 갖는 기판(100) 상에 게이트 캡핑층(116)이 형성됨으로써, 게이트 트렌치(106), 게이트 절연막(108), 워드라인(114) 및 게이트 캡핑층(116)을 포함하는 게이트 구조체(115)가 형성될 수 있다. 예를 들어, 상기 게이트 캡핑층(116)을 형성하는 것은 상기 워드라인들(114)을 갖는 기판(100) 상에 캡핑 절연막을 증착하고 상기 캡핑 절연막을 평탄화하는 것을 포함할 수 있다.
상기 게이트 캡핑층(116)이 식각되어 상기 트랜지스터의 제1 및 제2 불순물 영역들(117s, 117d)을 노출하는 콘택홀들이 형성될 수 있다. 이어서, 상기 콘택홀들이 도전성 물질로 매립되어 상기 제1 및 제2 불순물 영역들(117s, 117d)과 전기적으로 연결되는 스토리지 콘택 패드(118s) 및 비트라인 콘택 패드(118b)가 형성될 수 있다.
상기 스토리지 콘택 패드(118s) 및 비트라인 콘택 패드(118b)를 갖는 기판(100) 상에 제1 층간 절연막(120)이 형성될 수 있다. 상기 제1 층간 절연막(120)은 실리콘 산화물 또는 실리콘 질화물 등과 같은 절연성 물질로 형성될 수 있다.
상기 제1 층간 절연막(120)이 식각되어 상기 제2 불순물 영역들(117d)을 노출하는 비트라인 콘택홀들(122)이 형성될 수 있다. 상기 비트라인 콘택홀들(122)이 도전성 물질로 매립되어 상기 비트라인 콘택 패드들(118b)과 전기적으로 연결되는 비트라인 콘택 플러그들(124)이 형성될 수 있다. 상기 비트라인 콘택 플러그(124) 및 제1 층간 절연막(120) 상에 도전막이 증착되고 패터닝됨으로써, 상기 제2 불순물 영역들(117d)과 전기적으로 연결되는 비트라인들(126)이 형성될 수 있다.
상기 비트라인들(126)을 갖는 기판(100) 상에 제2 층간 절연막(128)이 형성될 수 있다. 상기 제2 층간 절연막(128)은 실리콘 산화물 또는 실리콘 질화물 등과 같은 절연성 물질로 형성될 수 있다.
상기 제2 층간 절연막(128) 및 제 층간 절연막(120)이 식각되어 상기 스토리지 콘택 패드들(118s)을 노출하는 스토리지 콘택홀들(130)이 형성될 수 있다. 상기 스토리지 콘택홀들(130)이 도전성 물질로 매립되어 상기 스토리지 콘택 패드들(118s)과 전기적으로 연결되는 스토리지 콘택 플러그들(132)이 형성될 수 있다. 상기 스토리지 콘택 플러그(132) 및 제2 층간 절연막(128) 상에 도전막이 증착되고 패터닝됨으로써, 상기 제1 불순물 영역들(117s)과 전기적으로 연결되는 커패시터 전극들(134)이 형성될 수 있다.
도 9a 내지 도 9e는 본 발명의 제2 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 여기서, 각 a도는 도 1의 I-I' 선을 따라 나타낸 단면도이고, 각 b는 도 1의 II-II' 선을 따라 나타낸 단면도이다.
도 9a를 참조하면, 도 7a 내지 7c를 참조하여 설명한 것과 같은 반도체 소자가 제공될 수 있다. 즉, 도 7c에서 설명한 게이트 트렌치(106) 및 게이트 절연막(108)을 갖는 기판(100)이 제공될 수 있다.
상기 게이트 트렌치(106)는 상기 액티브 영역(101)을 가로지르는 액티브 트렌치(106a) 및 상기 필드 영역(104) 내에 형성된 필드 트렌치(106f)를 포함할 수 있다. 상기 필드 트렌치(106f)는 상기 액티브 트렌치(106a)의 깊이(d2)와 동일한 깊이(d1)로 형성될 수 있다.
도 9b를 참조하면, 서로 인접하는 액티브 영역들(101)의 상기 제1 불순물 영역(117s)과 제1 불순물 영역(117s) 사이의 필드 영역(도 1의 A 참조) 상에 마스크 패턴(109)이 형성될 수 있다. 바람직하게는, 상기 마스크 패턴(109)은 상기 필드 영역(104)의 제2 영역(s2)의 일부분을 커버하도록 형성될 수 있다.
도 9c를 참조하면, 상기 마스크 패턴(109)을 식각 마스크로 이용하여 상기 기판(100)의 오픈된 영역에 대해 식각 공정이 수행될 수 있다. 그러면, 상기 워드라인 방향을 따라 상기 필드 트렌치들(106f)과 상기 액티브 영역들(101)과의 사이에 소정 깊이로 리세스 핀들(110)이 형성될 수 있다.
상기 리세스 핀들(110)은 상기 제1 방향을 따라 상기 액티브 영역(110)의 양 측에 형성될 수 있다. 즉, 상기 리세스 핀들(110)은 상기 필드 영역(104)의 제1 영역(s1) 내에 형성됨과 동시에, 상기 필드 영역(104)의 제2 영역(s2)에서 상기 액티브 영역(110)과 필드 트렌치(106f)와의 사이에 형성될 수 있다.
상기 리세스 핀(110)의 깊이(d3)는 상기 필드 트렌치(106f)의 깊이(d1) 또는 상기 액티브 트렌치(106a)의 깊이(d2)보다 깊을 수 있다.
상기 리세스 핀들(110)이 형성된 후, 상기 마스크 패턴(109)이 제거될 수 있다.
도 9d를 참조하면, 상기 리세스 핀(110)을 형성하기 위한 식각 공정시, 상기 기판(100) 뿐만 아니라 상기 마스크 패턴(109)에 의해 노출된 게이트 절연막(108)까지 식각될 수 있다. 따라서, 게이트 절연막(108)의 식각 손상을 보상하기 위하여, 상기 리세스 핀들(110)에 의해 노출된 기판(100) 상에 핀 절연막(112)이 형성될 수 있다.
도 9e를 참조하면, 상기 핀 절연막(112)을 갖는 기판(100) 상에 도전막이 증착되고 패터닝됨으로써, 워드라인들(114)이 형성될 수 있다.
상기 워드라인(114)은 상기 액티브 트렌치(106a) 내의 액티브 게이트 전극(114a), 상기 필드 트렌치(106f) 내의 필드 게이트 전극(114f) 및 상기 리세스 핀(110) 내의 핀 게이트 전극(114n)을 포함할 수 있다.
상기 필드 영역(104)의 상기 제2 영역(s2)에 형성된 필드 게이트 전극(114f)은 상기 핀 게이트 전극(114n)의 바닥면(b3)보다 높은 레벨의 바닥면(b1)을 가질 수 있다.
이어서, 워드라인들(114)을 갖는 기판(100) 상에 도 3b에서 설명한 것과 같은 공정들이 수행될 수 있다. 그 결과, 도 4를 참조하여 설명한 것과 같은 반도체 소자가 형성될 수 있다.
도 10a 내지 도 10d는 본 발명의 제3 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 여기서, 각 a도는 도 1의 I-I' 선을 따라 나타낸 단면도이고, 각 b는 도 1의 II-II' 선을 따라 나타낸 단면도이다.
도 10a를 참조하면, 도 7a 내지 7c를 참조하여 설명한 것과 같은 반도체 소자가 제공될 수 있다. 즉, 도 7c에서 설명한 게이트 트렌치(106) 및 게이트 절연막(108)을 갖는 기판(100)이 제공될 수 있다.
상기 게이트 트렌치(106)는 상기 액티브 영역(101)을 가로지르는 액티브 트렌치(106a) 및 상기 필드 영역(104) 내에 형성된 필드 트렌치(106f)를 포함할 수 있다. 상기 필드 트렌치(106f)는 상기 액티브 트렌치(106a)의 깊이(d2)보다 깊은 깊이(d1)로 형성될 수 있다.
도 10b를 참조하면, 상기 필드 영역(104)의 제1 영역(s1)의 일부분(109a)을 오픈하도록 상기 기판(100) 상에 마스크 패턴(109)이 형성될 수 있다.
도 10c를 참조하면, 상기 마스크 패턴(109)을 식각 마스크로 이용하여 상기 기판(100)의 오픈된 영역에 대해 식각 공정이 수행될 수 있다. 그러면, 상기 필드 영역(104)의 제1 영역(s1) 내에 리세스 핀들(110)이 형성될 수 있다.
상기 리세스 핀(110)은 상기 필드 트렌치(106f)의 깊이(d1)보다 깊은 깊이(d3)로 형성될 수 있다.
상기 리세스 핀들(110)이 형성된 후, 상기 마스크 패턴(109)이 제거될 수 있다.
상기 리세스 핀(110)을 형성하기 위한 식각 공정시, 상기 기판(100) 뿐만 아니라 상기 마스크 패턴(109)에 의해 노출된 게이트 절연막(108)까지 식각될 수 있다. 따라서, 게이트 절연막(108)의 식각 손상을 보상하기 위하여, 상기 리세스 핀들(110)에 의해 노출된 기판(100) 상에 핀 절연막(112)이 형성될 수 있다.
도 10d를 참조하면, 상기 핀 절연막(112)을 갖는 기판(100) 상에 도전막이 증착되고 패터닝됨으로써, 워드라인들(114)이 형성될 수 있다.
상기 워드라인(114)은 상기 액티브 트렌치(106a) 내의 액티브 게이트 전극(114a), 상기 필드 트렌치(106f) 내의 필드 게이트 전극(114f) 및 상기 리세스 핀(110) 내의 핀 게이트 전극(114n)을 포함할 수 있다.
상기 필드 영역(104)의 상기 제2 영역(s2)에 형성된 필드 게이트 전극(114f)은 상기 핀 게이트 전극(110)의 바닥면(b3)보다 높은 레벨의 바닥면(b1)을 가질 수 있다. 또한, 상기 핀 게이트 전극(110)의 바닥면(b3)은 상기 액티브 게이트 전극(114a)의 바닥면(b2)보다 낮은 레벨에 위치할 수 있다.
이어서, 워드라인들(114)을 갖는 기판(100) 상에 도 3b에서 설명한 것과 같은 공정들이 수행될 수 있다. 그 결과, 도 5를 참조하여 설명한 것과 같은 반도체 소자가 형성될 수 있다.
도 11a 및 도 11b는 본 발명의 제4 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 여기서, 각 a도는 도 1의 I-I' 선을 따라 나타낸 단면도이고, 각 b는 도 1의 II-II' 선을 따라 나타낸 단면도이다.
도 11a를 참조하면, 도 7a 내지 7c를 참조하여 설명한 것과 같은 반도체 소자가 제공될 수 있다. 즉, 도 7c에서 설명한 게이트 트렌치(106) 및 게이트 절연막(108)을 갖는 기판(100)이 제공될 수 있다.
상기 게이트 트렌치(106)는 상기 액티브 영역(101)을 가로지르는 액티브 트렌치(106a) 및 상기 필드 영역(104) 내에 형성된 필드 트렌치(106f)를 포함할 수 있다. 상기 필드 트렌치(106f)의 깊이(d1)는 상기 액티브 트렌치(106a)의 깊이(d2)보다 얕을 수 있다.
도 11b를 참조하면, 상기 게이트 트렌치(106) 및 게이트 절연막(108)을 갖는 기판(100) 상에 도전막이 증착되고 패터닝됨으로써, 워드라인들(114)이 형성될 수 있다.
상기 워드라인(114)은 상기 액티브 트렌치(106a) 내의 액티브 게이트 전극(114a) 및 상기 필드 트렌치(106f) 내의 필드 게이트 전극(114f)을 포함할 수 있다.
하나의 워드라인(114)을 사이에 두고 서로 인접하는 액티브 영역들(101)의 제1 불순물 영역(117s)과 제1 불순물 영역(117s) 사이의 필드 영역(도 1의 A)에 형성된 상기 필드 게이트 전극(114f)의 바닥면(b1)은 상기 액티브 게이트 전극(114a)의 바닥면(b2)보다 높은 레벨에 위치할 수 있다. 또한, 상기 필드 영역(104)의 상기 제2 영역(s2)에 위치하는 필드 게이트 전극(114f)은 상기 액티브 게이트 전극(114a)의 바닥면(b2)보다 높은 레벨의 바닥면(b1)을 가질 수 있다.
이어서, 워드라인들(114)을 갖는 기판(100) 상에 도 3b에서 설명한 것과 같은 공정들이 수행될 수 있다. 그 결과, 도 6을 참조하여 설명한 것과 같은 반도체 소자가 형성될 수 있다.
도 12는 본 발명의 기술적 사상의 다양한 실시예들에 따른 반도체 소자를 갖는 반도체 모듈의 블록도이다.
도 12를 참조하면, 모듈 기판(2010) 상에 배치된 제어 유닛(2020), 저장 유닛(2030), 및 입출력부들(2040)을 포함하는 반도체 모듈(2000)이 제공될 수 있다.
상기 모듈 기판(2010)은 인쇄 회로 기판(PCB)을 포함할 수 있다.
상기 제어 유닛(2020)은 컨트롤러 같은 로직 소자를 포함할 수 있다.
상기 저장 유닛(2030)은 DRAM(dynamic random access memory), MRAM(magnetic RAM), 또는 낸드 플래쉬(NAND flash) 같은 메모리 소자를 포함할 수 있다.
상기 입출력부들(2040)은 전도성 터미널을 포함할 수 있다.
상기 제어 유닛(2020) 또는 저장 유닛(2030) 중 어느 하나는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자 또는 제조된 반도체 소자를 포함할 수 있다.
상기 반도체 모듈(2000)은 SSD(solid state disk)같은 메모리 카드일 수 있다.
도 13은 본 발명의 기술적 사상의 다양한 실시예들에 따른 반도체 소자를 갖는 전자 시스템의 블록도이다.
도 13을 참조하면, 본 발명의 기술적 사상의 다양한 실시예들에 의한 적층 패키지들은 전자 시스템(2100)에 적용될 수 있다.
상기 전자 시스템(2100)은 바디(Body; 2110), 마이크로 프로세서 유닛(Micro Processor Unit; 2120), 파워 유닛(Power Unit; 2130), 기능 유닛(Function Unit; 2140), 및/또는 디스플레이 컨트롤러 유닛(Display Controller Unit; 2150)을 포함할 수 있다.
상기 바디(2110)는 인쇄 회로 기판(PCB) 등을 갖는 시스템 보드 또는 마더 보드(Mother Board)일 수 있다.
상기 마이크로 프로세서 유닛(2120), 상기 파워 유닛(2130), 상기 기능 유닛(2140), 및 상기 디스플레이 컨트롤러 유닛(2150)은 상기 바디(2110) 상에 실장 또는 장착될 수 있다.
상기 바디(2110)의 상면 혹은 상기 바디(2110)의 외부에 디스플레이 유닛(2160)이 배치될 수 있다. 예를 들면, 상기 디스플레이 유닛(2160)은 상기 바디(2110)의 표면 상에 배치되어 상기 디스플레이 컨트롤러 유닛(2150)에 의해 프로세싱된 이미지를 표시할 수 있다.
상기 파워 유닛(2130)은 외부의 전원 등으로부터 일정 전압을 공급받아 이를 다양한 전압 레벨로 분기하여 마이크로 프로세서 유닛(2120), 기능 유닛(2140), 디스플레이 컨트롤러 유닛(2150) 등으로 공급할 수 있다.
상기 마이크로 프로세서 유닛(2120)은 상기 파워 유닛(2130)으로부터 전압을 공급받아 상기 기능 유닛(2140)과 디스플레이 유닛(2160)을 제어할 수 있다.
상기 기능 유닛(2140)은 다양한 전자 시스템(2100)의 기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(2100)이 휴대폰 같은 모바일 전자 제품인 경우, 상기 기능 유닛(2140)은 다이얼링, 또는 외부 유닛(External Unit; 2170)과의 교신으로 상기 디스플레이 유닛(2160)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 무선 통신 기능을 수행할 수 있는 여러 구성 요소들을 포함할 수 있으며, 카메라를 포함하는 경우, 이미지 프로세서(Image Processor)의 역할을 할 수 있다.
다른 응용 실시예에서, 상기 전자 시스템(2100)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 상기 기능 유닛(2140)은 메모리 카드 컨트롤러일 수 있다. 상기 기능 유닛(2140)은 유선 혹은 무선의 통신 유닛(Communication Unit; 2180)을 통해 외부 유닛(2170)과 신호를 주고 받을 수 있다.
또한, 상기 전자 시스템(2100)이 기능 확장을 위해 유에스비(Universal Serial Bus; USB) 등을 필요로 하는 경우, 상기 기능 유닛(2140)은 인터페이스 컨트롤러(Interface Controller)의 역할을 할 수 있다.
상기 마이크로 프로세서 유닛(2120) 및 기능 유닛(2140) 중 적어도 어느 하나는 본 발명의 다양한 실시예들에 의한 반도체 소자 또는 제조된 반도체 소자를 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100 : 기판 101 : 액티브 영역
104 : 필드 영역 106 : 게이트 트렌치
108 : 게이트 절연막 110 : 리세스 핀
112 : 핀 절연막 114 : 워드라인
116 : 게이트 캡핑막 118 : 콘택 패드
120 : 제1 층간 절연막 122 : 비트라인 콘택홀
124 : 비트라인 콘택 플러그 126 : 비트라인
128 : 제2 층간 절연막 130 : 스토리지 콘택홀
132 : 스토리지 콘택 플러그 134 : 커패시터 전극

Claims (10)

  1. 기판에 액티브 영역들을 한정하도록 형성된 필드 영역들;
    상기 액티브 영역들을 가로지르는 액티브 트렌치들 및 상기 필드 영역 내에 형성된 필드 트렌치들을 포함하는 게이트 트렌치들; 및
    상기 게이트 트렌치들을 채우며 제1 방향으로 신장되는 워드라인들을 포함하되,
    상기 워드라인들 각각은 상기 제1 방향을 따라 정렬되어 배치된 상기 액티브 트렌치 내의 액티브 게이트 전극들과, 상기 필드 트렌치들 내의 필드 게이트 전극들을 포함하고,
    하나의 워드라인을 사이에 두고 서로 인접하게 배치된 상기 액티브 영역들 사이에 위치하는 상기 필드 게이트 전극이 상기 액티브 게이트 전극의 바닥면보다 높은 레벨의 바닥면을 갖는 반도체 소자.
  2. 제1항에 있어서,
    상기 필드 영역은 상기 기판 내에 형성된 트렌치 및 상기 트렌치의 적어도 일부를 채우는 절연막을 포함하고,
    상기 절연막의 폭은 불연속하게 변하며, 상기 절연막의 하부 폭은 상기 절연막의 상부 폭보다 더 큰 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서,
    상기 워드라인들 각각은 상기 필드 영역 상에 형성된 핀 게이트 전극들을 더 포함하되,
    상기 핀 게이트 전극들은 상기 필드 게이트 전극들 및 상기 액티브 게이트 전극들과 연결된 것을 특징으로 하는 반도체 소자.
  4. 제3항에 있어서,
    상기 필드 영역은 상기 기판 내에 형성된 트렌치 및 상기 트렌치의 측면 및 바닥면을 커버하는 절연막을 더 포함하되, 상기 필드 게이트 전극의 바닥면은 상기 절연막과 접하고,
    상기 핀 게이트 전극은 상기 필드 게이트 전극의 바닥면보다 낮은 레벨의 바닥면을 갖는 반도체 소자.
  5. 제3항에 있어서,
    상기 핀 게이트 전극은 상기 액티브 게이트 전극의 바닥면보다 낮은 레벨의 바닥면을 갖는 반도체 소자.
  6. 기판에 액티브 영역들을 한정하도록 형성된 필드 영역들;
    상기 액티브 영역들을 가로지르는 액티브 트렌치들과, 상기 필드 영역들 내에 형성된 필드 트렌치들을 포함하는 게이트 트렌치들;
    상기 게이트 트렌치들을 채우며 제1 방향으로 신장되는 워드라인들; 및
    상기 제1 방향을 따라 상기 필드 트렌치들과 상기 액티브 영역들의 사이에 형성된 리세스 핀들을 포함하되,
    상기 워드라인들 각각은 서로 연결된 상기 액티브 트렌치들의 액티브 게이트 전극들, 상기 필드 트렌치들 내의 필드 게이트 전극들, 및 상기 리세스 핀들을 채우는 핀 게이트 전극들을 포함하고,
    상기 필드 영역은 상기 기판 내에 형성된 트렌치 및 상기 트렌치를 커버하는 절연막을 포함하고,
    상기 필드 게이트 전극은 상기 핀 게이트 전극의 바닥면보다 높은 레벨의 바닥면을 갖고, 상기 필드 게이트 전극들 및 핀 게이트 전극들은 상기 절연막과 접하는 것을 특징으로하는 반도체 소자.
  7. 제6항에 있어서,
    상기 필드 영역들은 상기 제1 방향을 따라 상기 액티브 영역들이 제1 간격으로 이격되는 제1 영역과, 상기 액티브 영역들이 상기 제1 간격보다 넓은 제2 간격으로 이격되는 제2 영역을 포함하는 반도체 소자.
  8. 제7항에 있어서,
    상기 제2 영역에 위치하는 상기 필드 게이트 전극이 상기 액티브 게이트 전극의 바닥면보다 높은 레벨의 바닥면을 갖는 반도체 소자.
  9. 제7항에 있어서,
    상기 리세스 핀들은 상기 제1 영역 내에 형성된 반도체 소자.
  10. 제6항에 있어서,
    상기 리세스 핀들은 상기 제1 방향을 따라 상기 액티브 영역의 양 측에 형성된 반도체 소자.
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