KR101966277B1 - 패싱 게이트를 갖는 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
본 기술은 반도체 장치에서 패싱 게이트를 동작 게이트보다 낮게 형성하여 패싱 게이트가 접합영역과 중첩되지 않도록 하고 스토리지노드 접합에 단차를 형성하여 스토리지노드와 액티브 영역의 접촉면적을 증가시켜 반도체 장치의 동작 특성을 시킨다.
Description
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는 패싱 게이트(passing gate) 효과에 의한 셀 트랜지스터의 특성 열화를 방지할 수 있는 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치의 제조기술이 발달함에 따라 반도체 장치의 크기는 작아지고 집적도는 급격히 증가하고 있다. 특히 반도체 장치의 경우 고집적화가 가속화됨에 따라 셀 구조가 8F2 구조에서 6F2 구조로 변화되고 있는 추세이다.
또한, 반도체 소자의 집적도가 높아질수록 셀 트랜지스터에 연결된 게이트(워드 라인)와 비트 라인 사이의 거리가 가까워지고 있다. 이로 인해 비트라인과 게이트 사이의 기생 캐패시턴스가 증가함으로써 반도체 장치의 동작 신뢰성이 저하되는 문제가 발생하고 있다. 이러한 문제를 극복하기 위해 게이트를 반도체 기판에 매립하는 매립 게이트 구조가 제안되었다. 이러한 매립 게이트 구조는 주로 6F2 구조의 반도체 장치에서 사용되고 있으며, 매립게이트의 구조적 단점인 게이트전극의 저항을 감소시키기 위해 게이트전극으로 금속막이 사용된다.
그런데 종래의 매립 게이트 구조에서는 정션(Junction)과 게이트가 오버랩되는 영역이 존재하며 오버랩된 영역에서 전류가 누설되는 GIDL(Gate Induced Drain Leakage)이 발생하는 문제가 있다. 특히, 반도체 장치의 셀 어레이에서는 게이트가 라인타입으로 형성되기 때문에, 소자분리막에 매립되면서 액티브 영역과 인접하게 진행하는 게이트 영역(패싱 게이트)이 존재하게 되는데, 이러한 패싱 게이트는 GIDL의 발생을 촉진시킨다. GIDL은 저장된 전하를 방전시켜 데이터 리텐션(retention) 특성 즉 리프레시 특성을 열화시킨다.
본 발명의 실시예는 접합영역과 패싱 게이트 사이를 이격시켜 패싱 게이트(passing gate) 효과에 의한 반도체 장치의 특성 열화를 방지하고자 한다.
또한, 본 발명의 실시예는 접합영역과 스토리지노드 콘택 사이의 접촉면적을 증가시켜 반도체 장치의 동작 특성을 향상시키고자 한다.
본 발명의 일 실시예에 따른 반도체 장치 제조 방법은 액티브 영역을 정의하는 소자분리막을 형성하는 단계, 상기 액티브 영역 및 상기 소자분리막 상부에 게이트 영역을 정의하는 패드 절연막 패턴을 형성하는 단계, 상기 패드 절연막 패턴을 식각 마스크로 상기 액티브 영역 및 상기 소자분리막을 식각하여 트렌치를 형성하는 단계, 상기 트렌치에 매립되며 상기 패드 절연막 패턴의 상부에 위치하도록 게이트용 도전막을 형성하는 단계, 상기 패드 절연막 패턴 상부의 게이트 도전막을 선택적으로 제거하여 패싱 게이트 영역의 게이트 도전막과 동작 게이트 영역의 게이트 도전막의 높이를 다르게 하는 단계 및 상기 서로 다른 높이를 갖는 게이트 도전막을 식각하여 상기 트렌치의 하부에 동작 게이트 및 상기 동작 게이트 보다 낮은 위치에 위치하는 패싱 게이트를 형성하는 단계를 포함한다.
본 발명의 일 실시예에 따른 반도체 장치는 소자분리막에 의해 정의되며 단차를 포함하는 액티브 영역, 상기 액티브 영역에 매립된 동작 게이트 및 상기 소자분리막에 매립되며 상기 액티브 영역의 일측을 지나는 패싱 게이트를 포함하되, 상기 패싱 게이트는 스토리지노드 접합과 중첩되지 않게 상기 동작 게이트보다 낮게 위치한다.
본 발명의 실시예는 패싱 게이트(passing gate) 효과에 의한 반도체 장치의 특성 열화를 방지할 수 있다.
또한 본 발명의 실시예는 접합영역과 콘택 사이의 접촉 면적을 증가시켜 콘택 저항을 감소시킴으로써 반도체 장치의 동작 특성을 향상시킬 수 있다.
도 1은 본 발명의 일실시예에 따른 반도체 장치의 구조를 나타내는 단면도.
도 2 내지 도 9는 도 1의 구조를 형성하기 위한 예시적 공정순서들을 나타내는 공정 단면도들.
도 10은 본 발명의 일실시예에 따른 햇(HAT) 마스크의 형태를 나타내는 도면.
도 2 내지 도 9는 도 1의 구조를 형성하기 위한 예시적 공정순서들을 나타내는 공정 단면도들.
도 10은 본 발명의 일실시예에 따른 햇(HAT) 마스크의 형태를 나타내는 도면.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.
도 1은 본 발명의 일실시예에 따른 반도체 장치의 구조를 나타내는 단면도이다.
도 1의 반도체 장치에서 액티브 영역(102)은 소자분리막(104)에 의해 정의되며, 게이트(106a, 106b)는 액티브 영역(102)과 소자분리막(104)에 매립되는 매립형 게이트(Buried Gate) 구조를 갖는다. 이때, 게이트(106a, 106b)는 티타늄(Ti), 티타늄질화막(TiN), 탄탈륨질화막(TaN), 텅스텐(W), 텅스텐질화막(WN) 등의 금속을 포함한다. 게이트(106a, 106b)가 매립되는 게이트 영역에서, 액티브 영역(102)은 소자분리막(104) 보다 돌출된 핀(Fin) 구조로 형성된다.
특히, 본 실시예에서는 액티브 영역(102)에 매립된 동작 게이트(106a)와 소자분리막(104)에 매립되며 액티브 영역(102)의 스토리지노드(SN;Storage Node) 접합(junction)(108) 옆을 인접하게 지나가는 패싱 게이트(106b)는 서로 다른 높이로 형성된다. 즉, 패싱 게이트(106b)는 인접한 액티브 영역(102)의 SN 접합(108)과 중첩되지 않도록 동작 게이트(106a) 보다 낮은 위치에 형성된다. 이처럼 패싱 게이트(106b)가 SN 접합(108)과 중첩되지 않도록 함으로써 패싱 게이트 효과에 따른 누설 전류(Off Leakage)를 방지할 수 있게 된다.
그리고 본 실시예에서는 액티브 영역(102)의 SN 접합(108)에 단차가 형성되도록 한다. 이처럼 단차가 형성되도록 함으로써 SN 접합(108)과 스토리지노드콘택(110) 간의 접촉 면적이 증가되어 접촉 저항을 감소시킬 수 있다.
액티브 영역(102) 및 소자분리막(104)의 상부에는 액티브 영역(102) 및 소자분리막(104)을 식각하여 게이트(106, 108)가 매립될 트렌치를 형성하기 위한 패드 절연막 패턴(112)이 형성된다. 게이트(106a, 106b)의 상부에는 게이트(106a, 106b)를 절연시키기 위한 실링막(114)이 형성된다. 실링막(114)은 패드 절연막(112) 상부에도 형성된다. 본 실시예에서는 패드 절연막(112)과 실링막(114)이 비트라인 콘택홀을 형성하기 위한 층간 절연막으로 사용된다. 즉, 본 실시예에서는 비트라인콘택(116)이 매립될 콘택홀을 형성하기 위해 별도로 층간절연막을 형성하지 않고 패드 절연막(112)과 실링막(114)을 층간 절연막으로 사용함으로써 공정을 단순화한다.
비트라인콘택(116)의 상부에는 비트라인 도전막 패턴(118) 및 하드마스크 패턴(119)이 적층된 비트라인 패턴(120)이 형성된다.
도 2 내지 도 9는 도 1의 구조를 형성하기 위한 예시적 공정순서들을 나타내는 공정 단면도들이다.
먼저 도 2를 참조하면, 반도체 기판(100) 상부에 패드 산화막(미도시) 및 패드 질화막(미도시)을 형성하고, 패드 질화막 상부에 액티브 영역(202)을 정의하는 하드마스크 패턴(미도시)을 형성한다. 이때, 하드마스크 패턴은 SPT(Spacer Pattern Technology) 공정을 이용하여 라인 타입의 패턴을 형성한 후 컷(cut) 마스크를 이용하여 라인 패턴을 일정 길이(액티브 영역의 길이) 단위로 식각함으로써 형성될 수 있다. 액티브 영역(202)은 후속 공정에서 형성될 비트라인 및 게이트(워드라인)와 비스듬히 교차되도록 형성될 수 있다.
다음에, 하드마스크 패턴을 식각 마스크로 패드 질화막, 패드 산화막 및 반도체 기판(200)을 순차적으로 식각하여 액티브 영역(202)을 정의하는 소자분리용 트렌치(미도시)를 형성한다. 이때, 식각 공정은 건식식각공정을 사용할 수 있다.
다음에, 소자분리용 트렌치의 측벽에 측벽 절연막(미도시)을 형성한다. 이러한 측벽 절연막은 산화막(wall oxide)을 포함하며, 산화막 물질을 트렌치의 측벽에 증착하거나 건식 또는 습식 산화 공정을 통해 트렌치의 측벽에 형성될 수 있다.
다음에, 소자분리용 트렌치가 매립되도록 소자분리용 절연막을 형성한 후 액티브 영역(202)이 노출될 때까지 소자분리용 절연막을 식각하여 평탄화함으로써 액티브 영역(202)을 정의하는 소자분리막(204)을 형성한다. 이때, 소자분리막(204)은 갭필(gap-fill) 특성이 우수한 SOD(Spin On Dielectric) 물질 또는 HDP(High Density Plasma) 산화막을 포함한다. 또는 소자분리막(204)은 질화막으로 형성되거나 산화막과 질화막의 적층 구조로 형성될 수도 있다.
이어서, 패드 산화막과 패드 질화막을 제거한 후 액티브 영역(202)에 불순물을 주입하여 접합영역(점선 표시)을 형성한다.
다음에 도 3을 참조하면, 액티브 영역(204)에서 SN 접합이 형성될 영역의 일부와 소자분리막(204)에서 패싱 게이트가 형성될 영역을 일정 깊이만큼 식각하여 액티브 영역(202) 및 소자분리막(204)에 단차를 형성한다.
예컨대, 도 10에서와 같이 소자분리막(204)에서 액티브 영역(202)의 장축 방향으로 인접한 두 액티브 영역들 사이의 영역(패싱 게이트 영역) 및 해당 액티브 영역들에서 SN 접합이 형성될 영역의 일부분을 오픈시키는 햇(HAT) 마스크 패턴을 이용하여 액티브 영역(202)과 소자분리막(204)을 식각하여 단차를 형성한다.
이어서, 단차가 생긴 액티브 영역(202) 및 소자분리막(204) 상부에 패드 절연막(206)을 형성한 후 이를 평탄화한다.
다음에 도 4를 참조하면, 패드 절연막(206) 상부에 게이트 영역을 정의하는 감광막 패턴(미도시)을 형성한다. 이어서, 감광막 패턴을 식각마스크로 패드 절연막(206)을 식각하여 패드 절연막 패턴(206')을 형성하고, 패드 절연막 패턴(206')을 식각 마스크로 액티브 영역(202) 및 소자분리막(204)을 식각하여 매립형 게이트(Buried Gate, 워드라인)를 형성하기 위한 트렌치를 형성한다.
통상적으로 게이트는 라인형태(Line type)로 형성되므로, 액티브 영역(202)과 소자분리막(204)이 동시에 식각되어 라인형태의 트렌치가 형성된다. 이때, 식각선택비를 이용하여 소자분리막(204)이 액티브 영역(202) 보다 더 깊게 식각되도록 함으로써 게이트 영역에서 액티브 영역(202)이 소자분리막(204) 보다 돌출되는 핀(Fin) 구조를 갖도록 할 수 있다.
다음에 도 5를 참조하면, 증착 공정을 진행하여 트렌치의 바닥면 및 측벽에 절연막(산화막)을 증착하여 게이트 절연막(208)을 형성한다. 이때, 산화 공정을 이용하여 트렌치에 의해 노출된 반도체 기판을 산화시킴으로써 게이트 절연막을 형성할 수도 있다.
이어서, 트렌치가 매립되도록 게이트 절연막(208)의 상부에 게이트용 도전막(210)을 형성한다. 특히, 본 실시예에서는 게이트용 도전막(210)이 패드 절연막 패턴(206')의 상부에도 일정 두께로 형성되도록 한다. 이때, 패드 절연막 패턴(206')의 상부에 형성되는 게이트용 도전막(210)의 두께는 후술되는 동작 게이트와 패싱 게이트의 위치 차이(깊이차)에 따라 달라진다.
이러한 게이트용 도전막(210)은 티타늄(Ti), 티타늄질화막(TiN), 탄탈륨질화막(TaN), 텅스텐(W), 텅스텐질화막(WN) 등의 금속을 포함할 수 있다. 예컨대, 저항을 낮추기 위해 티타늄질화막(또는 탄탈륨질화막)을 컨포멀(conformal)하게 얇게 증착한 후 텅스텐막을 캡필하여 형성할 수 있다. 또는 티타늄질화막과 탄탈륨질화막을 적층하여 금속막을 형성하거나, 티타늄질화막, 탄탈륨질화막 및 텅스텐막을 순차적으로 적층함으로써 게이트용 도전막(210)을 형성할 수도 있다.
다음에 도 6을 참조하면, 도 10의 햇(HAT) 마스크를 다시 이용하여 패드 절연막 패턴(206')의 상부에 형성된 게이트용 도전막(210)을 선택 식각한다. 예컨대, 패드 절연막 패턴(206')의 상부에 형성된 게이트용 도전막(210)에서 패싱 게이트가 형성될 영역의 게이트용 도전막을 선택적으로 제거함으로써 패싱 게이트 영역의 게이트 도전막과 동작 게이트 영역의 게이트 도전막의 높이를 다르게 한다.
다음에 도 7을 참조하면, 게이트용 도전막(210)을 에치백(etchback) 및 클리닝(cleaning)하여 게이트용 도전막(210)이 트렌치의 하부에 매립되는 매립 게이트(212a, 212b)를 형성한다. 이때, 패싱 게이트 영역의 게이트용 도전막과 동작 게이트 영역의 게이트용 도전막의 높이차로 인해 동일한 에치백 공정을 진행시 패싱 게이트(212b)가 동작 게이트(212a) 보다 낮은 위치에 위치하게 된다. 즉, 본 실시예에서는 동작 게이트(212a)는 합영역(스토리지노드 접합)(점선 표시)과 일부분이 중첩되도록 하지만 패싱 게이트(212b)는 동작 게이트(212a) 보다 더 낮게 위치하도록(깊게 매립되도록) 하여 접합영역과 중첩되지 않도록 한다. 이처럼, 본 실시예에서는 패싱 게이트(212b)가 접합영역과 중첩되지 않도록 함으로써 패싱 게이트 효과에 의한 전류 누설을 방지한다.
이어서, 매립 게이트(212a, 212b)를 절연시키기 위해 매립 게이트(212a, 212b)의 상부를 실링(sealing)하는 실링막(214)을 형성하고 이를 평탄화한다. 이때, 실링막(214)은 질화막을 포함하며, 매립 게이트(212a, 212b)의 상부뿐만 아니라 패드 절연막 패턴(206')의 상부에도 형성된다.
다음에 도 8를 참조하면, 실링막(214) 상부에 비트라인 콘택 영역을 정의하는 감광막 패턴(미도시)을 형성한다. 이어서, 감광막 패턴을 식각마스크로 액티브 영역(202)이 노출될 때까지 실링막(214) 및 패드 절연막 패턴(206')을 식각하여 비트라인 콘택홀(미도시)을 형성한다.
다음에, 비트라인 콘택홀이 매립되도록 비트라인 콘택용 도전물질(미도시)을 형성한 후 실링막(214)이 노출될 때까지 평탄화함으로써 비트라인콘택(216)을 형성한다. 이때, 비트라인 콘택용 도전물질은 폴리실리콘을 포함한다.
본 실시예에서는 패드 절연막(206')과 실링막(214)을 비트라인 콘택홀을 형성하기 위한 층간절연막으로 사용함으로써 종래에 비트라인 콘택홀을 형성하기 위한 층간절연막의 형성 공정을 생략할 수 있다.
다음에 도 9를 참조하면, 비트라인 콘택(216) 상부에 비트라인콘택(216)과 연결된 비트라인 패턴(220)을 형성한다.
이를 위해, 예컨대, 비트라인콘택(216) 및 실링막(214) 상부에 베리어 금속막(미도시), 비트라인 도전막(미도시) 및 하드마스크층(미도시)을 형성한다. 이어서, 비트라인 영역을 정의하는 마스크를 이용하여 하드마스크층을 식각하여 하드마스크층 패턴(219)을 형성하고, 하드마스크층 패턴(219)을 마스크로 비트라인 도전막 및 베리어 금속막을 순차적으로 식각함으로써 베리어 패턴(미도시), 비트라인 도전막 패턴(218) 및 하드마스크 패턴(219)이 적층된 비트라인 패턴(220)을 형성한다.
이때, 배리어 금속막은 티타늄(Ti), 티타늄질화막(TiN), WN, WSiN 중 어느 하나 또는 이들의 적층 구조로 형성될 수 있다. 비트라인 도전막은 텅스텐을 포함하며, 하드마스크층은 질화막, ACL(Amorphous Carbon Layer), SiON막 중 어느 하나 또는 이들의 적층 구조로 형성될 수 있다.
다음에, 비트라인 패턴(220) 및 실링막(312) 상부에 층간 절연막(222)을 형성한 후 하드마스크층 패턴(219)이 노출될 때까지 층간 절연막(222)을 평탄화한다. 이때, 층간 절연막(222)은 산화막을 포함한다.
다음에, 액티브 영역(202)의 SN 접합과 연결되는 스토리지노드 콘택(224)을 형성한다.
스토리지노드 콘택(224)을 형성하기 위한 방법으로, 예컨대, 층간 절연막(222) 상부에 저장전극콘택 영역을 정의하는 마스크 패턴을 형성한 후 이를 식각마스크로 액티브 영역(202)이 노출될 때까지 층간 절연막(222), 실링막(214) 및 패드 절연막 패턴(206')을 식각하여 스토리지노드 콘택홀을 형성한다. 이어서, 스토리지노드 콘택홀이 매립되도록 도전물질을 형성한 후 이를 평탄화하여 스토리지노드 콘택(224)을 형성한다.
상술한 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
102 : 액티브 영역 104 : 소자분리막
106a : 동작 게이트 106b : 패싱 게이트
108 : SN 접합 110 : 스토리지노드콘택
112 : 패드 절연막 패턴 114 : 실링막
116 : 비트라인콘택 118 : 비트라인 도전막 패턴
119 : 하드마스크 패턴 120 : 비트라인 패턴
106a : 동작 게이트 106b : 패싱 게이트
108 : SN 접합 110 : 스토리지노드콘택
112 : 패드 절연막 패턴 114 : 실링막
116 : 비트라인콘택 118 : 비트라인 도전막 패턴
119 : 하드마스크 패턴 120 : 비트라인 패턴
Claims (10)
- 액티브 영역을 정의하는 소자분리막을 형성하는 단계;
상기 액티브 영역 및 상기 소자분리막 상부에 게이트 영역을 정의하는 패드 절연막 패턴을 형성하는 단계;
상기 패드 절연막 패턴을 식각 마스크로 상기 액티브 영역 및 상기 소자분리막을 식각하여 트렌치를 형성하는 단계;
상기 트렌치에 매립되며 상기 패드 절연막 패턴의 상부에 위치하도록 게이트용 도전막을 형성하는 단계;
상기 패드 절연막 패턴 상부의 게이트 도전막을 선택적으로 제거하여 패싱 게이트 영역의 게이트 도전막과 동작 게이트 영역의 게이트 도전막의 높이를 다르게 하는 단계; 및
서로 다른 높이를 갖는 게이트 도전막을 식각하여 상기 트렌치의 하부에 동작 게이트 및 상기 동작 게이트 보다 낮은 위치에 위치하는 패싱 게이트를 형성하는 단계를 포함하는 반도체 장치 제조 방법. - ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈제 1항에 있어서,
상기 액티브 영역의 일부 영역을 선택적으로 식각하여 상기 액티브 영역에 단차를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조 방법. - ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈제 2항에 있어서, 상기 액티브 영역에 단차를 형성하는 단계는
상기 액티브 영역에서 스토리지노드(SN) 접합의 일부 영역 및 상기 소자분리막에서 상기 패싱 게이트 영역을 오픈시키는 햇(HAT) 마스크를 이용하여 상기 액티브 영역 중 스토리지노드 정션의 일부 영역을 선택적으로 식각하여 상기 스토리지노드 정션에 단차를 형성하는 것을 특징으로 하는 반도체 장치 제조 방법. - ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈제 3항에 있어서, 상기 게이트 도전막을 선택적으로 제거하는 단계는
상기 햇(HAT) 마스크를 이용하여 상기 게이트 도전막을 선택적으로 제거하는 것을 특징으로 하는 반도체 장치 제조 방법. - ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈제 1항에 있어서, 상기 트렌치를 형성하는 단계는
상기 게이트 영역에서 상기 액티브 영역이 상기 소자분리막보다 돌출되는 핀(Fin) 구조로 형성하는 것을 특징으로 하는 반도체 장치 제조 방법. - ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈제 1항에 있어서, 상기 패싱 게이트를 형성하는 단계는
상기 패싱 게이트가 접합영역과 중첩되지 않는 위치에 위치하도록 하는 것을 특징으로 하는 반도체 장치 제조 방법. - ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈제 1항에 있어서,
상기 동작 게이트와 상기 패싱 게이트 상부 및 상기 패드 절연막 패턴 상부에 실링막을 형성하는 단계;
상기 액티브 영역이 노출될 때까지 상기 실링막 및 상기 패드 절연막 패턴을 선택 식각하여 비트라인 콘택홀을 형성하는 단계; 및
상기 비트라인 콘택홀에 도전물질을 매립하여 비트라인콘택을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조 방법. - 삭제
- 삭제
- 삭제
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