KR20090021765A - 콘택 구조체를 갖는 반도체 소자 및 그 제조방법 - Google Patents

콘택 구조체를 갖는 반도체 소자 및 그 제조방법 Download PDF

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KR20090021765A
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Abstract

콘택 구조체를 갖는 반도체 소자 및 그 제조방법을 제공한다. 이 반도체 소자는 반도체 기판 상에 제공되어 활성영역을 한정하는 소자분리 영역을 포함한다. 상기 활성영역에 서로 이격된 제1 및 제2 불순물 영역들이 제공된다. 상기 제1 및 제2 불순물 영역들 사이의 상기 활성영역을 가로지르며 상기 소자분리 영역으로 연장된 게이트 트렌치 영역이 제공된다. 상기 제1 불순물 영역 상에 상기 제1 불순물 영역과 인접하는 상기 게이트 트렌치 영역의 측벽과 수직정렬된 측벽을 갖는 제1 콘택 구조체가 제공된다. 상기 제2 불순물 영역 상에 상기 제2 불순물 영역과 인접하는 상기 게이트 트렌치 영역의 측벽과 수직정렬된 측벽을 갖는 제2 콘택 구조체가 제공된다. 상기 게이트 트렌치 영역 내에 게이트 전극이 제공된다. 상기 게이트 트렌치 영역과 상기 게이트 전극 사이에 개재된 게이트 유전막이 제공된다.

Description

콘택 구조체를 갖는 반도체 소자 및 그 제조방법{Semiconductor device having a contact structure and method of fabricating the same}
본 발명은 반도체소자 및 그 제조방법에 관한 것으로, 콘택 구조체를 갖는 반도체소자 및 그 제조방법에 관한 것이다.
최근, 디램(DRAM)과 같은 메모리 소자의 집적도가 증가함에 따라, 모스 트랜지스터와 같은 개별 소자가 차지하는 평면적은 점점 감소하고 있다. 특히, 상기 디램 소자의 메모리 셀에 채택되는 억세스 모스 트랜지스터에서 단채널 효과(short channel effect)가 발생하면, 디램 셀의 누설전류가 증가되어 상기 디램 소자의 리프레쉬 특성을 저하시킨다. 이에 따라, 상기 디램 소자의 집적도가 증가할지라도, 상기 단채널 효과의 억제에 적합한 모스 트랜지스터로서 리세스 채널 모스 트랜지스터가 소개된 바 있다. 또한, 디램과 같은 반도체소자의 메모리 셀의 디자인 룰과 칩 사이즈가 감소하면서, 포토리소그래피 공정의 한계 극복과 충분한 공정 여유도(process margin) 확보가 더욱 어려워지고 있다. 특히, 반도체 소자의 집적도가 증가함에 따라, 콘택 홀들의 크기 및 이들 사이의 간격이 점점 감소하고 있기 때문에, 미세 콘택 홀들을 형성하기 위한 포토리소그래피 공정에 어려움이 있다.
본 발명이 이루고자 하는 기술적 과제는 증가된 콘택 면적을 갖는 콘택 구조체를 구비한 반도체소자들을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 증가된 콘택 면적을 갖는 콘택 구조체를 구비한 반도체소자의 제조방법들을 제공하는데 있다.
본 발명의 일 양태에 따르면, 콘택 구조체를 갖는 반도체소자를 제공한다. 이 반도체소자는 반도체기판에 제공되고 서로 이격된 제1 및 제2 영역들을 포함한다. 상기 제1 영역 상에 상기 제2 영역과 마주보는 상기 제1 영역의 측벽과 수직정렬된 측벽을 갖는 제1 콘택 구조체가 제공된다. 상기 제2 영역 상에 상기 제1 영역과 마주보는 상기 제2 영역의 측벽과 수직정렬된 측벽을 갖는 제2 콘택 구조체가 제공된다.
본 발명의 몇몇 실시예에서, 상기 제1 콘택 구조체는 상기 제1 영역과 전기적으로 접속되며 상기 제1 영역의 상부면 전체를 덮을 수 있고, 상기 제2 콘택 구조체는 상기 제2 영역과 전기적으로 접속되며 상기 제2 영역의 상부면 전체를 덮을 수 있다.
다른 실시예에서, 상기 제1 콘택 구조체는 상기 제1 영역과 전기적으로 접속된 제1 콘택 패턴 및 상기 제1 콘택 패턴의 상부 영역의 측벽 중 상기 제2 콘택 구조체와 마주보는 측벽을 제외한 측벽 상에 제공된 도전성의 제1 콘택 스페이서를 포함하고, 상기 제2 콘택 구조체는 상기 제2 영역과 전기적으로 접속된 제2 콘택 패턴 및 상기 제2 콘택 패턴의 상부 영역의 측벽 중 상기 제1 콘택 구조체와 마주보는 측벽을 제외한 측벽 상에 제공된 도전성의 제2 콘택 스페이서를 포함할 수 있다.
본 발명의 다른 양태에 따르면, 불순물 영역과의 접촉 면적이 증가된 콘택 구조체를 갖는 반도체소자를 제공한다. 이 반도체 소자는 반도체 기판 상에 제공되어 활성영역을 한정하는 소자분리 영역을 포함한다. 상기 활성영역에 서로 이격된 제1 및 제2 불순물 영역들이 제공된다. 상기 제1 및 제2 불순물 영역들 사이의 상기 활성영역을 가로지르며 상기 소자분리 영역으로 연장된 게이트 트렌치 영역이 제공된다. 상기 제1 불순물 영역 상에 상기 제1 불순물 영역과 인접하는 상기 게이트 트렌치 영역의 측벽과 수직정렬된 측벽을 갖는 제1 콘택 구조체가 제공된다. 상기 제2 불순물 영역 상에 상기 제2 불순물 영역과 인접하는 상기 게이트 트렌치 영역의 측벽과 수직정렬된 측벽을 갖는 제2 콘택 구조체가 제공된다. 상기 게이트 트렌치 영역 내에 게이트 전극이 제공된다. 상기 게이트 트렌치 영역과 상기 게이트 전극 사이에 개재된 게이트 유전막이 제공된다.
본 발명의 몇몇 실시예에서, 상기 제1 콘택 구조체는 상기 제1 불순물 영역과 전기적으로 접속되며 상기 제1 불순물 영역의 상부면 전체를 덮고, 상기 제2 콘택 구조체는 상기 제2 불순물 영역과 전기적으로 접속되며 상기 제2 불순물 영역의 상부면 전체를 덮을 수 있다.
다른 실시예에서, 상기 제1 콘택 구조체는 상기 제1 불순물 영역과 전기적으 로 접속된 제1 콘택 패턴 및 상기 제1 콘택 패턴의 상부 영역의 측벽 중 상기 제2 콘택 구조체와 마주보는 측벽을 제외한 측벽 상에 제공된 도전성의 제1 콘택 스페이서를 포함하고, 상기 제2 콘택 구조체는 상기 제2 불순물 영역과 전기적으로 접속된 제2 콘택 패턴 및 상기 제2 콘택 패턴의 상부 영역의 측벽 중 상기 제1 콘택 구조체와 마주보는 측벽을 제외한 측벽 상에 제공된 도전성의 제2 콘택 스페이서를 포함할 수 있다.
또 다른 실시예에서, 상기 게이트 전극은 금속성 물질로 이루어질 수 있다.
또 다른 실시예에서, 상기 소자분리영역에 의해 한정되며 상기 활성영역과 이격된 다른 활성영역; 및 상기 다른 활성영역 상에 제공된 트랜지스터를 더 포함할 수 있다.
또 다른 실시예에서, 상기 다른 활성영역은 상기 활성영역의 상부면과 다른 레벨에 위치하는 상부면을 가질 수 있다.
본 발명의 또 다른 양태에 따르면, 콘택 구조체를 갖는 반도체소자의 제조방법을 제공한다. 이 방법은 콘택 형성 영역을 갖는 반도체기판 상에 상기 콘택 형성 영역을 노출시키는 개구부를 갖는 절연막을 형성하는 것을 포함한다. 상기 개구부에 의해 노출된 상기 콘택 형성 영역 상에 서로 이격된 콘택 구조체들을 형성하되, 상기 콘택 구조체들은 도전성 물질로 형성된다. 상기 콘택 구조체들 사이의 상기 콘택 형성 영역을 식각하여 상기 콘택 형성 영역을 분리시키는 트렌치 영역을 형성한다.
본 발명의 몇몇 실시예에서, 상기 콘택 구조체들을 형성하는 것은 상기 절연 막의 상기 개구부를 채우는 콘택 도전막을 형성하고, 상기 콘택 도전막을 패터닝하는 것을 포함할 수 있다.
다른 실시예에서, 상기 콘택 구조체들은 상기 콘택 형성 영역과 전기적으로 접속된 콘택 패턴들 및 상기 콘택 패턴들의 상부 영역들의 측벽들 중 서로 마주보는 측벽들을 제외한 측벽들 상에 형성된 콘택 스페이서들을 포함할 수 있다.
또 다른 실시예에서, 상기 콘택 구조체들을 형성하는 것은 상기 절연막의 상기 개구부를 채우는 콘택 도전막을 형성하고, 상기 콘택 도전막을 식각마스크로 이용하여 상기 절연막을 부분식각하여 상기 콘택 도전막의 상부 영역의 측벽을 노출시키고, 상기 노출된 상기 콘택 도전막의 상부 영역의 측벽 상에 도전성 스페이서를 형성하고, 상기 콘택 도전막 및 상기 도전성 스페이서를 패터닝하여 상기 콘택 패턴들을 형성함과 아울러 상기 콘택 스페이서들을 형성하는 것을 포함할 수 있다.
본 발명의 또 다른 양태에 따르면, 불순물 영역과의 접촉 면적이 증가된 콘택 구조체를 갖는 반도체소자의 제조방법을 제공한다. 이 방법은 반도체 기판 상에 활성영역을 한정하는 소자분리 영역을 형성하는 것을 포함한다. 상기 소자분리영역을 갖는 반도체 기판 상에 상기 활성영역을 노출시키는 개구부를 갖는 층간절연막을 형성한다. 상기 개구부를 채우는 콘택 도전막을 형성한다. 상기 콘택 도전막을 가로지르며 상기 층간절연막 상으로 연장된 개구부를 갖는 마스크 패턴을 형성한다. 상기 마스크 패턴을 식각마스크로 이용하여 상기 콘택 도전막, 상기 층간절연막, 상기 활성영역 및 상기 소자분리 영역을 식각하여 상기 활성영역을 가로지르며 상기 소자분리 영역으로 연장된 게이트 트렌치 영역을 형성함과 아울러 상기 활성 영역 상에 서로 이격된 제1 콘택 구조체 및 제2 콘택 구조체를 형성한다. 상기 게이트 트렌치 영역 상에 게이트 유전막을 형성한다. 상기 게이트 유전막 상에 상기 게이트 트렌치 영역을 부분적으로 채우는 게이트 전극을 형성한다.
본 발명의 몇몇 실시예에서, 상기 콘택 도전막을 형성하기 전에, 상기 활성영역에 예비 불순물 영역을 형성하는 것을 더 포함하되, 상기 예비 불순물 영역은 상기 게이트 트렌치 영역에 의해 분리되어 소스/드레인 영역들로 정의될 수 있다.
다른 실시예에서, 상기 층간절연막을 식각마스크로 이용하여 상기 개구부에 의해 노출된 상기 활성영역을 등방성 식각하는 것을 더 포함할 수 있다.
또 다른 실시예에서, 상기 소자분리 영역은 상기 반도체기판에 상기 활성영역과 이격된 다른 활성영역을 한정하고, 상기 층간절연막을 형성하기 전에, 상기 다른 활성영역에 트랜지스터를 형성하는 것을 더 포함할 수 있다.
본 발명의 또 다른 양태에 따르면, 상부 표면적이 증가된 콘택 구조체를 갖는 반도체소자의 제조방법을 제공한다. 이 방법은 반도체기판 상에 활성영역을 한정하는 소자분리 영역을 형성하는 것을 포함한다. 상기 소자분리영역을 갖는 반도체기판 상에 상기 활성영역을 노출시키는 개구부를 갖는 층간절연막을 형성한다. 상기 개구부를 채우는 콘택 도전막을 형성한다. 상기 콘택 도전막의 상부 영역의 측벽을 노출시키도록 상기 층간절연막을 식각한다. 상기 노출된 상기 콘택 도전막의 측벽 상에 도전성 스페이서를 형성한다. 상기 콘택 도전막을 가로지르며 상기 층간절연막 상으로 연장된 개구부를 갖는 마스크 패턴을 형성한다. 상기 마스크 패턴을 식각마스크로 이용하여 상기 콘택 도전막, 상기 도전성 스페이서, 상기 층간 절연막, 상기 활성영역 및 상기 소자분리 영역을 식각하여 상기 활성영역을 가로지르며 상기 소자분리 영역으로 연장된 게이트 트렌치 영역을 형성한다. 상기 게이트 트렌치 영역 상에 게이트 유전막을 형성한다. 상기 게이트 유전막 상에 상기 게이트 트렌치 영역을 부분적으로 채우는 게이트 전극을 형성한다.
본 발명의 몇몇 실시예에서, 상기 콘택 도전막을 형성하기 전에, 상기 활성영역에 예비 불순물 영역을 형성하는 것을 더 포함하되, 상기 예비 불순물 영역은 상기 게이트 트렌치 영역에 의해 분리되어 소스/드레인 영역들로 정의 될 수 있다.
다른 실시예에서, 상기 층간절연막을 식각마스크로 이용하여 상기 개구부에 의해 노출된 상기 활성영역을 등방성 식각하는 것을 더 포함할 수 있다.
또 다른 실시예에서, 상기 소자분리 영역은 상기 반도체기판에 상기 활성영역과 이격된 다른 활성영역을 한정하고, 상기 층간절연막을 형성하기 전에, 상기 다른 활성영역에 트랜지스터를 형성하는 것을 더 포함할 수 있다.
본 발명의 실시예들에 따르면, 증가된 콘택 면적을 갖는 콘택 구조체를 구비한 반도체소자를 제공한다. 특히, 본 발명의 콘택 구조체는 소스/드레인 영역의 상부면 전체를 덮을 수 있다. 따라서, 콘택 구조체와 소스/드레인 영역 사이의 접촉 저항 특성을 개선할 수 있다. 또한, 본 발명의 콘택 구조체는 큰 치수의 개구부 내에 콘택 도전막을 형성하고, 게이트 트렌치를 형성하기 위한 라인 형상의 마스크 패턴을 이용하여 상기 콘택 도전막을 식각하여 형성하기 때문에, 작은 치수의 미세 콘택 홀을 형성하기 위한 포토리소그래피 공정을 생략할 수 있다. 또한, 소스/드레 인 영역 상에 형성된 콘택 패턴 및 상기 콘택 패턴의 상부 영역의 측벽 상에 형성된 도전성의 콘택 스페이서로 구성된 콘택 구조체를 제공한다. 이러한 콘택 구조체는 상기 콘택 스페이서로 인하여 넓은 상부표면적을 갖도록 제공되기 때문에, 상기 콘택 구조체 상에 형성되는 다른 콘택 구조체와의 접촉 면적을 증가시킬 수 있을 뿐만 아니라 다른 콘택 구조체를 형성하는데 있어서 충분한 공정 여유도를 확보할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 실시예들에 따른 반도체소자를 나타낸 평면도이고, 도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 반도체소자를 나타낸 단면도들이고, 도 3a 내지 도 3e는 본 발명의 다른 실시예에 따른 반도체소자를 나타낸 단면도들이다.
도 1에 있어서, 참조부호 "C"는 반도체소자의 제1 회로 영역을 나타내고, 참조부호 "P"는 반도체소자의 제2 회로 영역을 나타낸다. 그리고, 도 2a 내지 도 2f, 및 도 3a 내지 도 3e에 있어서, 참조부호 "A"는 도 1의 I-I′선을 따라 취해진 영역이고, 참조부호 "B"는 도 1의 III-III′선을 따라 취해진 영역이다. 또한, 도 3a 내지 도 3e에 있어서, 참조부호 "D"는 도 1의 II-II′선을 따라 취해진 영역이다.
우선, 도 1 및 도 2f를 참조하여 본 발명의 일 실시예에 따른 반도체소자의 구조에 대해 설명하기로 한다.
도 1 및 도 2f를 참조하면, 제1 회로 영역(C) 및 제2 회로 영역(P)을 갖는 반도체기판(100)이 제공될 수 있다. 상기 반도체기판(100)은 실리콘 기판일 수 있다. 상기 제1 회로 영역(C)은 미세 게이트 선폭을 갖는 회로 영역일 수 있고, 상기 제2 회로 영역(P)은 상기 제1 회로 영역(C)에서의 게이트 선폭 보다 큰 게이트 선폭을 갖는 회로 영역일 수 있다. 예를 들어, 본 발명이 메모리 소자에 이용되는 경우에, 상기 제1 회로 영역(C)은 셀 어레이 영역일 수 있고, 상기 제2 회로 영역(P)은 주변 회로 영역일 수 있다.
상기 반도체기판(100)에 활성영역들(105a, 105b)을 한정하는 소자분리 영역(105s)이 제공될 수 있다. 상기 소자분리 영역(105s)은 상기 제1 회로 영역(C)에서 제1 활성 영역(105a)을 한정하고, 상기 제2 회로 영역(P)에서 제2 활성 영역(105b)을 한정할 수 있다. 본 발명이 메모리 소자에 이용되는 경우에, 상기 제1 활성 영역(105a)은 셀 어레이 영역의 셀 활성영역(105a)으로 정의하고, 상기 제2 활성 영역(105b)은 주변 회로 영역의 주변 활성 영역(105b)으로 정의할 수 있다.
상기 소자분리 영역(105s)은 실리콘 산화막을 구비하는 트렌치 소자분리막(trench isolation)일 수 있다. 상기 소자분리 영역(105s)은 상부 영역과 하부 영역이 실질적으로 동일한 폭을 갖는 형상일 수 있다. 그러나, 이에 한정되지 않는다. 예를 들어, 상기 소자분리 영역(105s)은 상부 영역이 하부 영역보다 넓은 폭을 갖는 역 사다리꼴 모양이거나, 상부 영역이 하부 영역보다 좁은 사다리꼴 모양 등 다양한 형상 수 있다.
본 실시예에서, 상기 셀 활성 영역(105a)과 상기 주변 활성 영역(105b)은 실질적으로 동일한 레벨에 위치하는 상부면들을 가질 수 있다. 그러나, 이에 한정되는 않는다. 예를 들어, 본 실시예 이후에 언급할 다른 실시예에서와 같이 상기 셀 활성 영역(105a)은 상기 주변 활성 영역(105b)의 상부면 보다 낮은 레벨에 위치하는 상부면을 가질 수도 있다.
상기 셀 활성 영역(105a)에 제공되며 서로 이격된 제1 불순물 영역(127a) 및 제2 불순물 영역(127b)이 제공될 수 있다. 상기 제1 불순물 영역(127a)과 상기 제2 불순물 영역(127b) 사이의 상기 셀 활성영역(105a)을 가로지르며 상기 소자분리 영역(105s)으로 연장된 게이트 트렌치 영역(145)이 제공될 수 있다. 다시 말하면, 상기 제1 불순물 영역(127a)과 상기 제2 불순물 영역(127b) 사이의 상기 셀 활성영역(105a)을 가로지르는 활성 트렌치 영역(active trench region; 145a)과 상기 활성 트렌치 영역(145a)으로부터 상기 소자분리 영역(105s)으로 연장된 필드 트렌치 영역(field trench region; 145b)으로 이루어진 상기 게이트 트렌치 영역(145)이 제공될 수 있다.
상기 제1 불순물 영역(127a) 상에 상기 제1 불순물 영역(127a)와 전기적으로 접속된 제1 콘택 구조체(135a)가 제공될 수 있다. 상기 제1 콘택 구조체(135a)는 상기 제1 불순물 영역(127a)과 인접하는 상기 게이트 트렌치 영역(145)의 측벽과 수직정렬된 측벽을 가질 수 있다. 즉, 상기 제1 콘택 구조체(135a)는 상기 제2 불순물 영역(127b)과 마주보는 상기 제1 불순물 영역(127a)의 측벽과 수직 정렬된 측벽을 가질 수 있다. 상기 제2 불순물 영역(127b) 상에 상기 제2 불순물 영역(127b)과 전기적으로 접속된 제2 콘택 구조체(135b)가 제공될 수 있다. 상기 제2 콘택 구조체(135b)는 상기 제2 불순물 영역(127b)과 인접하는 상기 게이트 트렌치 영역(145)의 측벽과 수직정렬된 측벽을 가질 수 있다. 즉, 상기 제2 콘택 구조체(135b)는 상기 제1 불순물 영역(127a)과 마주보는 상기 제2 불순물 영역(127b)의 측벽과 수직 정렬된 측벽을 가질 수 있다. 상기 제1 및 제2 콘택 구조체들(135a, 135b)은 동일한 물질로 이루어질 수 있다. 예를 들어, 상기 제1 및 제2 콘택 구조체들(135a, 135b)은 폴리 실리콘막으로 이루어질 수 있다.
상기 제1 콘택 구조체(135a)는 상기 제1 불순물 영역(127a)의 상부면 전체를 덮을 수 있다. 따라서, 상기 제1 콘택 구조체(135a)와 상기 제1 불순물 영역(127a) 사이의 접촉 저항 특성을 향상시킬 수 있다. 또한, 상기 제2 콘택 구조체(135b)는 상기 제2 불순물 영역(127b)의 상부면 전체를 덮을 수 있다. 따라서, 상기 제2 콘택 구조체(135b)와 상기 제2 불순물 영역(127b) 사이의 접촉 저항 특성을 향상시킬 수 있다.
상기 게이트 트렌치 영역(145) 내에 게이트 전극(155)이 제공될 수 있다. 상기 게이트 전극(155)은 금속성 물질로 이루어질 수 있다. 예를 들어, 상기 게이트 전극(155)은 타이타늄 질화막(TiN)과 같은 금속질화막을 포함할 수 있다. 상기 게 이트 전극(155)은 상기 셀 활성영역(105a)의 상부면 및 상기 소자분리 영역(105s)의 상부면보다 낮은 레벨에 위치할 수 있다. 그러나, 이에 한정되지 않는다. 예를 들어, 상기 게이트 전극(155)은 상기 셀 활성영역(105a)의 상부면과 실질적으로 동일한 레벨에 위치하는 상부면을 갖거나, 상기 셀 활성영역(105a)의 상부면보다 높은 레벨에 위치하는 상부면을 가질 수도 있다. 상기 게이트 전극(155)과 상기 게이트 트렌치 영역(145) 사이에 개재된 게이트 유전막(150)이 제공될 수 있다. 상기 게이트 유전막(150)은 열 산화막(thermal oxide) 또는 고유전막(high-k dielectric layer)으로 이루어질 수 있다. 상기 게이트 유전막(150) 및 상기 게이트 전극(155)은 게이트 패턴(157)을 구성할 수 있다.
상기 게이트 전극(155) 상에 절연 패턴(160)이 제공될 수 있다. 상기 절연 패턴(160)은 상기 게이트 전극(155)과 자기정렬됨과 아울러 상기 제1 콘택 구조체(135a)와 상기 제2 콘택 구조체(135b) 사이에 개재될 수 있다. 그리고, 상기 절연 패턴(160)은 상기 제1 및 제2 콘택 구조체들(135a, 135b)의 상부면들과 실질적으로 동일한 레벨에 위치하는 상부면을 가질 수 있다.
상기 반도체기판(100)의 상기 주변 활성 영역(105b)에 주변 트랜지스터(125)가 제공될 수 있다. 상기 주변 트랜지스터(125)는 평면형 트랜지스터(planar type transistor)일 수 있다. 상기 주변 트랜지스터(125)는 상기 주변 활성 영역(105b) 상의 주변 게이트 패턴(118) 및 상기 주변 게이트 패턴(118) 양 옆의 상기 주변 활성 영역(105b)에 제공된 주변 소소/드레인 영역(123)을 포함할 수 있다. 상기 주변 게이트 패턴(118)은 차례로 적층된 주변 게이트 유전막(110), 주변 게이트 전 극(113) 및 캐핑 마스크(116)를 포함할 수 있다. 상기 주변 게이트 전극(113)은 상기 게이트 전극(155)보다 큰 폭을 가질 수 있다. 한편, 상기 캐핑 마스크(116)는 생략될 수 있다. 상기 주변 게이트 패턴(118)의 측벽에 게이트 스페이서(120)가 제공될 수 있다.
다음으로, 도 1 및 도 3e를 참조하여 본 발명의 다른 실시예에 따른 반도체소자의 구조에 대해 설명하기로 한다.
도 1 및 도 3e를 참조하면, 도 2f에서 설명한 것이 같이, 제1 회로 영역(C) 및 제2 회로 영역(P)을 갖는 반도체기판(200)에 활성영역들(205a, 205b)을 한정하는 소자분리 영역(205s)이 제공될 수 있다. 즉, 상기 소자분리 영역(205s)은 상기 제1 회로 영역(C)에서 제1 활성 영역, 예를 들어 셀 활성영역(205a)을 한정하고, 상기 제2 회로 영역(P)에서 제2 활성 영역, 예를 들어 주변 활성 영역(205b)을 한정할 수 있다. 상기 소자분리 영역(205s)은 실리콘 산화막을 구비하는 트렌치 소자분리막(trench isolation)일 수 있다. 상기 소자분리 영역(205s)은 상부 영역이 하부 영역보다 넓은 폭을 갖는 역 사다리꼴 모양일 수 있다. 그러나, 이에 한정되지 않는다. 예를 들어, 상기 소자분리 영역(105s)은 상부 영역과 하부 영역이 실질적으로 동일한 폭을 갖는 형상이거나, 상부 영역이 하부 영역보다 좁은 사다리꼴 모양 등 다양한 형상일 수 있다.
본 실시예에서, 상기 셀 활성 영역(205a)은 상기 주변 활성 영역(205b)의 상부면 보다 낮은 레벨에 위치하는 상부면을 가질 수 있다. 그러나, 이에 한정되지 않는다. 예를 들어, 상기 셀 활성 영역(205a)과 상기 주변 활성 영역(205b)은 실질적으로 동일한 레벨에 위치하는 상부면들을 가질 수도 있다.
상기 셀 활성 영역(205a)에 제공되며 서로 이격된 제1 불순물 영역(227a) 및 제2 불순물 영역(227b)이 제공될 수 있다. 상기 제1 불순물 영역(227a)과 상기 제2 불순물 영역(227b) 사이의 상기 셀 활성영역(205a)을 가로지르며 상기 소자분리 영역(205s)으로 연장된 게이트 트렌치 영역(245)이 제공될 수 있다. 다시 말하면, 상기 제1 불순물 영역(227a)과 상기 제2 불순물 영역(227b) 사이의 상기 셀 활성영역(205a)을 가로지르는 활성 트렌치 영역(245a)과 상기 활성 트렌치 영역(245a)으로부터 상기 소자분리 영역(205s)으로 연장된 필드 트렌치 영역(245b)으로 이루어진 상기 게이트 트렌치 영역(245)이 제공될 수 있다.
상기 제1 불순물 영역(227a) 상에 상기 제1 불순물 영역(227a)과 전기적으로 접속된 제1 콘택 구조체(248a)가 제공될 수 있다. 그리고, 상기 제2 불순물 영역(227b) 상에 상기 제1 콘택 구조체(248b)와 이격되고 상기 제2 불순물 영역(227b)과 전기적으로 접속된 제2 콘택 구조체(248b)가 제공될 수 있다. 상기 제1 콘택 구조체(248a)는 상기 제1 불순물 영역(227a)과 인접하는 상기 게이트 트렌치 영역(245)의 측벽과 수직정렬된 측벽을 가질 수 있다. 즉, 상기 제1 콘택 구조체(248a)는 상기 제2 불순물 영역(227b)과 마주보는 상기 제1 불순물 영역(227a)의 측벽과 수직 정렬된 측벽을 가질 수 있다. 상기 제1 콘택 구조체(248a)는 상기 제1 불순물 영역(227a)과 전기적으로 접속된 제1 콘택 패턴(235a) 및 상기 제1 콘택 패턴(235a)의 상부 영역의 측벽 중 상기 제2 콘택 구조체(248b)와 마주보는 측벽을 제외한 측벽 상에 제공된 도전성의 제1 콘택 스페이서(236a)로 이루어질 수 있다. 상기 제2 콘택 구조체(248b)는 상기 제2 불순물 영역(227b)과 인접하는 상기 게이트 트렌치 영역(245)의 측벽과 수직정렬된 측벽을 가질 수 있다. 상기 제2 콘택 구조체(248b)는 상기 제2 불순물 영역(227b)과 전기적으로 접속된 제2 콘택 패턴(235b) 및 상기 제2 콘택 패턴(235b)의 상부 영역의 측벽 중 상기 제1 콘택 구조체(248a)와 마주보는 측벽을 제외한 측벽 상에 제공된 도전성의 제2 콘택 스페이서(236b)으로 이루어질 수 있다. 상기 제1 및 제2 콘택 구조체들(248a, 248b)은 동일한 물질로 이루어질 수 있다. 예를 들어, 상기 제1 및 제2 콘택 구조체들(248a, 248b)은 폴리 실리콘막으로 이루어질 수 있다.
상기 제1 콘택 구조체(248a)의 상기 제1 콘택 패턴(235a)은 상기 제1 불순물 영역(227a)의 상부면 전체를 덮을 수 있다. 따라서, 상기 제1 콘택 구조체(248a)와 상기 제1 불순물 영역(227a) 사이의 접촉 저항 특성을 향상시킬 수 있다. 또한, 상기 제2 콘택 구조체(248b)의 상기 제2 콘택 패턴(235b)은 상기 제2 불순물 영역(227b)의 상부면 전체를 덮을 수 있다. 따라서, 상기 제2 콘택 구조체(248b)와 상기 제2 불순물 영역(227b) 사이의 접촉 저항 특성을 향상시킬 수 있다. 또한, 상기 제1 및 제2 콘택 구조체들(236a, 236b)의 각각은 상기 제1 및 제2 콘택 스페이서들(236a, 236b)로 인하여 넓은 상부표면적을 갖도록 제공될 수 있다.
상기 게이트 트렌치 영역(145) 내에 도 2f에서 설명한 것과 같은 게이트 전극(255)이 제공될 수 있다. 또한, 상기 게이트 전극(255)과 상기 게이트 트렌치 영역(245) 사이에 개재된 게이트 유전막(250)이 제공될 수 있다. 상기 게이트 유전 막(250)은 실리콘 산화막 또는 고유전막(high-k dielectric layer)으로 이루어질 수 있다. 상기 게이트 유전막(250) 및 상기 게이트 전극(255)은 게이트 패턴(257)을 구성할 수 있다.
상기 게이트 전극(255) 상에 절연 패턴(260)이 제공될 수 있다. 상기 절연 패턴(260)은 상기 게이트 전극(255)과 자기정렬됨과 아울러 상기 제1 콘택 구조체(248a)와 상기 제2 콘택 구조체(248b) 사이에 개재될 수 있다. 그리고, 상기 절연 패턴(260)은 상기 제1 및 제2 콘택 구조체들(248a, 248b)의 상부면들과 실질적으로 동일한 레벨에 위치하는 상부면을 가질 수 있다. 도 2f에서 설명한 것과 같이, 상기 반도체기판(200)의 상기 주변 활성 영역(205b)에 주변 트랜지스터(225)가 제공될 수 있다.
이하에서, 본 발명의 실시예들에 따른 반도체소자의 제조방법을 설명하기로 한다.
우선, 도 1, 도 2a 내지 도 2f를 참조하여 본 발명의 일 실시예에 따른 반도체소자의 제조방법을 설명하기로 한다.
도 1 및 도 2a를 참조하면, 제1 회로 영역(C) 및 제2 회로 영역(P)을 갖는 반도체기판(100)을 준비한다. 상기 반도체기판(100)은 실리콘 기판일 수 있다. 상기 제1 회로 영역(C)은 미세 게이트 선폭을 갖는 회로 영역일 수 있고, 상기 제2 회로 영역(P)은 상기 제1 회로 영역(C)에서의 게이트 선폭 보다 큰 게이트 선폭을 갖는 회로 영역일 수 있다. 예를 들어, 본 발명이 메모리 소자에 이용되는 경우에, 상기 제1 회로 영역(C)은 셀 어레이 영역일 수 있고, 상기 제2 회로 영역(P)은 주변 회로 영역일 수 있다.
상기 반도체기판(100)에 활성영역들(105a, 105b)을 한정하는 소자분리 영역(105s)을 형성할 수 있다. 상기 소자분리 영역(105s)은 실리콘 산화막으로 형성할 수 있다. 좀더 구체적으로, 상기 소자분리 영역(105s)은 상기 제1 회로 영역(C)에서 제1 활성영역 즉, 셀 활성 영역(105a)을 한정하고, 상기 제2 회로 영역(P)에서 제2 활성영역, 즉 주변 활성 영역(105b)을 한정할 수 있다. 상기 소자분리 영역(105s)은 얕은 트렌치 소자분리 공정(shallow trench isolation process)을 이용하여 형성할 수 있다. 상기 소자분리 영역(105s)은 상부 영역과 하부 영역이 실질적으로 동일한 폭을 갖는 형상으로 형성될 수 있다. 그러나, 이에 한정되지 않는다. 예를 들어, 상기 소자분리 영역(105s)은 상부 영역이 하부 영역보다 넓은 폭을 갖는 역 사다리꼴 모양으로 형성하거나, 상부 영역이 하부 영역보다 좁은 사다리꼴 모양 등 다양한 모양으로 형성할 수 있다.
도 1 및 도 2b를 참조하면, 상기 반도체기판(100)의 상기 주변 활성 영역(105b)에 주변 트랜지스터(125)를 형성할 수 있다. 좀더 구체적으로, 상기 주변 트랜지스터(125)를 형성하는 것은 상기 주변 활성 영역(105b) 상에 주변 게이트 패턴(118)을 형성하고, 상기 주변 게이트 패턴(118)의 측벽 상에 게이트 스페이서(120)를 형성하고, 상기 주변 게이트 패턴(118) 양 옆의 상기 주변 활성 영역(105b)에 주변 불순물 영역, 즉 소소/드레인 영역(123)을 형성하는 것을 포함할 수 있다.
상기 셀 활성영역(105a)에 이온주입 공정을 이용하여 상기 셀 활성영역(105a)의 상기 반도체기판(100)과 다른 도전형의 예비 불순물 영역(127)을 형성할 수 있다. 예를 들어, 상기 셀 활성영역(105a)의 상기 반도체기판(100)이 피형(p-type)인 경우에, 상기 예비 불순물 영역(127)은 앤형(n-tpye)으로 형성할 수 있다. 한편, 도면에 도시하지 않았지만, 상기 셀 활성영역(105a)에 문턱전압조절을 위한 불순물 이온들 및/또는 누설전류를 방지하기 위한 불순물 이온들을 주입할 수 있다.
상기 주변 트랜지스터(125)를 갖는 기판 상에 층간절연막(130)을 형성할 수 있다. 상기 층간절연막(130)은 실리콘 산화막으로 형성할 수 있다. 상기 층간절연막(130)에 대하여 사진/식각 공정을 진행하여 상기 셀 활성영역(105a)을 노출시키는 개구부(130a)를 형성할 수 있다. 상기 층간절연막(130)의 상기 개구부(130a)는 반도체공정의 미스 얼라인을 고려하여 상기 셀 활성영역(105a)의 상부면을 전부 노출시도록 형성할 수 있다. 예를 들어, 상기 층간절연막(130) 상에 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 식각마스크로 이용하여 상기 층간절연막(130)을 이방성 식각하여 상기 셀 활성영역(105a)을 노출시키는 개구부를 형성하고, 미스 얼라인에 의해 상기 셀 활성영역(105a)의 노출되지 않은 상부면을 전부 노출시키기 위하여 상기 층간절연막(130)에 대하여 등방성 식각을 진행하여 개구부를 확장시키고, 상기 포토레지스트 패턴을 제거할 수 있다.
한편, 상기 예비 불순물 영역(127)은 상기 층간절연막(130)의 상기 개구부(130a)를 형성한 후에 이온주입 공정을 진행하여 형성할 수도 있다. 여기서, 상 기 예비 불순물 영역(127)은 콘택 형성 영역으로 정의할 수도 있다.
다른 실시예에서, 상기 층간절연막(130)의 상기 개구부(130a)에 의해 노출된 상기 셀 활성영역(105a)을 등방성 식각할 수 있다. 따라서, 상기 등방성 식각에 의해 상기 셀 활성영역(105a)은 상기 주변 활성영역(105b)의 상부면에 비하여 낮은 레벨에 위치하는 상부면을 가질 수 있다. 또한, 상기 셀 활성영역(105a)에 대한 등방성 식각에 의해 상기 셀 활성영역(105a)의 상부면은 전부 노출될 수 있다.
도 1 및 도 2c를 참조하면, 상기 개구부(130a)를 채우는 콘택 도전막(135)을 형성할 수 있다. 상기 콘택 도전막(135)은 폴리 실리콘막으로 형성할 수 있다. 상기 콘택 도전막(135)을 형성하는 것은 상기 개구부(130a)를 채우며 상기 층간절연막(130)을 덮는 도전막을 형성하고, 상기 층간절연막(130)의 상부면이 노출될 때까지 상기 도전막을 평탄화하는 것을 포함할 수 있다.
도 1 및 도 2d를 참조하면, 상기 콘택 도전막(135)을 가로지르며 상기 층간절연막(130) 상으로 연장된 개구부(140a)를 갖는 마스크 패턴(140)을 형성할 수 있다. 상기 마스크 패턴(140)의 상기 개구부(140a)의 폭은 리소그래피 공정의 한계해상도보다 작을 수 있다. 예를 들어, 상기 마스크 패턴(140)을 형성하는 것은 상기 층간절연막(130) 상에 라인 형상의 제1 마스크들을 형성하고, 상기 제1 마스크들 사이에 상기 제1 마스크들과 이격된 제2 마스크들을 형성하는 것을 포함할 수 있다. 상기 제2 마스크들을 형성하는 것은 상기 제1 마스크들의 측벽들 상에 희생 마스크들을 형성하고, 상기 희생 마스크들 사이의 빈 공간을 채우는 제2 마스크를 형성하고, 상기 희생 마스크들을 제거하여 개구부를 형성하는 것을 포함할 수 있다.
상기 마스크 패턴(140)은 상기 층간절연막(130), 상기 콘택 도전막(135), 상기 반도체기판(100)의 상기 셀 활성영역(105a) 및 상기 소자분리 영역(105s)에 대하여 식각선택비를 갖는 물질을 포함하도록 형성할 수 있다. 예를 들어, 상기 마스크 패턴(140)은 실리콘 질화막으로 형성할 수 있다. 한편, 상기 마스크 패턴(140)은 폴리실리콘막 및 실리콘 질화막의 적층 구조로 형성하거나, 실리콘 산화막 및 실리콘 질화막의 적층구조로 형성할 수도 있다.
도 1 및 도 2e를 참조하면, 상기 마스크 패턴(140)을 식각마스크로 이용하여 상기 콘택 도전막(도 2d의 135) 및 상기 층간절연막(130)을 식각함과 아울러 상기 셀 활성영역(105a) 및 상기 소자분리 영역(105s)을 식각할 수 있다. 그 결과, 상기 셀 활성 영역(105a)을 가로지르며 상기 소자분리 영역(105s)으로 연장된 게이트 트렌치 영역(145)이 형성될 수 있다. 즉, 상기 셀 활성영역(105a)을 가로지르는 활성 트렌치 영역(active trench region; 145a)과 상기 활성 트렌치 영역(145a)으로부터 상기 소자분리 영역(105s)으로 연장된 필드 트렌치 영역(field trench region; 145b)으로 이루어진 게이트 트렌치 영역(145)을 형성할 수 있다. 상기 게이트 트렌치 영역(145)은 상기 예비 불순물 영역(도 2d의 127)을 분리시킬 수 있다. 즉, 상기 게이트 트렌치 영역(145)에 의해 상기 예비 불순물 영역(도 2d의 127)은 제1 불순물 영역(127a) 및 제2 불순물 영역(127b)으로 분리될 수 있다.
상기 셀 활성 영역(105a)에서, 상기 게이트 트렌치 영역(145)은 서로 이격된 한 쌍이 형성될 수 있다. 따라서, 상기 셀 활성 영역(105a)의 상기 예비 불순물 영역(도 2d의 127)은 3개의 영역으로 분리되어 셀 소스/드레인 영역들(127a, 127b)으 로 형성될 수 있다. 예를 들어, 하나의 상기 셀 활성 영역(105a)에 서로 이격된 한 쌍의 제1 불순물 영역, 즉 셀 소스 영역(127a)이 형성되고, 상기 셀 소스 영역들(127a) 사이에 상기 셀 소스 영역들(127a)과 이격된 제2 불순물 영역, 즉 셀 드레인 영역(127b)이 형성될 수 있다.
또한, 상기 콘택 도전막(도 2d의 135)이 식각됨으로써, 상기 셀 활성 영역(105a) 상에 서로 이격된 제1 콘택 구조체(135a) 및 제2 콘택 구조체(135b)가 형성될 수 있다. 좀더 구제척으로, 상기 셀 활성영역(105a)의 상기 제1 불순물 영역(127a) 상에 제1 콘택 구조체(135a)가 형성되고, 상기 셀 활성영역(105a)의 상기 제2 불순물 영역(127b) 상에 제2 콘택 구조체(135b)가 형성될 수 있다. 상기 제1 콘택 구조체(135a)는 상기 제1 불순물 영역(127a)과 인접하는 상기 게이트 트렌치 영역(145)의 측벽과 수직정렬된 측벽을 갖도록 형성될 수 있다. 즉, 상기 제1 콘택 구조체(135a)는 상기 제2 불순물 영역(127b)과 마주보는 상기 제1 불순물 영역(127a)의 측벽과 수직 정렬된 측벽을 가질 수 있다. 상기 제2 콘택 구조체(135b)는 상기 제2 불순물 영역(127b)과 인접하는 상기 게이트 트렌치 영역(145)의 측벽과 수직정렬된 측벽을 가질 수 있다. 즉, 상기 제2 콘택 구조체(135b)는 상기 제1 불순물 영역(127a)과 마주보는 상기 제2 불순물 영역(127b)의 측벽과 수직 정렬된 측벽을 가질 수 있다.
상기 제1 콘택 구조체(135a)는 상기 제1 불순물 영역(127a)의 상부면 전체를 덮을 수 있다. 따라서, 상기 제1 콘택 구조체(135a)와 상기 제1 불순물 영역(127a) 사이의 접촉 저항 특성을 향상시킬 수 있다. 또한, 상기 제2 콘택 구조 체(135b)는 상기 제2 불순물 영역(127b)의 상부면 전체를 덮을 수 있다. 따라서, 상기 제2 콘택 구조체(135b)와 상기 제2 불순물 영역(127b) 사이의 접촉 저항 특성을 향상시킬 수 있다.
도 1 및 도 2f를 참조하면, 상기 게이트 트렌치 영역(145) 상에 셀 게이트 유전막(150)을 형성할 수 있다. 상기 셀 게이트 유전막(150)은 상기 게이트 트렌치 영역(145)을 갖는 기판에 대하여 열산화공정 또는 원자층 증착공정(atomic layer deposition)을 진행하여 형성할 수 있다. 상기 셀 게이트 유전막(150)은 열 산화막 또는 고유전막(high-k dielectric layer)으로 형성할 수 있다. 상기 고유전막은 실리콘 산화막보다 유전상수가 높은 유전체일 수 있다. 상기 셀 게이트 유전막(150) 상에 상기 게이트 트렌치 영역(145)을 부분적으로 채우는 셀 게이트 전극(155)을 형성할 수 있다. 즉, 상기 셀 게이트 유전막(150)을 갖는 기판 상에 갭필 특성이 우수한 도전성 물질을 형성하고, 상기 도전성 물질을 에치 백(etchback)하여 상기 게이트 트렌치 영역(145)을 부분적으로 채우는 상기 셀 게이트 전극(155)을 형성할 수 있다. 상기 셀 게이트 전극(155)은 금속성 물질로 형성할 수 있다. 예를 들어, 상기 셀 게이트 전극(155)은 타이타늄 질화막(TiN)과 같은 금속 질화막으로 형성할 수 있다. 이어서, 상기 게이트 트렌치 영역(145)의 나머지 부분을 채우는 절연 패턴(160)을 형성할 수 있다. 즉, 상기 셀 게이트 전극(155)을 갖는 기판 상에 매립 특성이 우수한 절연성 물질을 형성하고, 상기 절연성 물질을 평탄화하여 상기 제1 및 제2 콘택 구조체들(135a, 135b)의 상부면들과 실질적으로 동일한 레벨에 위치하는 상부면을 갖는 상기 절연 패턴(160)을 형성할 수 있다.
다음으로, 도 1, 및 도 3a 내지 도 3e를 참조하여 본 발명의 다른 실시예에 따른 반도체소자의 제조방법을 설명하기로 한다.
도 1 및 도 3a를 참조하면, 도 2a 및 도 2b에서 설명한 것과 같은 반도체소자의 제조방법을 이용하여 제조된 반도체기판을 준비한다. 좀더 구체적으로, 제1 회로 영역(C) 및 제2 회로 영역(P)을 갖는 반도체기판(200)에 활성영역들(205a, 205b)을 한정하는 소자분리 영역(205s)을 형성할 수 있다. 상기 소자분리 영역(205s)은 실리콘 산화막을 구비하는 트렌치 소자분리막(trench isolation)일 수 있다. 상기 소자분리 영역(205s)은 상부 영역이 하부 영역보다 넓은 폭을 갖는 역 사다리꼴 모양으로 형성할 수 있다. 그러나, 이에 한정되지 않는다. 예를 들어, 상기 소자분리 영역(105s)은 상부 영역과 하부 영역이 실질적으로 동일한 폭을 갖는 형상으로 형성하거나, 상부 영역이 하부 영역보다 좁은 사다리꼴 모양 등 다양한 형상으로 형성할 수 있다.
상기 반도체기판(200)의 상기 주변 활성 영역(205b)에 주변 트랜지스터(225)를 형성할 수 있다. 좀더 구체적으로, 상기 주변 트랜지스터(225)를 형성하는 것은 상기 주변 활성 영역(205b) 상에 주변 게이트 패턴(218)을 형성하고, 상기 주변 게이트 패턴(218)의 측벽 상에 게이트 스페이서(120)를 형성하고, 상기 주변 게이트 패턴(218) 양 옆의 상기 주변 활성 영역(205b)에 주변 소소/드레인 영역(223)을 형성하는 것을 포함할 수 있다. 상기 주변 게이트 패턴(218)은 차례로 적층된 게이트 유전막(210), 게이트 전극(213) 및 캐핑 마스크(216)로 형성될 수 있다.
상기 주변 트랜지스터(225)를 갖는 기판 상에 하부 층간절연막(230)을 형성할 수 있다. 상기 하부 층간절연막(230)은 실리콘 산화막으로 형성할 수 있다. 도 2b에서와 같이 상기 하부 층간절연막(230)에 대하여 사진/식각 공정을 진행하여 상기 셀 활성영역(205a)을 노출시키는 개구부(230a)를 형성할 수 있다.
이어서, 상기 하부 층간절연막(230)의 상기 개구부(230a)에 의해 노출된 상기 셀 활성영역(205a)을 등방성 식각할 수 있다. 따라서, 상기 등방성 식각에 의해 상기 셀 활성영역(205a)은 상기 주변 활성영역(205b)의 상부면에 비하여 낮은 레벨에 위치하는 상부면을 가질 수 있다. 상기 셀 활성 영역(205a)은 상기 소자분리 영역(205s)보다 낮은 레벨에 위치하는 상부면을 가질 수 있다. 또한, 상기 등방성 식각에 의해 상기 셀 활성영역(205a)의 상부면은 전부 노출될 수 있다. 상기 소자분리 영역(205s)이 상부 영역이 하부 영역보다 넓은 폭을 갖는 역 사다리꼴 모양으로 형성된 경우에, 상기 등방성 식각에 의해 상기 셀 활성 영역(205a)의 상부표면은 보다 더 넓어질 수 있다. 또한, 상기 층간절연막(230)의 상기 개구부(230)가 미스 얼라인으로 인해 상기 셀 활성영역(205a)과 완벽히 자기정렬되지 않아서 상기 층간절연막(230)과 상기 셀 활성영역(205a)이 일부 중첩하더라도, 상기 등방성 식각에 의해 상기 셀 활성영역(205a)의 상부표면은 전부 노출될 수 있다.
도 2b에서 설명한 것과 같이, 상기 셀 활성영역(205a)에 이온주입 공정을 이용하여 상기 셀 활성영역(205a)의 상기 반도체기판(200)과 다른 도전형의 예비 불순물 영역(227)을 형성할 수 있다. 여기서, 상기 예비 불순물 영역(127)은 콘택 형 성 영역으로 정의할 수도 있다.
이어서, 도 3b에 도시된 바와 같이, 상기 개구부(230a)를 채우는 콘택 도전막(235)을 형성할 수 있다. 상기 콘택 도전막(235)은 폴리 실리콘막으로 형성할 수 있다.
도 1 및 도 3c를 참조하면, 상기 콘택 도전막(235)의 상부영역의 측벽이 노출되도록 상기 하부 층간절연막(230)을 부분식각할 수 있다. 이어서, 상기 노출된 상기 콘택 도전막(235)의 상부 영역의 측벽 상에 도전성 스페이서(236)를 형성할 수 있다. 상기 도전성 스페이서(236)는 폴리 실리콘막으로 형성할 수 있다.
도 1 및 도 3d를 참조하면, 상기 도전성 스페이서(236)를 갖는 기판 상에 절연막을 형성하고, 상기 콘택 도전막(235)의 상부면 및 상기 도전성 스페이서(236)의 상부면이 노출될 때까지 상기 절연막을 평탄화하여 상부 층간절연막(238)을 형성할 수 있다. 상기 상부 층간절연막(238)은 실리콘 산화막으로 형성할 수 있다.
도 2d에서 설명한 것과 실질적으로 동일한 방법으로, 상기 콘택 도전막(235)을 가로지르며 상기 상부 층간절연막(238) 상으로 연장된 개구부(240a)를 갖는 마스크 패턴(240)을 형성할 수 있다. 상기 마스크 패턴(240)은 상기 상부 층간절연막(238), 상기 하부 층간절연막(230), 상기 콘택 도전막(235), 상기 도전성 스페이서(236), 상기 반도체기판(200)의 상기 셀 활성영역(205a) 및 상기 소자분리 영역(205s)에 대하여 식각선택비를 갖는 물질을 포함하도록 형성할 수 있다. 예를 들어, 상기 마스크 패턴(240)은 실리콘 질화막을 포함하도록 형성할 수 있다.
도 1 및 도 3e를 참조하면, 도 2e에서 설명한 것과 같이, 상기 마스크 패 턴(240)을 식각마스크로 이용하여 상기 콘택 도전막(도 3d의 235), 상기 도전성 스페이서(도 3d의 236), 상기 상부 층간절연막(238) 및 상기 하부 층간절연막(230)을 식각함과 아울러 상기 셀 활성영역(205a) 및 상기 소자분리 영역(205s)을 식각할 수 있다. 그 결과, 상기 셀 활성영역(205a)을 가로지르는 활성 트렌치 영역(245a)과 상기 활성 트렌치 영역(245a)으로부터 상기 소자분리 영역(205s)으로 연장된 필드 트렌치 영역(245b)으로 이루어진 게이트 트렌치 영역(245)을 형성할 수 있다. 상기 게이트 트렌치 영역(245)은 상기 예비 불순물 영역(도 3c의 227)을 서로 이격된 제1 불순물 영역(227a) 및 제2 불순물 영역(227b)으로 분리시킬 수 있다. 상기 셀 활성 영역(205a)에서, 상기 게이트 트렌치 영역(245)은 서로 이격된 한 쌍이 형성될 수 있다. 따라서, 상기 셀 활성 영역(205a)의 상기 예비 불순물 영역(도 3c의 227)은 3개의 영역으로 분리되어 서로 이격된 제1 불순물 영역, 즉 셀 소스 영역(227a) 및 상기 셀 소스 영역(227a) 사이의 2 불순물 영역, 즉 셀 드레인 영역(227b)으로 형성될 수 있다.
또한, 상기 콘택 도전막(도 3d의 235) 및 상기 도전성 스페이서(도 3d의 236)가 식각됨으로써, 상기 셀 활성 영역(205a) 상에 서로 이격된 제1 콘택 구조체(2485a) 및 제2 콘택 구조체(248b)가 형성될 수 있다. 상기 제1 콘택 구조체(248a)는 상기 제1 불순물 영역(227a)과 인접하는 상기 게이트 트렌치 영역(245)의 측벽과 수직정렬된 측벽을 가질 수 있다. 상기 제2 콘택 구조체(248b)는 상기 제2 불순물 영역(227b)과 인접하는 상기 게이트 트렌치 영역(245)의 측벽과 수직정렬된 측벽을 가질 수 있다. 상기 제1 콘택 구조체(248a)는 상기 제1 불순물 영 역(227a)과 전기적으로 접속된 제1 콘택 패턴(235a) 및 상기 제1 콘택 패턴(235a)의 상부 영역의 측벽 중 상기 제2 콘택 구조체(248b)와 마주보는 측벽을 제외한 측벽 상에 제공된 도전성의 제1 콘택 스페이서(236a)로 이루어질 수 있다. 상기 제2 콘택 구조체(248b)는 상기 제2 불순물 영역(227b)과 전기적으로 접속된 제2 콘택 패턴(235b) 및 상기 제2 콘택 패턴(235b)의 상부 영역의 측벽 중 상기 제1 콘택 구조체(248a)와 마주보는 측벽을 제외한 측벽 상에 제공된 도전성의 제2 콘택 스페이서(236b)으로 이루어질 수 있다. 상기 제1 콘택 구조체(248a)의 상기 제1 콘택 패턴(235a)은 상기 제1 불순물 영역(227a)의 상부면 전체를 덮을 수 있다. 따라서, 상기 제1 콘택 구조체(248a)와 상기 제1 불순물 영역(227a) 사이의 접촉 저항 특성을 향상시킬 수 있다. 또한, 상기 제2 콘택 구조체(248b)의 상기 제2 콘택 패턴(235b)은 상기 제2 불순물 영역(227b)의 상부면 전체를 덮을 수 있다. 따라서, 상기 제2 콘택 구조체(248b)와 상기 제2 불순물 영역(227b) 사이의 접촉 저항 특성을 향상시킬 수 있다. 상기 제1 및 제2 콘택 구조체들(236a, 236b)의 각각은 상기 제1 및 제2 콘택 스페이서들(236a, 236b)로 인하여 넓은 상부표면적을 갖도록 형성될 수 있다. 따라서, 본 발명을 디램과 같은 메모리 소자에 이용하는 경우에, 후속 공정으로 층간절연막 및 층간절연막을 관통하는 베리드 콘택 플러그를 형성하고, 베리드 콘택 플러그 상에 디램 커패시터를 형성해야 한다. 이때, 본 발명의 제1 콘택 구조체(236a)는 상기 제1 콘택 스페이서(236a)에 의해 보다 넓은 상부표면적을 가지므로, 상기 베리드 콘택 플러그와 상기 제1 콘택 구조체 사이의 접촉면적을 증가시키어 접촉 저항 특성을 개선할 수 있을 뿐만 아니라, 상기 베리드 콘택 플러그 를 형성하는데 있어서 충분한 공정 여유도(process margin)를 확보할 수 있다.
이어서, 도 2f에서 설명한 것과 같이, 상기 게이트 트렌치 영역(245) 상에 셀 게이트 유전막(250)을 형성하고, 상기 셀 게이트 유전막(250) 상에 상기 게이트 트렌치 영역(245)을 부분적으로 채우는 셀 게이트 전극(255)을 형성하고, 상기 셀 게이트 전극(255) 상에 상기 게이트 트렌치 영역(245)의 나머지 부분을 채우는 절연 패턴(260)을 형성할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체소자를 나타낸 평면도이다.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 반도체소자를 나타낸 단면도들이다.
도 3a 내지 도 3e는 본 발명의 다른 실시예에 따른 반도체소자를 나타낸 단면도들이다.

Claims (21)

  1. 반도체기판에 제공되며 서로 이격된 제1 및 제2 영역들;
    상기 제1 영역 상에 제공되며 상기 제2 영역과 마주보는 상기 제1 영역의 측벽과 수직정렬된 측벽을 갖는 제1 콘택 구조체; 및
    상기 제2 영역 상에 제공되며 상기 제1 영역과 마주보는 상기 제2 영역의 측벽과 수직정렬된 측벽을 갖는 제2 콘택 구조체를 포함하는 반도체소자.
  2. 제 1 항에 있어서,
    상기 제1 콘택 구조체는 상기 제1 영역과 전기적으로 접속되며 상기 제1 영역의 상부면 전체를 덮고,
    상기 제2 콘택 구조체는 상기 제2 영역과 전기적으로 접속되며 상기 제2 영역의 상부면 전체를 덮는 것을 특징으로 하는 반도체소자.
  3. 제 1 항에 있어서,
    상기 제1 콘택 구조체는 상기 제1 영역과 전기적으로 접속된 제1 콘택 패턴 및 상기 제1 콘택 패턴의 상부 영역의 측벽 중 상기 제2 콘택 구조체와 마주보는 측벽을 제외한 측벽 상에 제공된 도전성의 제1 콘택 스페이서를 포함하고,
    상기 제2 콘택 구조체는 상기 제2 영역과 전기적으로 접속된 제2 콘택 패턴 및 상기 제2 콘택 패턴의 상부 영역의 측벽 중 상기 제1 콘택 구조체와 마주보는 측벽을 제외한 측벽 상에 제공된 도전성의 제2 콘택 스페이서를 포함하는 반도체소자.
  4. 반도체 기판 상에 제공되어 활성영역을 한정하는 소자분리 영역;
    상기 활성영역에 제공되며 서로 이격된 제1 및 제2 불순물 영역들;
    상기 제1 및 제2 불순물 영역들 사이의 상기 활성영역을 가로지르며 상기 소자분리 영역으로 연장된 게이트 트렌치 영역;
    상기 제1 불순물 영역 상에 제공되며 상기 제1 불순물 영역과 인접하는 상기 게이트 트렌치 영역의 측벽과 수직정렬된 측벽을 갖는 제1 콘택 구조체;
    상기 제2 불순물 영역 상에 제공되며 상기 제2 불순물 영역과 인접하는 상기 게이트 트렌치 영역의 측벽과 수직정렬된 측벽을 갖는 제2 콘택 구조체;
    상기 게이트 트렌치 영역 내의 게이트 전극; 및
    상기 게이트 트렌치 영역과 상기 게이트 전극 사이의 게이트 유전막을 포함하는 반도체소자.
  5. 제 4 항에 있어서,
    상기 제1 콘택 구조체는 상기 제1 불순물 영역과 전기적으로 접속되며 상기 제1 불순물 영역의 상부면 전체를 덮고,
    상기 제2 콘택 구조체는 상기 제2 불순물 영역과 전기적으로 접속되며 상기 제2 불순물 영역의 상부면 전체를 덮는 것을 특징으로 하는 반도체소자.
  6. 제 4 항에 있어서,
    상기 제1 콘택 구조체는 상기 제1 불순물 영역과 전기적으로 접속된 제1 콘택 패턴 및 상기 제1 콘택 패턴의 상부 영역의 측벽 중 상기 제2 콘택 구조체와 마주보는 측벽을 제외한 측벽 상에 제공된 도전성의 제1 콘택 스페이서를 포함하고,
    상기 제2 콘택 구조체는 상기 제2 불순물 영역과 전기적으로 접속된 제2 콘택 패턴 및 상기 제2 콘택 패턴의 상부 영역의 측벽 중 상기 제1 콘택 구조체와 마주보는 측벽을 제외한 측벽 상에 제공된 도전성의 제2 콘택 스페이서를 포함하는 반도체소자.
  7. 제 4 항에 있어서,
    상기 게이트 전극은 금속성 물질로 이루어진 것을 특징으로 하는 반도체소자.
  8. 제 4 항에 있어서,
    상기 소자분리영역에 의해 한정되며 상기 활성영역과 이격된 다른 활성영역; 및
    상기 다른 활성영역 상에 제공된 트랜지스터를 더 포함하는 반도체소자.
  9. 제 8 항에 있어서,
    상기 다른 활성영역은 상기 활성영역의 상부면보다 높은 레벨에 위치하는 상부면을 갖는 것을 특징으로 하는 반도체소자.
  10. 콘택 형성 영역을 갖는 반도체기판 상에 상기 콘택 형성 영역을 노출시키는 개구부를 갖는 절연막을 형성하고,
    상기 개구부에 의해 노출된 상기 콘택 형성 영역 상에 서로 이격된 콘택 구조체들을 형성하되, 상기 콘택 구조체들은 도전성 물질로 형성되고,
    상기 콘택 구조체들 사이의 상기 콘택 형성 영역을 식각하여 상기 콘택 형성 영역을 분리시키는 트렌치 영역을 형성하는 것을 포함하는 반도체소자의 제조방법.
  11. 제 10 항에 있어서,
    상기 콘택 구조체들을 형성하는 것은
    상기 절연막의 상기 개구부를 채우는 콘택 도전막을 형성하고,
    상기 콘택 도전막을 패터닝하는 것을 포함하는 반도체소자의 제조방법.
  12. 제 10 항에 있어서,
    상기 콘택 구조체들은 상기 콘택 형성 영역과 전기적으로 접속된 콘택 패턴들 및 상기 콘택 패턴들의 상부 영역들의 측벽들 중 서로 마주보는 측벽들을 제외한 측벽들 상에 형성된 콘택 스페이서들을 포함하는 반도체소자의 제조방법.
  13. 제 12 항에 있어서,
    상기 콘택 구조체들을 형성하는 것은
    상기 절연막의 상기 개구부를 채우는 콘택 도전막을 형성하고,
    상기 콘택 도전막을 식각마스크로 이용하여 상기 절연막을 부분식각하여 상기 콘택 도전막의 상부 영역의 측벽을 노출시키고,
    상기 노출된 상기 콘택 도전막의 상부 영역의 측벽 상에 도전성 스페이서를 형성하고,
    상기 콘택 도전막 및 상기 도전성 스페이서를 패터닝하여 상기 콘택 패턴들을 형성함과 아울러 상기 콘택 스페이서들을 형성하는 것을 포함하는 반도체소자의 제조방법.
  14. 반도체 기판 상에 활성영역을 한정하는 소자분리 영역을 형성하고,
    상기 소자분리영역을 갖는 반도체 기판 상에 상기 활성영역을 노출시키는 개구부를 갖는 층간절연막을 형성하고,
    상기 개구부를 채우는 콘택 도전막을 형성하고,
    상기 콘택 도전막을 가로지르며 상기 층간절연막 상으로 연장된 개구부를 갖는 마스크 패턴을 형성하고,
    상기 마스크 패턴을 식각마스크로 이용하여 상기 콘택 도전막, 상기 층간절연막, 상기 활성영역 및 상기 소자분리 영역을 식각하여 상기 활성영역을 가로지르며 상기 소자분리 영역으로 연장된 게이트 트렌치 영역을 형성함과 아울러 상기 활 성 영역 상에 서로 이격된 제1 콘택 구조체 및 제2 콘택 구조체를 형성하고,
    상기 게이트 트렌치 영역 상에 게이트 유전막을 형성하고,
    상기 게이트 유전막 상에 상기 게이트 트렌치 영역을 부분적으로 채우는 게이트 전극을 형성하는 것을 포함하는 반도체소자의 제조방법.
  15. 제 14 항에 있어서,
    상기 콘택 도전막을 형성하기 전에,
    상기 활성영역에 예비 불순물 영역을 형성하는 것을 더 포함하되, 상기 예비 불순물 영역은 상기 게이트 트렌치 영역에 의해 분리되어 소스/드레인 영역들로 정의되는 것을 특징으로 하는 반도체소자의 제조방법.
  16. 제 14 항에 있어서,
    상기 층간절연막을 식각마스크로 이용하여 상기 개구부에 의해 노출된 상기 활성영역을 등방성 식각하는 것을 더 포함하는 반도체소자의 제조방법.
  17. 제 14 항에 있어서,
    상기 소자분리 영역은 상기 반도체기판에 상기 활성영역과 이격된 다른 활성영역을 한정하고,
    상기 층간절연막을 형성하기 전에, 상기 다른 활성영역에 트랜지스터를 형성하는 것을 더 포함하는 반도체소자의 제조방법.
  18. 반도체기판 상에 활성영역을 한정하는 소자분리 영역을 형성하고,
    상기 소자분리영역을 갖는 반도체기판 상에 상기 활성영역을 노출시키는 개구부를 갖는 층간절연막을 형성하고,
    상기 개구부를 채우는 콘택 도전막을 형성하고,
    상기 콘택 도전막의 상부 영역의 측벽을 노출시키도록 상기 층간절연막을 식각하고,
    상기 노출된 상기 콘택 도전막의 측벽 상에 도전성 스페이서를 형성하고,
    상기 콘택 도전막을 가로지르며 상기 층간절연막 상으로 연장된 개구부를 갖는 마스크 패턴을 형성하고,
    상기 마스크 패턴을 식각마스크로 이용하여 상기 콘택 도전막, 상기 도전성 스페이서, 상기 층간절연막, 상기 활성영역 및 상기 소자분리 영역을 식각하여 상기 활성영역을 가로지르며 상기 소자분리 영역으로 연장된 게이트 트렌치 영역을 형성하고,
    상기 게이트 트렌치 영역 상에 게이트 유전막을 형성하고,
    상기 게이트 유전막 상에 상기 게이트 트렌치 영역을 부분적으로 채우는 게이트 전극을 형성하는 것을 포함하는 반도체소자의 제조방법.
  19. 제 18 항에 있어서,
    상기 콘택 도전막을 형성하기 전에,
    상기 활성영역에 예비 불순물 영역을 형성하는 것을 더 포함하되, 상기 예비 불순물 영역은 상기 게이트 트렌치 영역에 의해 분리되어 소스/드레인 영역들로 정의되는 것을 특징으로 하는 반도체소자의 제조방법.
  20. 제 18 항에 있어서,
    상기 층간절연막을 식각마스크로 이용하여 상기 개구부에 의해 노출된 상기 활성영역을 등방성 식각하는 것을 더 포함하는 반도체소자의 제조방법.
  21. 제 18 항에 있어서,
    상기 소자분리 영역은 상기 반도체기판에 상기 활성영역과 이격된 다른 활성영역을 한정하고,
    상기 층간절연막을 형성하기 전에, 상기 다른 활성영역에 트랜지스터를 형성하는 것을 더 포함하는 반도체소자의 제조방법.
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