KR102316160B1 - 반도체 소자 및 이를 제조하는 방법 - Google Patents

반도체 소자 및 이를 제조하는 방법 Download PDF

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Abstract

반도체 소자 및 이를 제조하는 방법을 제공한다. 반도체 소자의 제조 방법은, 셀 영역 및 주변 영역을 포함하는 기판의 상부면으로부터 제1 깊이 이격된 제1 타깃 위치에 제1 도전형의 제1 불순물을 주입하여, 셀 영역 및 주변 영역에 제1 불순물 영역을 형성하고, 기판 상부면으로부터 상기 제1 깊이보다 작은 제2 깊이 이격된 제2 타깃 위치에 제1 도전형의 제2 불순물을 주입하여, 셀 영역 및 주변 영역에 제2 불순물 영역을 형성하고, 기판의 셀 영역에 제1 불순물 영역을 채널로 사용하는 셀 트랜지스터를 형성하고, 기판의 주변 영역에 제2 불순물 영역을 채널로 사용하는 주변 트랜지스터를 형성하는 것을 포함한다.

Description

반도체 소자 및 이를 제조하는 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 이를 제조하는 방법에 관련된 것으로 더욱 상세하게는 베리드 채널 어레이 트랜지스터(buried channel array transistor: BCAT) 및 플래나 트랜지스터(planar transistor)를 포함하는 반도체 소자 및 이를 제조하는 방법에 관련된 것이다.
반도체 소자는 소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 많은 전자 산업에서 사용되고 있다. 반도체 소자는 데이터를 저장하는 기억 소자, 데이터를 연산처리 하는 논리 소자, 및 다양한 기능을 동시에 수행할 수 있는 하이브리드(hybrid) 소자 등을 포함할 수 있다.
전자 산업이 고도로 발전함에 따라, 반도체 소자의 고집적화에 대한 요구가 점점 심화되고 있다. 이에 따라, 미세한 패턴들을 정의하는 노광 공정의 공정 마진 감소 등의 여러 문제점들이 발생되어 반도체 소자의 구현이 점점 어려워지고 있다. 또한, 전자 산업의 발전에 의하여 반도체 소자의 고속화에 대한 요구도 점점 심화되고 있다. 이러한 반도체 소자의 고집적화 및/또는 고속화에 대한 요구들을 충족시키기 위하여 다양한 연구들이 수행되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 고집적화 및 고속화된 반도체 소자를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 반도체 소자를 제조하는 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 개념에 따른 일 실시예는 반도체 소자의 제조 방법을 제공한다. 상기 반도체 소자의 제조 방법은, 셀 영역 및 주변 영역을 포함하는 기판을 마련하는 단계; 상기 기판 상부면으로부터 제1 깊이 이격된 제1 타깃 위치에 제1 도전형의 제1 불순물을 주입하여, 상기 셀 영역 및 상기 주변 영역에 제1 불순물 영역을 형성하는 단계; 상기 기판 상부면으로부터 상기 제1 깊이보다 작은 제2 깊이 이격된 제2 타깃 위치에 상기 제1 도전형의 제2 불순물을 주입하여, 상기 셀 영역 및 상기 주변 영역에 제2 불순물 영역을 형성하는 단계; 상기 기판의 셀 영역에 상기 제1 불순물 영역을 채널로 사용하는 셀 트랜지스터를 형성하는 단계; 및 상기 기판의 주변 영역에 상기 제2 불순물 영역을 채널로 사용하는 주변 트랜지스터를 형성하는 단계를 포함한다.
본 발명의 일 실시예에 따르면, 상기 반도체 소자의 제조 방법은: 상기 기판에, 상기 셀 영역에 셀 액티브 패턴 및 상기 주변 영역에 주변 액티브 패턴을 정의하는 소자 분리막을 형성하는 단계를 더 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 셀 트랜지스터를 형성하는 단계는: 상기 셀 영역에, 상기 셀 액티브 패턴 및 소자 분리막을 가로지르는 리세스를 형성하는 단계; 상기 리세스 내측에 셀 게이트 절연막을 형성하는 단계; 상기 셀 게이트 절연막 상에 상기 리세스 하부를 매립하는 셀 게이트 전극을 형성하는 단계; 상기 셀 게이트 전극 상에 상기 리세스 상부를 매립하는 셀 캡핑 패턴을 형성하는 단계; 및 상기 셀 게이트 전극 양측에 인접한 상기 셀 액티브 패턴으로 상기 제1 도전형과 상이한 제2 도전형의 제3 불순물을 주입하여 셀 소스/드레인 영역을 형성하는 단계를 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 리세스의 바닥면은 상기 제1 타깃 위치와 실질적으로 동일할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 셀 소스/드레인 영역을 형성하는 단계는: 상기 셀 캡핑 패턴 양측에 인접한 상기 셀 액티브 패턴을 노출시키는 콘택 홀을 포함하는 층간 절연막을 형성하는 단계; 및 상기 콘택 홀에 의해 노출된 상기 셀 액티브 패턴으로 상기 제2 도전형의 제3 불순물을 주입하여 상기 셀 소스/드레인 영역을 형성하는 단계를 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 셀 소스/드레인 영역을 형성하는 단계는: 상기 셀 캡핑 패턴 양측에 인접한 상기 셀 액티브 패턴을 노출시키는 콘택 홀을 포함하는 층간 절연막을 형성하는 단계; 상기 콘택 홀을 상기 제2 도전형의 제3 불순물이 도핑된 폴리실리콘으로 채워 콘택 플러그를 형성하는 단계; 및 상기 셀 캡핑 패턴 양측에 인접한 상기 셀 액티브 패턴으로 상기 콘택 플러그 내 상기 제2 도전형의 제3 불순물을 확산시켜 상기 셀 소스/드레인 영역을 형성하는 단계를 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 주변 트랜지스터를 형성하는 단계는: 상기 기판의 주변 영역 상에 주변 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 주변 게이트 전극을 형성하는 단계; 및 상기 주변 게이트 전극 양측에 인접한 상기 주변 액티브 패턴으로 상기 제2 도전형의 제4 불순물을 주입하여 주변 소스/드레인 영역을 형성하는 단계를 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 반도체 소자의 제조 방법은: 상기 셀 영역의 상기 셀 소스/드레인 영역 중 하나와 전기적으로 연결되는 비트 라인을 형성하는 단계를 더 포함하되, 상기 비트 라인은 상기 주변 게이트 전극과 동시에 형성될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 반도체 소자의 제조 방법은: 상기 기판 상부면으로부터 상기 제1 깊이보다 큰 제3 깊이 이격된 제3 타깃 위치에 상기 제1 도전형의 제5 불순물을 주입하여, 상기 셀 영역 및 상기 주변 영역에 제3 불순물 영역을 형성하는 단계를 더 포함할 수 있다.
본 발명의 개념에 따른 다른 실시예는 반도체 소자를 제공한다. 상기 반도체 소자는, 셀 영역 및 주변 영역을 포함하는 기판; 상기 셀 영역에 셀 액티브 패턴을 정의하고, 상기 주변 영역에 주변 액티브 패턴을 정의하는 소자 분리막; 상기 주변 영역에 배치되며, 상기 기판 상에 순차적으로 적층된 주변 게이트 절연막 및 주변 게이트 전극과, 상기 주변 게이트 전극 양측에 노출된 주변 액티브 패턴에 제1 도전형의 불순물이 도핑된 주변 소스 영역 및 주변 드레인 영역을 포함하는 주변 트랜지스터; 상기 셀 영역에 배치되며, 상기 기판의 리세스 내부에 순차적으로 적층된 셀 게이트 전극 및 셀 캡핑 패턴과, 상기 기판 및 상기 셀 게이트 전극 사이에 배치된 셀 게이트 절연막과, 상기 셀 캡핑 패턴의 양측에 상기 제1 도전형의 불순물이 도핑된 셀 소스 영역 및 셀 드레인 영역을 포함하는 셀 트랜지스터; 상기 주변 액티브 패턴의 표면으로부터 제1 깊이로 형성되며 상기 제1 도전형과 상이한 제2 도전형의 불순물이 도핑된 제1 불순물 영역; 및 상기 셀 액티브 패턴 및 상기 주변 액티브 패턴들에 형성되며, 상기 제1 깊이보다 큰 제2 깊이로 형성되고 상기 제2 도전형의 불순물이 도핑된 제2 불순물 영역을 포함한다.
본 발명의 일 실시예에 따르면, 상기 반도체 소자는: 상기 셀 영역 및 상기 주변 영역 내에 상기 제2 불순물 영역 아래에 형성되며, 상기 제2 도전형의 불순물이 도핑된 제3 불순물 영역을 더 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 반도체 소자는: 상기 주변 소스 영역 및 상기 주변 드레인 영역 중 적어도 하나와 전기적으로 연결되며, 상기 제2 도전형의 불순물이 도핑된 폴리실리콘을 포함하는 콘택 플러그를 더 포함할 수 있다.
본 발명의 개념에 따른 실시예들에 의하면, 셀 트랜지스터의 채널 영역을 위한 불순물 영역을 셀 영역 및 주변 영역에 마스크 없이 형성하고, 주변 트랜지스터의 채널 영역을 위한 불순물 영역을 상기 셀 영역 및 상기 주변 영역에 마스크 없이 형성함으로써, 공정을 단순화할 수 있다.
도 1a 내지 도 14a는 본 발명의 일 실시예예 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다.
도 1b 내지 도 14b는 본 발명의 일 실시예예 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 15a는 본 발명의 실시예에 따른 반도체 패키지를 구비한 메모리 카드를 도시한 블록도이다.
도 15b는 본 발명의 실시예에 따른 반도체 패키지를 응용한 정보처리 시스템을 도시한 블록이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 구성 요소가 다른 구성 요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
도 1a 내지 도 14a은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다. 도 1b 내지 도 14b는 도 1a 내지 도 14b의 반도체 소자를 I-I' 및 II-II'으로 절단한 단면도들이다.
도 1a 및 도 1b를 참조하면, 기판(100)으로 제1 도전형의 제1 불순물들을 주입하여, 제1 불순물 영역(104)을 형성할 수 있다.
일 측면에 따르면, 상기 기판(100)은 메모리 셀들이 형성되는 셀 영역(cell region) 및 로직 셀들이 형성되는 주변 영역(peripheral region)을 포함할 수 있다. 본 발명의 일 실시예에 따르면, 상기 셀 영역에 완성되는 메모리 셀들은 베리드 채널 어레이 트랜지스터(buried channel array transistor: BCAT)를 포함할 수 있다. 또한, 상기 주변 영역에 완성되는 로직 셀들은 플래나 트랜지스터(planar transistor)를 포함할 수 있다.
상기 기판(100)은 실리콘 및/또는 게르마늄을 포함하는 반도체 기판(100)일 수 있다. 상기 기판(100) 내 제1 타깃 위치에 이온화된 상기 제1 도전형의 제1 불순물 원자들을 주입한 후 확산시켜 상기 제1 불순물 영역(104)을 형성할 수 있다. 상기 제1 불순물 영역(104)은 상기 제1 타깃 위치의 아래 위로 확장된 영역을 포함할 수 있다. 상기 제1 불순물 영역(104)은 마스크 없이 진행되며 상기 셀 영역 및 주변 영역 전체적으로 형성될 수 있다.
상기 제1 불순물 영역(104)은 상기 기판(100)의 상부면으로부터 제1 깊이(DT1) 이격된 부분에 형성될 수 있다. 상기 제1 깊이(DT1)는 상기 기판(100)의 상부면으로부터 상기 제1 타깃 위치까지의 거리일 수 있다.
상기 제1 불순물 영역(104)은 후속 완성되는 트랜지스터들의 웰 영역(well region)을 기능할 수 있다. 예를 들어, 상기 트랜지스터가 NMOS인 경우 상기 웰 영역은 p-형의 제1 불순물을 포함할 수 있다. 한편, 상기 제1 불순물 영역(104)은 다층 구조를 가질 수 있다.
일 측면에 따르면, 상기 제1 불순물 영역(104) 아래에 상기 제1 도전형과 다른 제2 도전형의 불순물 영역(102)을 더 형성할 수 있다. 상기 제2 도전형의 불순물 영역(102)은 상기 제1 불순물 영역(104)의 웰 영역으로 기능할 수 있다.
도 2a 및 도 2b를 참조하면, 상기 기판(100)으로 상기 제1 도전형의 제2 불순물들을 주입하여, 제2 불순물 영역(106)을 형성할 수 있다.
더욱 상세하게 설명하면, 상기 기판(100) 내 제2 타깃 위치에 이온화된 제2 도전형의 제2 불순물 원자들을 주입한 후 확산시켜 상기 제2 불순물 영역(106)을 형성할 수 있다. 상기 제2 불순물 영역(106)은 상기 제2 타깃 위치의 아래 위로 확장된 영역을 포함할 수 있다. 상기 제2 불순물 영역(106)은 마스크 없이 진행되며 상기 셀 영역 및 상기 주변 영역의 전체에 형성될 수 있다.
상기 제2 불순물 영역(106)은 상기 기판(100) 상부면 및 상기 제1 불순물 영역(104) 사이에 배치되며, 상기 기판(100)의 상부면부터 제2 깊이(DT2) 이격될 수 있다. 상기 제2 깊이(DT2)는 상기 기판(100)의 상부면으로부터 상기 제2 타깃 위치까지의 거리일 수 있다. 상기 제2 깊이(DT2)는 상기 제1 깊이(DT1)보다 작을 수 있다.
상기 제2 불순물 영역(106)은 후속하여 완성되는 셀 영역의 BCAT의 채널 영역으로 기능할 수 있다.
도 3a 및 도 3b를 참조하면, 상기 기판(100)으로 상기 제1 도전형의 제3 불순물들을 주입하여, 제3 불순물 영역(108)을 형성할 수 있다.
더욱 상세하게 설명하면, 상기 기판(100) 내 제3 타깃 위치에 이온화된 상기 제1 도전형의 제3 불순물 원자들을 주입한 후 확산시켜 상기 제3 불순물 영역(108)을 형성할 수 있다. 상기 제3 불순물 영역(108)은 마스크 없이 진행되며 상기 셀 영역 및 상기 주변 영역의 전체에 형성될 수 있다. 상기 제3 불순물 영역(108)은 상기 제3 타깃 위치의 아래 위로 확장된 영역을 포함할 수 있다. 상기 제3 불순물 영역(108)은 마스크 없이 진행되며 상기 셀 영역 및 상기 주변 영역의 전체에 형성될 수 있다.
상기 제3 불순물 영역(108)은 상기 기판(100)의 상부면으로부터 제3 깊이(DT3) 이격될 수 있다. 상기 제3 깊이(DT3)는 상기 기판(100) 상부면으로부터 상기 제3 타깃 위치까지의 거리일 수 있다. 상기 제3 깊이(DT3)는 상기 제2 깊이(DT2)보다 작을 수 있다. 예컨대, 상기 제3 불순물 영역(108)은 상기 기판(100)의 상부면에 인접하게 형성될 수 있다.
상기 제3 불순물 영역(108)은 후속하여 완성되는 주변 영역의 플래나 트랜지스터의 채널 영역으로 기능할 수 있다.
일 측면에 따르면, 상기 제1 내지 제3 불순물 영역들(104, 106, 108)은 서로 인접한 불순물 영역들끼리 오버랩될 수 있다. 다른 측면에 따르면, 상기 제1 내지 제3 불순물 영역들(104, 106, 108)은 서로 수직적으로 이격될 수 있다.
도 4a 및 도 4b를 참조하면, 상기 기판(100)에 액티브 패턴들을 정의하는 소자 분리막(110)을 형성할 수 있다.
보다 구체적으로, 상기 기판(100)을 식각하여 트렌치(trench)를 형성하고, 상기 트렌치를 절연물로 매립하여, 상기 소자 분리막(110)을 형성할 수 있다. 상기 소자 분리막(110)은 다층 구조를 가질 수 있으며, 예컨대, 상기 소자 분리막(110)은 산화 박막, 질화 박막 및 매립 산화막이 순차적으로 형성될 수 있다.
본 실시예에서, 상기 액티브 패턴들은 상기 셀 영역에 위치하는 셀 액티브 패턴(112a) 및 상기 주변 영역에 위치하는 주변 액티브 패턴(112b)을 포함할 수 있다.
본 실시예에서는 상기 제1 내지 제3 불순물 영역들(104, 106, 108)을 형성한 후, 상기 소자 분리막(110)을 형성하는 것으로 설명하고 있으나, 상기 소자 분리막(110)을 형성한 후, 상기 제1 내지 제3 불순물 영역들(104, 106, 108) 중 적어도 하나를 형성할 수 있다. 즉, 본 발명에서, 상기 제1 내지 제3 불순물 영역들(104, 106, 108) 및 상기 소자 분리막(110)의 형성 순서를 한정하는 것은 아니다.
일 측면에 따르면, 상기 셀 액티브 패턴들(112a)은 제1 방향(DR1)을 장축 방향으로 연장하는 타원 형상을 가질 수 있다. 상기 셀 액티브 패턴들(112a)은 상기 제1 방향(DR1)으로 서로 이격되고, 상기 제1 방향(DR1)과 상이한 제2 방향(DR2)으로 서로 이격되어 배치될 수 있다. 상기 제1 방향(DR1)으로 서로 인접하게 이격된 두 개의 셀 액티브 패턴들(112a) 사이에 상기 제2 방향(DR2)으로 이격된 하나의 셀 액티브 패턴(112a)이 배치되는 구조를 가질 수 있다. 상기 주변 액티브 패턴들(112b)의 구조는 적용된 로직 셀들에 따라 다양한 구조를 가질 수 있다.
본 발명에서는 상기 셀 액티브 패턴(112a) 및 상기 주변 액티브 패턴(112b)의 구조를 도 4a 및 도 4b에서 설명된 구조로 한정하는 것은 아니다.
도 5a 및 도 5b를 참조하면, 상기 주변 영역을 마스크(mask, 114)로 덮고, 상기 셀 영역에 상기 소자 분리막(110) 및 상기 셀 액티브 패턴들(112a)을 상기 제2 방향(DR2)으로 가로지르는 리세스들(recesses, 116)을 형성할 수 있다.
상기 리세스들(116) 각각은 바닥면을 가지며, 상기 기판(100)의 상부면으로부터 상기 리세스(116)의 바닥면까지의 거리(DT_R)는 상기 제2 깊이(DT2)와 실질적으로 동일할 수 있다. 다른 실시예에서는 상기 기판(100)의 상부면으로부터 상기 리세스(116)의 바닥면까지의 거리(DT_R)는 상기 제2 깊이(DT2)보다 작거나 클 수 있다. 상기 리세스들(116) 각각의 바닥면에 의해 제2 불순물 영역(106)이 노출될 수 있다. 전술한 바와 같이 상기 리세스(116)에 의해 노출된 제2 불순물 영역(106)은 후속하여 완성되는 셀 영역의 BCAT의 채널 영역으로 기능할 수 있다.
일 측면에 따르면, 상기 셀 영역의 소자 분리막(110) 내에 형성된 리세스(116)가 상기 셀 액티브 패턴(112a)에 형성된 리세스(116)보다 더 깊게 형성될 수 있다.
도 6a 및 도 6b를 참조하면, 상기 리세스들(116) 각각에 셀 게이트 절연막(118), 셀 게이트 전극(120) 및 제1 캡핑 패턴(122)을 형성할 수 있다. 상기 셀 게이트 절연막(118), 상기 셀 게이트 전극(120) 및 상기 제1 캡핑 패턴(122)을 형성하는 동안, 상기 주변 영역은 상기 마스크에 의해 덮인 상태일 수 있다.
더욱 상세하게 설명하면, 상기 셀 게이트 절연막(118)은 상기 리세스들(116)이 형성된 기판(100)의 셀 영역 상에 컨포멀하게(conformally) 형성될 수 있으며, 상기 셀 게이트 절연막(118)은 상기 리세스들(116)을 매립하지 않을 수 있다. 상기 셀 게이트 절연막(118)은 실리콘 산화물 또는, 하프늄 산화물, 알루미늄 산화물 등과 같은 금속 산화물을 포함할 수 있다.
상기 셀 게이트 전극(120)은 상기 셀 게이트 절연막(118)이 형성된 리세스(116)의 하부를 채우며 형성될 수 있다. 상기 셀 게이트 전극(120)은 상기 제1 도전형의 불순물이 도핑된 폴리실리콘, 텅스텐 또는 구리와 같은 금속을 포함할 수 있다.
상기 제1 캡핑 패턴(122)은 상기 셀 게이트 전극(120) 상에 상기 리세스(116)의 상부를 채우며 형성될 수 있다. 상기 제1 캡핑 패턴(122)은 상기 기판(100) 및 상기 셀 소자 분리막(110)과 식각 선택비를 갖는 물질을 포함할 수 있다. 예컨대, 상기 제1 캡핑 패턴(122)은 실리콘 질화물을 포함할 수 있다. 일 측면에 따르면, 상기 제1 캡핑 패턴(122)의 상부면은 상기 기판(100)의 상부면과 실질적으로 동일 평면일 수 있다.
일 측면에 따르면, 상기 두 개의 셀 게이트 전극들(120)이 상기 하나의 셀 액티브 패턴(112a)을 가로지르며 형성될 수 있다. 상기 두 개의 셀 게이트 전극들(120) 사이에 노출되는 셀 액티브 패턴(112a)의 부분을 제1 영역(108a)이라 하고, 상기 두 개의 셀 게이트 전극들(120) 외각에 노출되는 셀 액티브 패턴들(112a) 부분을 제2 영역(108b)이라 한다. 전술한 바와 같이 상기 제1 및 제2 영역들(108a, 108b)은, 상기 제1 도전형의 제3 불순물이 도핑된 영역일 수 있다.
도 7a 및 도 7b를 참조하면, 상기 셀 영역을 덮는 제1 층간 절연막(124)을 형성할 수 있다. 상기 제1 층간 절연막(124)은 실리콘 산화물 또는 실리콘 산질화물을 포함할 수 있다. 상기 제1 층간 절연막(124)은 상기 셀 액티브 패턴(112a)의 제1 영역(108a)을 노출시키는 제1 콘택 홀(126)을 포함할 수 있다. 상기 제1 영역(108a)은 상기 제1 도전형의 제3 불순물이 도핑된 영역(상기 제3 불순물 영역(108))을 포함할 수 있다.
도 8a 및 도 8b를 참조하면, 상기 제1 콘택 홀(126)에 의해 노출된 상기 셀 액티브 패턴(112a)의 상기 제1 영역(108a)으로 상기 제2 도전형을 갖는 불순물을 주입하여, 상기 셀 영역에 완성되는 BCAT의 셀 소스 영역(또는 셀 드레인 영역, 128)을 형성할 수 있다.
도 9a 및 도 9b를 참조하면, 상기 제1 층간 절연막(124)의 상기 제1 콘택 홀(126)을 매립하는 제1 콘택 플러그(130)를 형성할 수 있다.
일 측면에 따르면, 상기 제1 콘택 플러그(130)는 상기 제2 도전형의 불순물을 포함하는 폴리실리콘을 포함할 수 있다. 이 경우, 상기 도 8a 및 도 8b의 공정을 생략할 수 있다. 상세하게 설명하면, 상기 제1 콘택 플러그(130)를 형성한 후, 확산 공정을 통해 상기 제1 콘택 플러그(130) 내 상기 제2 도전형의 불순물이 상기 셀 액티브 패턴(112a)의 상기 제1 영역(108a)으로 확산될 수 있다. 상기 제2 도전형의 불순물이 확산된 셀 액티브 패턴(112a)의 제1 영역(108a)은 상기 셀 영역에 완성되는 BCAT의 상기 셀 소스 영역(또는 셀 드레인 영역, 128)을 형성할 수 있다.
다른 측면에 따르면, 상기 제1 콘택 플러그(130)는 텅스텐, 구리 또는 은과 같은 금속을 포함할 수 있다. 이 경우에는, 상기 도 8a 및 도 8b의 공정이 생략되지 않을 수 있다.
도 10a 및 도 10b를 참조하면, 상기 제1 콘택 플러그(130)와 전기적으로 연결되는 비트 라인(136)을 형성할 수 있다. 상기 비트 라인(136)은 상기 제1 및 제2 방향들(DR1, DR2)과 상이한 제3 방향(DR3)으로 연장할 수 있다.
본 발명의 일 실시예에 따르면, 상기 주변 영역을 덮는 마스크(114)를 제거한 후, 상기 비트 라인(136)을 셀 영역에 형성되는 동안, 상기 주변 영역에 주변 게이트 전극(138)을 함께 형성할 수 있다.
일 측면에 따르면, 상기 주변 영역에 주변 게이트 절연막(132)을 형성하고, 상기 주변 게이트 절연막(132) 및 상기 제1 층간 절연막(124) 상에 도전막 및 제2 캡핑 패턴(134)을 순차적으로 형성할 수 있다. 상기 도전막은 텅스텐, 은 또는 구리와 같은 금속을 포함하거나, 상기 제2 도전형의 불순물을 포함하는 폴리실리콘을 포함할 수 있다. 상기 제2 캡핑 패턴(134)을 식각 마스크로 사용하여 상기 도전막을 식각하여, 상기 주변 게이트 절연막(132) 상에 상기 주변 게이트 전극(138)과, 상기 제1 층간 절연막(124) 상에 상기 비트 라인(136)을 형성할 수 있다.
도 11a 및 도 11b를 참조하면, 상기 주변 게이트 전극(138)에 인접한 주변 액티브 패턴(112b)으로 상기 제2 도전형의 불순물을 주입하여 주변 소스/드레인 영역(140a, 140b)을 형성할 수 있다.
이로써, 상기 주변 영역에, 상기 주변 게이트 절연막(132), 상기 주변 게이트 전극(138) 및 상기 주변 소스/드레인 영역(140a, 140b)을 포함하는 플래나 트랜지스터를 형성할 수 있다. 상기 주변 소스/드레인 영역들(140a, 140b)은 상기 제2 도전형의 불순물이 도핑될 수 있다. 또한, 상기 주변 게이트 전극(138)의 아래의 주변 액티브 패턴(112b)에 상기 제1 도전형의 불순물이 도핑되어, 상기 플래나 트랜지스터(PLA_TR)의 채널 영역으로 기능할 수 있다.
본 실시예에서는 상기 주변 소스/드레인 영역(140a, 140b)을 상기 주변 게이트 전극(138)을 형성한 후에 형성되는 것으로 설명하고 있으나, 상기 주변 소스/드레인 영역(140a, 140b)의 형성 순서를 한정하지 않는다.
도 12a 및 도 12b를 참조하면, 상기 비트 라인(136) 및 상기 플래나 트랜지스터 상에 제2 층간 절연막(142)을 형성할 수 있다. 상기 제2 층간 절연막(142)은 실리콘 산화물 또는 실리콘 산질화물을 포함할 수 있다. 상기 제2 층간 절연막(142)은 상기 셀 액티브 패턴(112a)의 상기 제2 영역을 노출시키는 제2 콘택 홀(144)을 포함할 수 있다. 상기 제2 영역은 상기 제1 도전형의 제3 불순물이 도핑된 영역(상기 제3 불순물 영역(108))을 포함할 수 있다.
도 13a 및 도 13b를 참조하면, 상기 제1 콘택 홀(126)에 의해 노출된 상기 셀 액티브 패턴(112a)의 제2 영역으로 상기 제2 도전형을 갖는 불순물을 주입하여, 상기 셀 영역에 완성되는 BCAT의 셀 드레인 영역(또는 셀 소스 영역, 146)을 형성할 수 있다.
도 14a 및 도 14b를 참조하면, 상기 제2 층간 절연막(142)의 상기 제2 콘택 홀(144)을 매립하는 제2 콘택 플러그(148)를 형성할 수 있다.
일 측면에 따르면, 상기 제2 콘택 플러그(148)는 상기 제2 도전형의 불순물을 포함하는 폴리실리콘을 포함할 수 있다. 이 경우, 상기 도 12a 및 도 12b의 공정을 생략할 수 있다. 상세하게 설명하면, 상기 제2 콘택 플러그(148)를 형성한 후, 확산 공정을 통해 상기 제2 콘택 플러그(148) 내 상기 제2 도전형의 불순물이 상기 셀 액티브 패턴(112a)의 상기 제2 영역으로 확산될 수 있다. 상기 제2 도전형의 불순물이 확산된 셀 액티브 패턴(112a)의 제2 영역은 상기 셀 영역에 완성되는 BCAT의 상기 셀 드레인 영역(또는 셀 소스 영역, 146)을 형성할 수 있다.
다른 측면에 따르면, 상기 제1 콘택 플러그(130)는 텅스텐, 구리 또는 은과 같은 금속을 포함할 수 있다. 이 경우에는, 상기 도 12a 및 도 12b의 공정이 생략되지 않을 수 있다.
이로써, 상기 셀 영역에는, 상기 셀 게이트 절연막(118), 상기 셀 게이트 전극(120) 및 상기 셀 소스/드레인 영역을 포함하는 BCAT를 형성할 수 있다. 상기 셀 소스/드레인 영역들 각각은 제2 도전형의 불순물이 도핑될 수 있다. 또한, 상기 제2 불순물 영역(106)은 제1 도전형의 불순물이 도핑되어 상기 BCAT의 채널 영역으로 기능할 수 있다.
상세하게 도시되지는 않았으나, 상기 제2 콘택 플러그(148)와 전기적으로 연결되는 커패시터(capacitor)를 더 형성할 수 있다.
이로써, 상기 주변 영역에는, 상기 주변 게이트 절연막(132), 상기 주변 게이트 전극(138) 및 상기 주변 소스/드레인 영역들(140a, 140b)을 포함하는 플래나 트랜지스터를 형성할 수 있다. 상기 주변 게이트 전극(138) 및 상기 주변 소스/드레인 영역들(140a, 140b) 각각은 제2 도전형의 불순물이 도핑되며, 상기 제3 불순물 영역(108)은 제1 도전형의 불순물이 도핑되어 상기 플래나 트랜지스터의 채널 영역으로 기능할 수 있다.
상기 주변 영역에 상기 플래나 트랜지스터의 채널 영역 아래에, 상기 BCAT 트랜지스터의 채널 영역을 위해 형성된 제2 불순물 영역(106)이 형성되는데, 상기 플래나 트랜지스터의 채널 영역 아래의 제2 불순물 영역(106)은 상기 플래나 트랜지스터의 웰 영역으로 기능할 수 있다.
이와 같이, 상기 셀 영역의 상기 BCAT 트랜지스터의 채널 영역을 위해 형성된 제2 불순물 영역(106)이 마스크 없이 상기 셀 영역 및 상기 주변 영역에 함께 형성되고, 상기 주변 영역의 상기 플래나 트랜지스터의 채널 영역을 위해 형성된 제3 불순물 영역(108)이 마스크 없이 상기 셀 영역 및 상기 주변 영역에 함께 형성됨으로써, 공정은 보다 단순화할 수 있으며, 상기 셀 영역의 제3 불순물 영역(108)과 상기 주변 영역의 제2 불순물 영역(106)이 완성되는 반도체 소자에 영향을 주지 않는다.
도 15a는 본 발명의 실시예에 따른 반도체 패키지를 구비한 메모리 카드를 도시한 블록도이다.
도 15a를 참조하면, 상술한 본 발명의 실시예에 따른 반도체 소자는 메모리 카드(300)에 응용될 수 있다. 일례로, 메모리 카드(300)는 호스트와 메모리(310) 간의 제반 데이터 교환을 제거하는 메모리 컨트롤러(320)를 포함할 수 있다. 에스램(322)은 중앙처리장치(324)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(326)는 메모리 카드(300)와 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 오류 수정 코드(328)는 메모리(310)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정할 수 있다. 메모리 인터페이스(330)는 메모리(310)와 인터페이싱한다. 중앙처리장치(324)는 메모리 컨트롤러(320)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
도 15b는 본 발명의 실시예에 따른 반도체 패키지를 응용한 정보처리 시스템을 도시한 블록이다.
도 15b를 참조하면, 정보 처리 시스템(400)은 본 발명의 실시예에 따른 반도체 메모리 소자를 포함할 수 있다. 정보 처리 시스템(400)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 일례로, 정보 처리 시스템(400)은 메모리 시스템(410)과 각각 시스템 버스(460)에 전기적으로 연결된 모뎀(420), 중앙처리장치(430), 램(440), 유저인터페이스(450)를 포함할 수 있다. 메모리 시스템(410)에는 중앙처리장치(430)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다. 메모리 시스템(410)은 메모리(412)와 메모리 컨트롤러(414)를 포함할 수 있으며, 도 15a를 참조하여 설명한 메모리 카드(300)와 실질적으로 동일하게 구성될 수 있다. 정보 처리 시스템(400)은 메모리 카드, 반도체 디스크 장치(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다. 일례로, 메모리 시스템(410)은 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(400)은 대용량의 데이터를 메모리 시스템(410)에 안정적으로 그리고 신뢰성 있게 저장할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징으로 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판
104: 제1 불순물 영역
106: 제2 불순물 영역
108: 제3 불순물 영역
110: 소자 분리막
112a: 셀 액티브 패턴
112b: 주변 액티브 패턴
120: 셀 게이트 전극
124: 제1 층간 절연막
128: 셀 소스 영역(또는 셀 드레인 영역)
130: 제1 콘택 플러그
138: 주변 게이트 전극
140a, 140b: 주변 소스/드레인 영역
142: 제2 층간 절연막
146: 셀 드레인 영역(또는 셀 소스 영역)
148: 제2 콘택 플러그

Claims (10)

  1. 셀 영역 및 주변 영역을 포함하는 기판을 마련하는 단계;
    상기 기판에, 상기 셀 영역에 셀 액티브 패턴 및 상기 주변 영역에 주변 액티브 패턴을 정의하는 소자 분리막을 형성하는 단계;
    상기 기판 상부면으로부터 제1 깊이 이격된 제1 타깃 위치에 제1 도전형의 제1 불순물을 주입하여, 상기 셀 영역 및 상기 주변 영역에 제1 불순물 영역을 형성하는 단계;
    상기 기판 상부면으로부터 상기 제1 깊이보다 작은 제2 깊이의 제2 타깃 위치에 상기 제1 도전형의 제2 불순물을 주입하여, 상기 셀 영역 및 상기 주변 영역에 제2 불순물 영역을 형성하는 단계;
    상기 기판의 셀 영역에 상기 제1 불순물 영역을 채널로 사용하는 셀 트랜지스터를 형성하는 단계; 및
    상기 기판의 주변 영역에 상기 제2 불순물 영역을 채널로 사용하는 주변 트랜지스터를 형성하는 단계를 포함하되,
    상기 셀 트랜지스터를 형성하는 단계는:
    상기 셀 영역에, 상기 셀 액티브 패턴 및 소자 분리막을 가로지르는 리세스를 형성하는 단계;
    상기 리세스 내측에 셀 게이트 절연막을 형성하는 단계;
    상기 셀 게이트 절연막 상에 상기 리세스 하부를 매립하는 셀 게이트 전극을 형성하는 단계;
    상기 셀 게이트 전극 상에 상기 리세스 상부를 매립하는 셀 캡핑 패턴을 형성하는 단계; 및
    상기 셀 게이트 전극 양측에 인접한 상기 셀 액티브 패턴으로 상기 제1 도전형과 상이한 제2 도전형의 제3 불순물을 주입하여 셀 소스/드레인 영역을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 리세스의 바닥면은 상기 제1 타깃 위치와 실질적으로 동일한 반도체 소자의 제조 방법.
  5. 제1항에 있어서,
    상기 셀 소스/드레인 영역을 형성하는 단계는:
    상기 셀 캡핑 패턴 양측에 인접한 상기 셀 액티브 패턴을 노출시키는 콘택 홀을 포함하는 층간 절연막을 형성하는 단계; 및
    상기 콘택 홀에 의해 노출된 상기 셀 액티브 패턴으로 상기 제2 도전형의 제3 불순물을 주입하여 상기 셀 소스/드레인 영역을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  6. 제1항에 있어서,
    상기 셀 소스/드레인 영역을 형성하는 단계는:
    상기 셀 캡핑 패턴 양측에 인접한 상기 셀 액티브 패턴을 노출시키는 콘택 홀을 포함하는 층간 절연막을 형성하는 단계;
    상기 콘택 홀을 상기 제2 도전형의 제3 불순물이 도핑된 폴리실리콘으로 채워 콘택 플러그를 형성하는 단계; 및
    상기 셀 캡핑 패턴 양측에 인접한 상기 셀 액티브 패턴으로 상기 콘택 플러그 내 상기 제2 도전형의 제3 불순물을 확산시켜 상기 셀 소스/드레인 영역을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  7. 제1항에 있어서,
    상기 주변 트랜지스터를 형성하는 단계는:
    상기 기판의 주변 영역 상에 주변 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 주변 게이트 전극을 형성하는 단계; 및
    상기 주변 게이트 전극 양측에 인접한 상기 주변 액티브 패턴으로 상기 제2 도전형의 제4 불순물을 주입하여 주변 소스/드레인 영역을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  8. 제7항에 있어서,
    상기 셀 영역의 상기 셀 소스/드레인 영역 중 하나와 전기적으로 연결되는 비트 라인을 형성하는 단계를 더 포함하되,
    상기 비트 라인은 상기 주변 게이트 전극과 동시에 형성되는 반도체 소자의 제조 방법.
  9. 제7항에 있어서,
    상기 셀 영역의 상기 셀 소스/드레인 영역 중 하나와 전기적으로 연결되는 비트 라인을 형성하는 단계를 더 포함하되,
    상기 비트 라인은 상기 주변 게이트 전극과 동시에 형성되는 반도체 소자의 제조 방법.
  10. 셀 영역 및 주변 영역을 포함하는 기판;
    상기 셀 영역에 셀 액티브 패턴을 정의하고, 상기 주변 영역에 주변 액티브 패턴을 정의하는 소자 분리막;
    상기 주변 영역에 배치되며, 상기 기판 상에 순차적으로 적층된 주변 게이트 절연막 및 주변 게이트 전극과, 상기 주변 게이트 전극 양측에 노출된 주변 액티브 패턴에 제1 도전형의 불순물이 도핑된 주변 소스 영역 및 주변 드레인 영역을 포함하는 주변 트랜지스터;
    상기 셀 영역에 배치되며, 상기 기판의 리세스 내부에 순차적으로 적층된 셀 게이트 전극 및 셀 캡핑 패턴과, 상기 기판 및 상기 셀 게이트 전극 사이에 배치된 셀 게이트 절연막과, 상기 셀 캡핑 패턴의 양측에 상기 제1 도전형의 불순물이 도핑된 셀 소스 영역 및 셀 드레인 영역을 포함하는 셀 트랜지스터;
    상기 주변 액티브 패턴의 표면으로부터 제1 깊이로 형성되며 상기 제1 도전형과 상이한 제2 도전형의 불순물이 도핑된 제1 불순물 영역; 및
    상기 셀 액티브 패턴 및 상기 주변 액티브 패턴들에 형성되며, 상기 제1 깊이보다 큰 제2 깊이로 형성되고 상기 제2 도전형의 불순물이 도핑된 제2 불순물 영역을 포함하되,
    상기 셀 게이트 전극의 제 1 하단은 상기 제 2 불순물 영역 내에 위치하고,
    상기 셀 게이트 전극의 제 2 하단은 상기 소자분리막 내에 위치하고,
    상기 제 2 하단은 상기 제 1 하단 보다 낮은 반도체 소자.
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