KR102341726B1 - 반도체 소자 - Google Patents

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Abstract

반도체 소자를 제공한다. 반도체 소자는, 기판의 셀 영역에 배치되며 순차적으로 적층된 제1 배선 및 제2 배선을 포함하는 배선 구조물과, 기판의 주변 영역에 배치되며, 상기 제1 배선과 동일한 높이에 위치하는 제1 불량 검출 배선 및 상기 제2 배선과 동일한 높이에 위치하는 제2 불량 검출 배선을 포함하는 불량 검출 구조물을 포함한다.

Description

반도체 소자{SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자에 관련된 것으로, 더욱 상세하게는 메모리 반도체 소자에 관련된 것이다.
반도체 소자는 소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 많은 전자 산업에서 사용되고 있다. 반도체 소자는 데이터를 저장하는 기억 소자, 데이터를 연산처리 하는 논리 소자, 및 다양한 기능을 동시에 수행할 수 있는 하이브리드(hybrid) 소자 등을 포함할 수 있다.
전자 산업이 고도로 발전함에 따라, 반도체 소자의 고집적화에 대한 요구가 점점 심화되고 있다. 또한, 전자 산업의 발전에 의하여 반도체 소자의 고속화에 대한 요구도 점점 심화되고 있다. 이러한 반도체 소자의 고집적화 및/또는 고속화에 대한 요구들을 충족시키기 위하여 다양한 연구들이 수행되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 고집적화 및 고속화에 적합한 반도체 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 개념에 다른 일 실시예는 반도체 소자를 제공한다. 상기 반도체 소자는: 셀 영역 및 주변 영역을 포함하는 기판; 상기 셀 영역에 배치되며 순차적으로 적층된 제1 배선 및 제2 배선을 포함하는 배선 구조물; 및 상기 주변 영역에 배치되며, 상기 제1 배선과 동일한 높이에 위치하는 제1 불량 검출 배선 및 상기 제2 배선과 동일한 높이에 위치하는 제2 불량 검출 배선을 포함하는 불량 검출 구조물을 포함한다.
본 발명의 일 실시예에 따르면, 상기 배선 구조물은, 상기 셀 영역에서 상기 제1 및 제2 배선들 사이를 전기적으로 연결하는 제1 콘택 플러그를 더 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 불량 검출 구조물은, 상기 주변 영역에서 상기 제1 콘택 플러그와 동일한 높이에 위치하며, 상기 제1 및 제2 불량 검출 배선들 사이를 전기적으로 연결하는 제2 콘택 플러그를 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 배선 구조물은, 상기 셀 영역에서 상기 제1 및 제2 배선들 사이에 배치되는 제3 배선을 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 배선 구조물은 상기 제1 및 제3 배선들을 전기적으로 연결하는 제1 콘택 플러그와, 상기 제2 및 제3 배선들을 전기적으로 연결하는 제2 콘택 플러그를 더 포함하고, 상기 불량 검출 구조물은 상기 제1 및 제2 불량 검출 배선들을 전기적으로 연결하는 제3 콘택 플러그를 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 불량 검출 구조물은, 상기 주변 영역에서 상기 제3 배선과 실질적으로 동일한 높이에 위치하는 제3 불량 검출 배선을 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 배선 구조물은 상기 제1 및 제3 배선들을 전기적으로 연결하는 제1 콘택 플러그와, 상기 제2 및 제3 배선들을 전 기적으로 연결하는 제2 콘택 플러그를 더 포함하고, 상기 불량 검출 구조물은 상기 제1 및 제3 불량 검출 배선들 사이를 전기적으로 연결하는 제3 콘택 플러그와, 상기 제2 및 제3 불량 검출 배선들 사이를 전기적으로 연결하는 제4 콘택 플러그를 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 반도체 소자는: 평면적 관점에서, 상기 제2 불량 검출 배선은 양단이 열린 사각링 형상을 가지며, 상기 불량 검출 구조물은, 상기 제2 불량 검출 배선의 양단에 전기적으로 연결된 검출 패드들을 더 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 평면적 관점에서, 상기 제1 불량 검출 배선은 상기 제2 불량 검출 배선과 대응되는 구조를 가질 수 있다.
본 발명의 개념에 따른 또 다른 실시예는 반도체 소자를 제공한다. 상기 반도체 소자는, 셀 영역 및 주변 영역을 포함하는 기판; 상기 기판의 셀 영역에 순차적으로 적층된 제1 배선, 제1 콘택 플러그, 제2 배선, 제2 콘택 플러그 및 제3 배선을 포함하는 배선 구조물; 상기 기판의 주변 영역에 순차적으로 적층된 제1 불량 검출 배선, 상기 제3 콘택 플러그, 제2 불량 검출 배선, 제4 콘택 플러그 및 제3 불량 검출 배선을 포함하는 불량 검출 구조물을 포함하되, 상기 제1 불량 검출 배선은 다수의 제1 패턴들을 포함하고, 상기 제2 불량 검출 배선은 상기 제1 패턴들과 교차하며 배치되는 다수의 제2 패턴들을 포함하고, 상기 제3 콘택 플러그는 상기 제1 및 제2 패턴들 사이를 전기적으로 연결한다.
본 발명의 개념에 따른 실시예들에 의하면, 불량 검출 구조물이 다층의 불량 검출 배선들을 포함함으로써, 최상부층에서 발생하는 불량뿐만 아니라 각각의 층에서 불량 검출이 가능하다. 또한, 두 개 사이의 불량 검출 배선들 사이를 다수의 콘택 플러그들이 연결함으로써 기판의 가장자리가 더욱 견고한 구조를 가질 수 있다.
도 1은 다수의 반도체 소자들이 형성된 웨이퍼를 설명하기 위한 평면도이다.
도 2는 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 3a 및 도 3b는 도 2의 반도체 소자를 I-I' 라인을 따라 절단한 단면도들이다.
도 4a 내지 도 4c는 도 2의 반도체 소자를 II-II' 라인을 따라 절단한 단면도들이다.
도 5a 및 도 5b는 본 발명의 실시예들에 따른 불량 검출 구조물들을 설명하기 위한 평면도들이다.
도 6a 내지 도 6h는 본 발명의 일 실시예에 따른 반도체 소자를 제조하는 방법을 설명하기 위한 단면도들이다.
도 7a 내지 도 7f는 본 발명의 다른 실시예에 따른 반도체 소자를 제조하는 방법을 설명하기 위한 단면도들이다.
도 8a는 본 발명의 실시예에 따른 반도체 패키지를 구비한 메모리 카드를 도시한 블록도이다.
도 8b는 본 발명의 실시예에 따른 반도체 패키지를 응용한 정보처리 시스템을 도시한 블록이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 구성 요소가 다른 구성 요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
도 1은 다수의 반도체 소자들이 형성된 웨이퍼를 설명하기 위한 평면도이고, 도 2는 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 3a 및 도 3b는 도 2의 반도체 소자를 I-I' 라인을 따라 절단한 단면도들이고, 도 4a 내지 도 4c는 도 2의 반도체 소자를 II-II' 라인을 따라 절단한 단면도들이다. 도 5a 및 도 5b는 본 발명의 실시예들에 따른 불량 검출 구조물들을 설명하기 위한 평면도들이다.
도 1을 참조하면, 웨이퍼(WF) 상에 다수의 반도체 소자(SCD)들이 배치될 수 있다. 열 및 행으로 배열된 상기 반도체 소자(SCD)들은 스크라이브 영역(scribe region, SCA)에 의해 서로 이격될 수 있다.
상기 반도체 소자(SCD)들 각각은 소잉(sawing) 공정을 통해 서로 분리될 수 있다. 이때, 상기 소잉 공정은 상기 웨이퍼(WF) 스크라이브 영역(SCA)을 따라 수행될 수 있다.
도 2, 도 3a, 도 3b, 도 4a, 도 4b 및 도 4c를 참조하면, 상기 분리된 반도체 소자(SCD)들 각각은 셀 영역(CEL) 및 주변 영역(PER)을 포함하는 기판(100), 상기 기판(100)의 셀 영역(CEL)에 배치된 배선 구조물(LS), 및 상기 기판(100)의 주변 영역(PER)에 배치되는 불량 검출 구조물(DDS)을 포함할 수 있다. 상기 불량 검출 구조물(DDS)은 도 1에서 소잉 공정을 수행하는 동안 칩핑(chipping) 불량이 발생할 경우, 이를 검출할 수 있다. 검출 방법에 대하여 이하에서 설명하기로 한다.
상기 기판(100)은 실리콘, 게르마늄 또는 실리콘/게르마늄과 같은 반도체 기판(100)이거나, SOI(silicon on insulator) 기판(100) 또는 GOI(germanium on insulator) 기판(100)일 수 있다.
상기 배선 구조물(LS)은 다층의 배선들(112, 136, 152)을 포함할 수 있다. 일 예로, 상기 배선 구조물(LS)은 순차적으로 수직 적층된, 제1 절연막(110) 내에 배치되는 제1 배선들(112)과, 제2 절연막(130) 내에 배치되는 제2 배선들(136)과, 제3 절연막(150) 내에 배치되는 제3 배선들(152)을 포함할 수 있다. 도 2에 도시된 바와 같이 평면적 관점에서, 상기 제3 배선들(152)은 중앙에 라인형 제3 배선(152C)과, 상기 라인형 제3 배선(152C)을 둘러싸는 사각링 형상의 나머지 제3 배선들(152R)이 배치되는 구조를 가질 수 있다. 상기 제2 배선들(136) 및 제1 배선들(112)은 상기 제3 배선들(152)과 동일한 구조를 가질 수도 있고, 상이한 구조를 가질 수도 있다. 상기 제1 내지 제3 절연막들(110, 130, 150)은 상기 셀 영역(CEL)에서 상기 주변 영역(PER)을 걸쳐 형성될 수 있다.
또한, 상기 배선 구조물(LS)은 상기 제1 및 제2 배선들(112, 136) 사이를 전기적으로 연결하는 제1 콘택 플러그(126)와, 상기 제2 및 제3 배선들(136, 152)을 사이를 전기적으로 연결하는 제2 콘택 플러그(142)를 더 포함할 수 있다. 상기 제1 콘택 플러그(126)는 상기 제1 및 제2 절연막들(110, 130) 사이의 제1 층간 절연막(120)을 관통하며, 상기 제2 콘택 플러그(142)는 상기 제2 및 제3 절연막들(130, 150) 사이의 제2 층간 절연막(140)을 관통할 수 있다. 상기 제1 및 제2 층간 절연막들(120, 140)은 상기 셀 영역(CEL)에서 상기 주변 영역(PER)을 걸쳐 형성될 수 있다.
본 실시예에서는 상기 배선 구조물(LS)의 배선들의 수량을 각각 3개로 한정하고 있으나, 본 발명에서 상기 배선 구조물(LS)의 배선들의 수량을 3개로 한정하는 것은 아니다. 또한, 상세하게 도시되지는 않았으나, 상기 반도체 소자(SCD)가 DRAM(dynamic random access memory)일 경우, 상기 기판(100)의 셀 영역(CEL)에는 트랜지스터, 비트 라인 및 커패시터 등의 하부 구조물(BS)을 포함할 수 있다. 상기 셀 영역(CEL)에는 상기 하부 구조물(BS)과 상기 배선 구조물(LS)을 전기적으로 연결하는 추가 콘택 플러그(도시되지 않음)를 더 포함할 수 있다. 상기 반도체 소자(SCD)를 DRAM으로 예시적으로 설명하고 있으나, 상기 반도체 소자(SCD)는 SRAM(static random access memory), PRAM(phase changeable access memory), MRAM(magnetic random access memory) 및 플래시 메모리(flash memory)과 같은 다양한 메모리 소자 중 하나를 포함할 수 있다.
상기 불량 검출 구조물(DDS)은 다층의 불량 검출 배선들(114, 138, 154)을 포함할 수 있다. 전술한 바와 같이 상기 불량 검출 구조물(DDS)은 소잉 공정 중 칩핑 불량을 검출하는데 사용되는데, 상기 불량 검출 구조물(DDS)의 다층의 불량 검출 배선들을 포함함으로써 최상부층뿐만 아니라 각각의 층에서 불량 검출이 가능하다.
이하에서 상기 불량 검출 구조물(DDS)을 수직적 구조 및 수평적 구조에 대한 다양한 실시예들을 설명하기로 한다.
우선, 상기 불량 검출 구조물(DDS)의 수직적 구조를 도 3a 및 도 3b를 참조하여 살펴보기로 한다.
도 3a에서 도시된 일 실시예에 따르면, 상기 불량 검출 구조물(DDS)은 순차적으로 수직 적층된, 상기 제1 절연막(110) 내에 배치되는 제1 불량 검출 배선(114), 상기 제2 절연막(130) 내에 배치되는 제2 불량 검출 배선(138) 및 상기 제3 절연막(150) 내에 배치되는 제3 불량 검출 배선(154)을 포함할 수 있다. 도 2에 도시된 바와 같이 평면적 관점에서, 상기 제3 불량 검출 배선(154)은 상기 제3 배선들(152)을 감싸는 구조를 가지며, 상기 제3 불량 검출 배선(154)의 일 단 및 타 단 각각에 불량 검출 패드들(160, 162)이 배치될 수 있다. 간략하게 설명하면, 상기 제3 불량 검출 배선(154)의 일 단 및 타 단의 불량 검출 패드들(160, 162)을 이용하여 상기 제3 불량 검출 배선(154)의 도통 테스트를 수행할 수 있다. 상기 제3 불량 검출 배선(154)이 도통하는 경우, 칩핑 불량이 발생하지 않은 것으로 판단하며 상기 제3 불량 검출 배선(154)이 도통하지 않은 경우, 칩핑 불량이 발생한 것을 판단할 수 있다.
도 3a를 참조하면, 상기 불량 검출 구조물(DDS)은 상기 제1 및 제2 불량 검출 배선들(114, 138) 사이를 전기적으로 연결하는 제1 콘택 플러그(128)와, 상기 제2 및 제3 불량 검출 배선들(138, 154) 사이를 전기적으로 연결하는 제2 콘택 플러그(144)를 더 포함할 수 있다. 상기 불량 검출 구조물(DDS)의 상기 제1 콘택 플러그(128)는 상기 제1 층간 절연막(120)을 관통하며, 상기 불량 검출 구조물(DDS)의 상기 제2 콘택 플러그(144)는 상기 제2 층간 절연막(140)을 관통할 수 있다. 본 발명의 일 실시예에 따르면, 상기 셀 영역(CEL)의 제1 배선(112)과 상기 주변 영역(PER)의 제1 불량 검출 배선(114)은 동일한 공정 단계에서 형성되며, 동일한 높이에서 형성될 수 있다. 또한, 상기 셀 영역(CEL)의 배선 구조물(LS)의 제1 콘택 플러그(126)와 상기 불량 검출 구조물(DDS)의 제1 콘택 플러그(128)는 동일한 공정 단계에서 형성되며, 동일한 높이에서 형성될 수 있다. 상기 셀 영역(CEL)의 제2 배선(136)과 상기 주변 영역(PER)의 제2 불량 검출 배선(138)은 동일한 공정 단계에서 형성되며, 동일한 높이에서 형성될 수 있다. 또한, 상기 셀 영역(CEL)의 배선 구조물(LS)의 제2 콘택 플러그(142)와 상기 불량 검출 구조물(DDS)의 제2 콘택 플러그(144)는 동일한 공정 단계에서 형성되며, 동일한 높이에서 형성될 수 있다. 상기 셀 영역(CEL)의 제3 배선(152)과 상기 주변 영역(PER)의 제3 불량 검출 배선(154)은 동일한 공정 단계에서 형성되며, 동일한 높이에서 형성될 수 있다.
도 3b에 도시된 다른 실시예에 따르면, 상기 불량 검출 구조물(DDS)은, 상기 배선 구조물(LS)의 최하단 배선과 최상단 배선에 각각 대응되는 최하단 불량 검출 배선 및 최상단 불량 검출 배선을 포함할 수 있다. 예를 들어 설명하면, 상기 배선 구조물(LS)이 제1 내지 제3 배선들(112, 136, 152)로 구성된 경우, 상기 불량 검출 구조물(DDS)은 최하단 배선(제1 배선, 112)에 대응되는 제1 불량 검출 배선(114)과, 최상단 배선(제3 배선, 152)에 대응되는 제3 불량 검출 배선(154)을 포함할 수 있다. 이 경우, 상기 불량 검출 구조물(DDS)은 상기 제1 및 제3 불량 검출 배선들(114, 154)을 전기적으로 연결하는 통합 콘택 플러그(145)를 더 포함할 수 있다. 상기 통합 콘택 플러그(145)는 상기 제1 층간 절연막(120), 상기 제2 절연막(130) 및 상기 제2 층간 절연막(140)을 관통할 수 있다.
이제, 상기 불량 검출 구조물(DDS)의 수평적 구조를 도 4a 내지 도 4c를 참조하여 설명하기로 한다. 이하에서는 상기 불량 검출 구조물(DDS)을 도 3a의 수직적 구조를 갖는 불량 검출 구조물(DDS)을 대표하여 설명하기로 한다.
도 4a에 도시된 일 실시예에 따르면, 상기 제1 내지 제3 불량 검출 배선들(114, 138, 154) 각각은 선형적 구조를 가질 수 있다. 도 2 및 도 4a를 참조하면, 상기 제1 내지 제3 불량 검출 배선들(114, 138, 154) 각각은 상기 배선 구조물(LS)을 감싸는 열린 사각링 형상을 가질 수 있다. 상기 제1 내지 제3 불량 검출 배선들(114, 138, 154) 각각은 4개의 변들으로 구성될 수 있다. 일 예로, 상기 불량 검출 구조물(DDS)의 제1 콘택 플러그(128) 및 제2 콘택 플러그(144)는 각각 하나일 수 있다. 다른 예로, 상기 불량 검출 구조물(DDS)의 제1 콘택 플러그(128) 및 제2 콘택 플러그(144) 각각은 다수 개일 수 있으며, 예컨대, 상기 4개의 변들에 하나씩 배치되어 4개의 제1 및 제2 콘택 플러그들(128, 144)을 포함할 수 있다.
도 4b에 도시된 다른 실시예에 따르면, 상기 제1 불량 검출 배선(114)은 서로 수평적으로 이격된 제1 패턴들(114a, 114b)을 포함할 수 있다. 상기 제2 불량 검출 배선(138)은 서로 수평적으로 이격된 제2 패턴들(138a, 138b)을 포함할 수 있다. 상기 제1 패턴들(114a, 114b) 및 상기 제2 패턴들(138a, 138b)은 서로 교차하며 배치될 수 있다. 상기 제3 불량 검출 배선(154)은 선형적 구조로 상기 배선 구조물(LS)을 감싸는 열린 사각링 형상을 가질 수 있다. 또한, 상기 불량 검출 구조물(DDS)의 제1 콘택 플러그(128a, 128b)는 다수 개일 수 있다. 일 측면에 따르면, 상기 제1 패턴(114a) 상에 두 개의 제1 콘택 플러그들(128a, 128b)은 서로 다른 제2 패턴들(138a, 138b)과 각각 전기적으로 연결될 수 있다. 상기 불량 검출 구조물(DDS)의 제2 콘택 플러그(144)는 하나 또는 다수 개일 수 있다. 상기 제2 콘택 플러그들(144)이 다수 개인 경우, 상기 제3 불량 검출 배선(154)의 4개의 변들에 각각 배치될 수 있다. 상기 다수의 제1 콘택 플러그들(128a, 128b)이 상기 제1 및 제2 패턴들(114a, 114b, 138a, 138b) 사이를 연결함으로써, 상기 기판(100)의 가장자리(PER) 부분이 견고한 구조를 가질 수 있다.
도 4c를 참조하면, 상기 제1 내지 제3 불량 검출 배선들(114, 138, 154)의 구조는 도 4b에서 설명된 것과 유사하며, 다만, 상기 불량 검출 구조물(DDS)의 제2 콘택 플러그들(144a, 144b)이 상기 제1 콘택 플러그들(128a, 128b)과 대응되는 위치에 배치될 수 있다.
도 5a 및 도 5b는 상기 불량 검출 구조물(DDS)의 제3 불량 검출 배선(154)을 설명하기 위한 평면도들이다. 도 5a 및 도 5b를 참조하면, 상기 제3 불량 검출 배선(154)은 적어도 두 개의 변들을 감싸는 제3 패턴들(154a, 154b 및/또는 154c, 154d)을 포함할 수 있다. 상기 제3 패턴들(154a, 154b 및/또는 154c, 154d) 각각의 일 단 및 타 단에는 불량 검출 패드들(160a, 160b, 162a, 162b 및/또는 164a, 164b, 166a, 166b)이 전기적으로 연결될 수 있다. 도 5a의 일 예에서, 상기 제3 불량 검출 배선(154)은 두 개의 제3 패턴들(154a, 154b)을 포함하며, 서로 마주하며 대응되는 구조를 가질 수 있다. 도 5b의 다른 예에서, 상기 제3 불량 검출 배선(154)은 네 개의 제3 패턴들(154a, 154b, 154c, 154d)을 포함하며, 마주하는 두 개의 제3 패턴들(154a, 154d 또는 154b, 154c)은 대응되는 구조를 가질 수 있다. 본 실시예에서는 2개 및 4개의 제3 패턴들(154a, 154b 및/또는 154c, 154d)을 도시하였으나, 본 발명에서 상기 제3 패턴들(154a, 154b 및/또는 154c, 154d)의 수량을 이로 한정하는 것은 아니다.
이하에서는 상기 반도체 소자(SCD)를 제조하는 방법에 대하여 설명하기로 한다. 도 2 및 도 3a에 도시된 반도체 소자(SCD)를 실시예로서 설명하기로 한다.
도 6a 내지 도 6h는 본 발명의 일 실시예에 따른 반도체 소자(SCD)를 제조하는 방법을 설명하기 위한 단면도들이다.
도 6a를 참조하면, 기판(100) 상에 하부 구조물(BS)을 형성할 수 있다.
상기 기판(100)은 셀 영역(CEL) 및 주변 영역(PER)을 포함할 수 있다. 상기 하부 구조물(BS)은 상기 기판(100)의 셀 영역(CEL)에 형성될 수 있다. 완성되는 반도체 소자(SCD)가 DRAM일 경우, 상기 하부 구조물(BS)은 트랜지스터, 비트 라인 및 커패시터 등을 포함할 수 있다. 상기 하부 구조물(BS) 상에 제1 절연막(105)을 형성할 수 있다.
도 6b를 참조하면, 상기 제1 절연막(105) 상에 제1 배선들(112) 및 제1 불량 검출 배선(114)을 형성할 수 있다. 상기 제1 배선들(112)은 상기 셀 영역(CEL)에 형성되며 상기 제1 불량 검출 배선(114)은 상기 주변 영역(PER)에 형성될 수 있다.
이하에서, 상기 제1 배선들(112) 및 상기 제1 불량 검출 배선(114)을 형성하는 공정을 간략하게 설명하기로 한다.
일 예로, 상기 제1 절연막(105) 상에 제1 도전막(도시되지 않음)을 형성할 수 있다. 상기 제1 도전막은 폴리실리콘을 포함할 수 있다. 상기 제1 도전막은 폴리실리콘을 포함할 수 있다. 상기 제1 도전막을 식각하여 상기 셀 영역(CEL)에 제1 배선들(112) 및 상기 주변 영역(PER)에 상기 제1 불량 검출 배선(114)을 형성할 수 있다. 이어서, 상기 제1 배선들(112) 및 상기 제1 불량 검출 배선(114)을 덮는 제2 절연막(110)을 형성할 수 있다. 상기 제1 배선들(112) 및 상기 제1 불량 검출 배선(114)의 상부면이 노출될 때까지 상기 제2 절연막(110)의 상부를 연마할 수 있다.
다른 예로, 상기 제1 절연막(105) 상에 제1 개구들(도시되지 않음) 및 제2 개구(도시되지 않음)를 포함하는 제2 절연막(110)을 형성할 수 있다. 상기 제1 개구들은 상기 셀 영역(CEL)에 형성되며 상기 제2 개구는 상기 주변 영역(PER)에 형성될 수 있다. 상기 제1 및 제2 개구들을 도전물로 매립하여 상기 제1 배선들(112) 및 상기 제1 불량 검출 배선(114)을 형성할 수 있다. 상기 도전물은 폴리실리콘이나, 텅스텐 또는 구리와 같은 금속을 포함할 수 있다.
도 6c를 참조하면, 상기 제2 절연막(110) 상에 상기 제1 배선들(112)을 각각 노출시키는 제1 콘택 홀들(122) 및 상기 제1 불량 검출 배선(114)을 노출시키는 제2 콘택 홀(124)을 포함하는 제3 절연막(120)을 형성할 수 있다.
도 6d를 참조하면, 상기 제1 및 제2 콘택 홀들(122, 124)을 도전물로 매립하여 제1 콘택 플러그들(126) 및 제2 콘택 플러그(128)를 형성할 수 있다. 상기 도전물은 폴리실리콘이나, 텅스텐 또는 구리와 같은 금속을 포함할 수 있다. 상기 제1 콘택 플러그들(126)은 상기 셀 영역(CEL)에 형성되며, 상기 제2 콘택 플러그(128)는 주변 영역(PER)에 형성될 수 있다.
도 6e를 참조하면, 상기 제3 절연막(120) 상에 상기 제1 콘택 플러그들(126)을 노출시키는 제3 개구들(132)과, 상기 제2 콘택 플러그(128)를 노출시키는 제4 개구(134)를 포함하는 제4 절연막(130)을 형성할 수 있다.
도 6f를 참조하면, 상기 제3 및 제4 개구들(132, 134)을 도전물로 매립하여, 상기 셀 영역(CEL)에 제2 배선들(136) 및 상기 주변 영역(PER)에 제2 불량 검출 배선(138)을 각각 형성할 수 있다. 상기 도전물은 폴리실리콘이나, 텅스텐 또는 구리와 같은 금속을 포함할 수 있다.
도 6g를 참조하면, 상기 제4 절연막(130) 상에, 제5 절연막(140), 제3 콘택 플러그들(142) 및 제4 콘택 플러그(144)를 형성할 수 있다. 상기 제3 콘택 플러그들(142)은 상기 셀 영역(CEL)에 형성되며 상기 제4 콘택 플러그(144)는 상기 주변 영역(PER)에 형성될 수 있다. 상기 제3 및 제4 콘택 플러그들(142, 144)을 형성하는 공정은 도 6c 및 6d에서 설명된 것과 실질적으로 동일하여 그 상세한 설명을 생략하기로 한다.
도 6h를 참조하면, 상기 제5 절연막(140) 상에, 제6 절연막(150), 제3 배선들(152) 및 제3 불량 검출 배선(154)을 형성할 수 있다. 상기 제3 배선들(152)은 상기 셀 영역(CEL)에 형성되며, 상기 제3 불량 검출 배선(154)은 상기 주변 영역(PER)에 형성될 수 있다. 상기 제3 배선들(152) 및 상기 제3 불량 검출 배선(154)을 형성하는 공정은 도 6e 및 도 6f에 설명된 것과 실질적으로 동일하여 그 상세한 설명을 생략하기로 한다.
도 7a 내지 도 7f는 본 발명의 다른 실시예에 따른 반도체 소자(SCD)를 제조하는 방법을 설명하기 위한 단면도들이다.
도 7a를 참조하면, 셀 영역(CEL) 및 주변 영역(PER)을 포함하는 기판(100) 상에 하부 구조물(BS), 제1 절연막(105), 제1 배선(112), 제1 불량 검출 배선(114) 및 제2 절연막(110)을 형성할 수 있다. 상기 기판(100) 상에 상기 하부 구조물(BS), 상기 제1 절연막(105), 상기 제1 배선(112), 상기 제1 불량 검출 배선(114) 및 상기 제2 절연막(110)을 형성하는 공정은 도 6a 내지 도 6c에서 설명된 것과 실질적으로 동일한 생략하기로 한다.
이어서, 상기 제2 절연막(110) 상에 제3 절연막(120), 제1 식각 저지막(116) 및 제1 마스크 패턴(118)을 형성할 수 있다. 상기 제1 식각 저지막(116)은 상기 제3 절연막(120)과 일 에천트에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 예컨대, 상기 제1 식각 저지막(116)이 질화물을 포함하면, 상기 제3 절연막(120)은 산화물을 포함할 수 있다.
상기 제1 마스크 패턴(118)을 식각 마스크로 사용하여 상기 제1 식각 저지막(116) 및 상기 제3 절연막(120)을 식각하여, 제1 콘택 홀들(122) 및 제2 콘택 홀(124)을 형성할 수 있다. 상기 제1 콘택 홀들(122)은 상기 셀 영역(CEL)에 형성되고, 상기 제2 콘택 홀(124)은 상기 주변 영역(PER)에 형성될 수 있다. 상기 식각 공정 후, 상기 제1 마스크 패턴(118)은 제거될 수 있다.
도 7b를 참조하면, 상기 제1 콘택 홀들(122) 및 제2 콘택 홀(124)을 매립하며 상기 제3 절연막(120) 상에 제4 절연막(130)을 형성하며, 상기 제4 절연막(130) 상에 제2 마스크 패턴(119)을 형성할 수 있다.
도 7c를 참조하면, 상기 제2 마스크 패턴(119)을 식각 마스크로 사용하여 상기 제4 절연막(130)을 식각하여, 상기 제1 콘택 홀들(122)과 연통하는 제1 개구들(132)과, 상기 제2 콘택 홀(124)과 연통하는 제2 개구(134)를 형성할 수 있다. 상기 식각 공정을 수행하는 동안 상기 제1 식각 저지막(116)에 의해 상기 제3 절연막(120)은 식각되지 않을 수 있다. 상기 식각 공정 후, 상기 제2 마스크 패턴(119)을 제거될 수 있다.
도 7d를 참조하면, 상기 제1 콘택 홀들(122), 제1 개구들(132), 제2 콘택 홀(124) 및 제2 개구(134)를 도전물로 매립하여, 제1 콘택 플러그들(126), 제2 배선들(136), 제2 콘택 플러그(128) 및 제2 불량 검출 배선(138)을 형성할 수 있다. 상기 제1 콘택 플러그들(126) 및 상기 제2 배선들(136) 각각은 서로 연결된 일체이며 상기 셀 영역(CEL)에 형성될 수 있다. 상기 제2 콘택 플러그(128) 및 상기 제2 불량 검출 배선(138)은 서로 연결된 일체이며 상기 주변 영역(PER)에 형성될 수 있다.
도 7e를 참조하면, 상기 제4 절연막(130) 상에 제3 콘택 홀들(141) 및 제4 콘택 홀(143)을 포함하는 제5 절연막(140)과, 상기 제3 콘택 홀들(141)과 연통하는 제3 개구들(151) 및 상기 제4 콘택 홀(143)과 연통하는 제4 개구(153)를 포함하는 제6 절연막(150)을 형성할 수 있다. 일 예로, 상기 제5 절연막(140) 및 제6 절연막(150) 사이에 제2 식각 저지막(117)이 더 형성될 수 있다.
상기 제3 및 제4 콘택 홀들(141, 143)을 포함하는 제5 절연막(140) 및 상기 제3 및 제4 개구들(151, 153)을 포함하는 제6 절연막(150)을 형성하는 공정은 도 7a 및 도 7b에서 설명된 것과 실질적으로 동일하여 그 상세한 설명을 생략하기로 한다.
도 7f를 참조하면, 상기 제3 콘택 홀들(141), 제3 개구들(151), 제4 콘택 홀(143) 및 제4 개구(153)를 도전물로 매립하여, 제3 콘택 플러그들(142), 제3 배선들(152), 제4 콘택 플러그(144) 및 제3 불량 검출 배선(154)을 형성할 수 있다. 상기 제3 콘택 플러그들(142) 및 상기 제3 배선들(152) 각각은 서로 연결된 일체이며 상기 셀 영역(CEL)에 형성될 수 있다. 상기 제4 콘택 플러그(144) 및 상기 제3 불량 검출 배선(154)은 서로 연결된 일체이며 상기 주변 영역(PER)에 형성될 수 있다.
도 8a는 본 발명의 실시예에 따른 반도체 패키지를 구비한 메모리 카드를 도시한 블록도이다.
도 8a를 참조하면, 상술한 본 발명의 실시예에 따른 반도체 소자는 메모리 카드(300)에 응용될 수 있다. 일례로, 메모리 카드(300)는 호스트와 메모리(310) 간의 제반 데이터 교환을 제거하는 메모리 컨트롤러(320)를 포함할 수 있다. 에스램(322)은 중앙처리장치(324)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(326)는 메모리 카드(300)와 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 오류 수정 코드(328)는 메모리(310)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정할 수 있다. 메모리 인터페이스(330)는 메모리(310)와 인터페이싱한다. 중앙처리장치(324)는 메모리 컨트롤러(320)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
도 8b는 본 발명의 실시예에 따른 반도체 패키지를 응용한 정보처리 시스템을 도시한 블록이다.
도 8b를 참조하면, 정보 처리 시스템(400)은 본 발명의 실시예에 따른 반도체 메모리 소자를 포함할 수 있다. 정보 처리 시스템(400)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 일례로, 정보 처리 시스템(400)은 메모리 시스템(410)과 각각 시스템 버스(460)에 전기적으로 연결된 모뎀(420), 중앙처리장치(430), 램(440), 유저인터페이스(450)를 포함할 수 있다. 메모리 시스템(410)에는 중앙처리장치(430)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다. 메모리 시스템(410)은 메모리(412)와 메모리 컨트롤러(414)를 포함할 수 있으며, 도 8a를 참조하여 설명한 메모리 카드(300)와 실질적으로 동일하게 구성될 수 있다. 정보 처리 시스템(400)은 메모리 카드, 반도체 디스크 장치(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다. 일례로, 메모리 시스템(410)은 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(400)은 대용량의 데이터를 메모리 시스템(410)에 안정적으로 그리고 신뢰성 있게 저장할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징으로 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판
105, 110, 120, 130, 140, 150: 절연막
112, 136, 152: 배선들
114, 138, 154: 불량 검출 배선들
126, 142: 배선 구조물의 콘택 플러그들
128, 144: 불량 검출 구조물의 콘택 플러그들
CEL: 셀 영역
PER: 주변 영역
LS: 배선 구조물
DDS: 불량 검출 구조물
BS: 하부 구조물

Claims (10)

  1. 셀 영역 및 주변 영역을 포함하는 기판;
    상기 기판의 셀 영역에 배치되는 하부 구조물;
    상기 셀 영역에 배치되며 순차적으로 적층된 제1 배선 및 제2 배선을 포함하는 배선 구조물; 및
    상기 주변 영역에 배치되며, 상기 제1 배선과 동일한 높이에 위치하는 제1 불량 검출 배선 및 상기 제2 배선과 동일한 높이에 위치하는 제2 불량 검출 배선을 포함하는 불량 검출 구조물을 포함하고,
    상기 제2 배선은:
    라인 배선;
    상기 라인 배선을 둘러싸는 제1 링 배선;
    상기 제1 링 배선을 둘러싸는 제2 링 배선;
    상기 제2 링 배선을 둘러싸는 제3 링 배선; 및
    상기 제3 링 배선을 둘러싸는 제4 링 배선을 포함하고,
    상기 제1 내지 제4 링 배선들 중 적어도 하나는 상기 하부 구조물과 중첩되고,
    상기 하부 구조물은 트랜지스터 또는 커패시터이고,
    평면적 관점에서, 상기 제2 불량 검출 배선은 상기 배선 구조물을 둘러싸되 일부가 열린 사각링 형태를 가지고, 상기 불량 검출 구조물은 상기 제2 불량 검출 배선의 일단에 연결된 제1 검출 패드와 상기 제2 불량 검출 배선의 타단에 연결되며 상기 제1 검출 패드와 이격된 제2 검출 패드를 더 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 배선 구조물은, 상기 셀 영역에서 상기 제1 및 제2 배선들 사이를 전기적으로 연결하는 제1 콘택 플러그를 더 포함하고,
    상기 불량 검출 구조물은, 상기 주변 영역에서 상기 제1 콘택 플러그와 동일한 높이에 위치하며, 상기 제1 및 제2 불량 검출 배선들 사이를 전기적으로 연결하는 제2 콘택 플러그를 더 포함하는 반도체 소자.
  3. 제2항에 있어서,
    상기 제1 배선과 상기 제1 검출 배선을 덮는 제1 층간절연막;
    상기 제1 층간절연막 상의 제1 식각저지막; 및
    상기 제1 식각 저지막 상의 제2 층간절연막을 더 포함하되,
    상기 제1 콘택 플러그와 상기 제2 콘택 플러그는 각각 상기 제1 식각 저지막과 상기 제1 층간절연막을 관통하고,
    상기 제2배선과 상기 제2 불량 검출 배선의 상부면들은 상기 제2 층간절연막의 상부면과 공면을 이루며,
    상기 제1 콘택 플러그와 상기 제2 배선은 일체형으로 이루어지고,
    상기 제2 콘택 플러그와 상기 제2 불량 검출 배선은 일체형으로 이루어지는 반도체 소자.
  4. 제1항에 있어서,
    상기 배선 구조물은, 상기 셀 영역에서 상기 제1 및 제2 배선들 사이에 배치되는 제3 배선, 상기 제1 및 제3 배선들을 전기적으로 연결하는 제1 콘택 플러그, 및 상기 제2 및 제3 배선들을 전기적으로 연결하는 제2 콘택 플러그를 더 포함하고,
    상기 불량 검출 구조물은 상기 주변 영역에서 상기 제1 및 제2 불량 검출 배선들 사이에 배치되는 제3 불량 검출 배선, 상기 제1 및 제3 불량 검출 배선들을 전기적으로 연결하는 제3 콘택 플러그, 및 상기 제2 및 제3 불량 검출 배선들을 전기적으로 연결하는 제4 콘택 플러그를 더 포함하는 반도체 소자.
  5. 제4항에 있어서,
    상기 제1 배선과 상기 제1 검출 배선을 덮는 제1 층간절연막; 및
    상기 제1 층간절연막 상에 차례로 적층된 제1 식각저지막, 제2 층간절연막, 제3 층간절연막, 제2 식각저지막 및 제4 층간절연막을 더 포함하되,
    상기 제1 콘택 플러그와 상기 제3 콘택 플러그는 각각 상기 제1 식각 저지막과 상기 제1 층간절연막을 관통하고,
    상기 제2 콘택 플러그와 상기 제4 콘택 플러그는 각각 상기 제2 식각 저지막과 상기 제3 층간절연막을 관통하고,
    상기 제3배선과 상기 제3 불량 검출 배선의 상부면들은 상기 제2 층간절연막의 상부면과 공면을 이루며,
    상기 제2배선과 상기 제2 불량 검출 배선의 상부면들은 상기 제4 층간절연막의 상부면과 공면을 이루며,
    상기 제1 콘택 플러그와 상기 제3 배선은 일체형으로 이루어지고,
    상기 제3 콘택 플러그와 상기 제3 불량 검출 배선은 일체형으로 이루어지고,
    상기 제2 콘택 플러그와 상기 제2 배선은 일체형으로 이루어지고,
    상기 제4 콘택 플러그와 상기 제2 불량 검출 배선은 일체형으로 이루어지는 반도체 소자.
  6. 제1 항에 있어서,
    상기 제2 불량 검출 배선은 제1 방향으로 제1 폭을 가지고,
    상기 제1 내지 제4 링 배선들은 각각 상기 제1 방향으로 제2 폭을 가지고,
    상기 제4 링 배선의 제2 폭은 상기 제1 폭보다 큰 반도체 소자.
  7. 제1항에 있어서,
    상기 배선 구조물은 상기 셀 영역에서 상기 제1 및 제2 배선들 사이에 배치되는 제3 배선, 상기 제1 및 제3 배선들을 전기적으로 연결하는 제1 콘택 플러그, 및 상기 제2 및 제3 배선들을 전기적으로 연결하는 제2 콘택 플러그를 더 포함하고,
    상기 불량 검출 구조물은 상기 제1 및 제2 불량 검출 배선들 사이를 전기적으로 연결하는 제3 콘택 플러그를 더 포함하되,
    상기 제3 콘택 플러그의 수직 길이는 상기 제1 콘택 플러그의 수직 길이보다 큰 반도체 소자.
  8. 제1항에 있어서,
    상기 배선 구조물은, 상기 셀 영역에서 상기 제1 및 제2 배선들 사이에 배치되는 제3 배선, 상기 제1 및 제3 배선들을 전기적으로 연결하는 제1 콘택 플러그, 및 상기 제2 및 제3 배선들을 전기적으로 연결하는 제2 콘택 플러그를 더 포함하고,
    상기 제1 불량 검출 배선은 복수개로 제공되고,
    상기 제1 불량 검출 배선들과 상기 제1 배선은 모두 제1 높이에 배치되고,
    상기 불량 검출 구조물은 상기 주변 영역에서 상기 제1 및 제2 불량 검출 배선들 사이에 배치되는 제3 불량 검출 배선들, 상기 제1 및 제3 불량 검출 배선들을 전기적으로 연결하는 제3 콘택 플러그들, 및 상기 제2 및 제3 불량 검출 배선들을 전기적으로 연결하는 제4 콘택 플러그를 더 포함하고,
    상기 제3 불량 검출 배선들과 상기 제3 배선은 모두 상기 제1 높이보다 높은 제2 높이에 위치하고,
    상기 제3 불량 검출 배선들과 상기 제1 불량 검출 배선들은 각각 단부들이 서로 중첩되도록 교차하며 배치되고,
    상기 제2 불량 검출 배선은 상기 제1 및 제3 불량 검출 배선들 모두와 중첩되는 반도체 소자.
  9. 제1항에 있어서,
    평면적 관점에서, 상기 제1 불량 검출 배선은 상기 제2 불량 검출 배선과 대응되는 구조를 갖는 반도체 소자.
  10. 셀 영역 및 주변 영역을 포함하는 기판;
    상기 기판의 셀 영역에 배치되는 하부 구조물;
    상기 기판의 셀 영역에 순차적으로 적층된 제1 배선, 제1 콘택 플러그, 제2 배선, 제2 콘택 플러그 및 제3 배선을 포함하는 배선 구조물; 및
    상기 기판의 주변 영역에 순차적으로 적층된 제1 불량 검출 배선, 제3 콘택 플러그, 제2 불량 검출 배선, 제4 콘택 플러그 및 제3 불량 검출 배선들을 포함하는 불량 검출 구조물을 포함하되,
    상기 제3 배선은:
    라인 배선;
    상기 라인 배선을 둘러싸는 제1 링 배선;
    상기 제1 링 배선을 둘러싸는 제2 링 배선;
    상기 제2 링 배선을 둘러싸는 제3 링 배선; 및
    상기 제3 링 배선을 둘러싸는 제4 링 배선을 포함하고,
    상기 제1 내지 제4 링 배선들 중 적어도 하나는 상기 하부 구조물과 중첩되고,
    상기 하부 구조물은 트랜지스터 또는 커패시터이고,
    평면적 관점에서, 상기 제3 불량 검출 배선들은 서로 이격되되 상기 배선 구조물을 둘러싸고,
    상기 제3 배선은 상기 제3 불량 검출 배선들과 동일 높이에 위치하고,
    상기 불량 검출 구조물은 상기 제3 불량 검출 배선들의 각각의 단부들에 연결되는 패드들을 더 포함하는 반도체 소자.
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