KR20150044646A - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 기술은 셀 영역에 SMS(Silicon-Metal-Silicon) 구조를 적용함으로써, 매립 비트라인의 형성 공정 난이도를 감소시키고, 주변회로 영역에 SOI(Silicon On Insulator) 구조를 적용함으로써 주변회로 영역에 형성된 회로의 성능을 개선할 수 있는 반도체 소자 및 그 제조 방법에 관한 것이다.
본 기술은 셀 영역 및 주변회로 영역을 포함하는 반도체 기판에 있어서, 셀 영역에 구비되며 제 1 실리콘 기판, 금속층 및 제 2 실리콘 기판이 적층된 SMS(Silicon - Metal - Silicon) 구조의 웨이퍼와, 주변회로 영역에 구비되며 상기 제 1 실리콘 기판, 실리콘 절연막 및 상기 제 2 실리콘 기판이 적층된 SOI(Silicon On Insulator) 구조의 웨이퍼를 포함한다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 보다 상세하게는 수직형 게이트(Vertical Gate)을 포함하는 반도체 소자에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 트랜지스터의 채널 길이가 점차 감소하고 있다. 그러나, 이러한 트랜지스터의 채널 길이 감소는 DIBL(Drain Induced Barrier Lowering) 현상, 핫 캐리어 효과(hot carrier effect) 및 펀치 쓰루(punch through)와 같은 단채널 효과(short channel effect)를 초래하는 문제점이 있다. 이러한 문제점을 해결하기 위하여 접합 영역의 깊이를 감소시키는 방법 또는 트랜지스터의 채널 영역에 리세스를 형성하여 상대적으로 채널 길이를 증가시키는 방법 등 다양한 방법이 제안되고 있다.
그러나, 반도체 메모리 소자, 특히, 디램(DRAM)의 집적 밀도가 기가 비트(giga bit)에 육박함에 따라 보다 더 작은 사이즈의 트랜지스터 제조가 요구된다. 따라서, 게이트 전극이 반도체 기판 상에 형성되고 게이트 전극 양측에 접합 영역이 형성되는 현재의 플래너(plannar) 트랜지스터 구조로는 채널 길이를 스케일링(scaling)한다고 하여도 요구되는 소자 면적을 만족시키기 어렵다. 이러한 문제를 해결하기 위하여 수직 채널 트랜지스터 구조가 제안되었다. 그러나, 수직 채널 트랜지스터 구조는 공정 난이도, 특히 워드 라인 하부에 매립 비트라인(Buried Bit Line)을 형성하는 공정의 어려움으로 인해 양산이 불가능한 실정이다. 또한, 소자의 크기가 감소함에 따라 주변회로 영역에 형성된 회로의 성능 개선도 요구되고 있다.
본 발명은 셀 영역에 SMS(Silicon-Metal-Silicon) 구조를 적용함으로써, 매립 비트라인의 형성 공정 난이도를 감소시키고, 주변회로 영역에 SOI(Silicon On Insulator) 구조를 적용함으로써 주변회로 영역에 형성된 회로의 성능을 개선할 수 있는 반도체 소자 및 그 제조 방법을 제공한다.
본 발명의 실시예에 따른 반도체 소자는 셀 영역 및 주변회로 영역을 포함하는 반도체 기판에 있어서, 상기 셀 영역에 구비되며 제 1 실리콘 기판, 금속층 및 제 2 실리콘 기판이 적층된 SMS(Silicon - Metal - Silicon) 구조의 웨이퍼 및 상기 주변회로 영역에 구비되며 상기 제 1 실리콘 기판, 실리콘 절연막 및 상기 제 2 실리콘 기판이 적층된 SOI(Silicon On Insulator) 구조의 웨이퍼를 포함하는 것을 특징으로 하는 반도체 소자를 포함할 수 있다.
한편, 본 발명의 실시예에 따른 반도체 소자의 제조 방법은 제 1 실리콘 기판에 제 1 금속층이 적층된 제 1 웨이퍼를 형성하는 단계와, 제 2 실리콘 기판의 주변회로 영역에 실리콘 절연막 패턴을 형성하는 단계와. 상기 실리콘 절연막 패턴을 포함하는 상기 제 2 실리콘 기판 전체 상부에 제 2 금속층이 적층된 제 2 웨이퍼를 형성하는 단계 및 상기 제 1 웨이퍼 및 상기 제 2 웨이퍼를 접착하는 단계를 포함하는 것을 특징으로 한다.
한편, 본 발명의 실시예에 따른 반도체 소자는 제 1 실리콘 기판, 금속층 및 제 2 실리콘 기판이 적층된 SMS(Silicon - Metal - Silicon) 구조의 셀 영역과, 상기 제 1 실리콘 기판, 실리콘 절연막 및 상기 제 2 실리콘 기판이 적층된 SOI(Silicon On Insulator) 구조의 주변회로 영역을 포함하는 반도체 소자에 있어서, 상기 셀 영역의 상기 제 1 실리콘 기판 상부에 구비되며, 상기 금속층을 포함하는 라인 형태의 매립 비트라인과, 상기 매립 비트라인 상부에 구비되며, 상기 제 2 실리콘 기판이 식각되어 형성된 다수의 필라 패턴과, 상기 필라 패턴 측벽에 구비되어 다수의 필라 패턴들을 연결하는 게이트를 포함할 수 있다.
한편, 본 발명의 실시예에 따른 반도체 소자의 제조 방법은 제 1 실리콘 기판, 금속층 및 제 2 실리콘 기판이 적층된 SMS(Silicon - Metal - Silicon) 구조의 셀 영역과, 상기 제 1 실리콘 기판, 실리콘 절연막 및 상기 제 2 실리콘 기판이 적층된 SOI(Silicon On Insulator) 구조의 주변회로 영역을 포함하는 웨이퍼를 형성하는 단계와, 상기 셀 영역의 상기 제 2 실리콘 기판, 상기 금속층 및 상기 제 1 실리콘 기판을 식각하여 라인 패턴을 형성하는 단계와, 상기 라인 패턴들 사이의 저부에 희생막을 형성하는 단계와, 상기 희생막 및 라인 패턴들을 포함하는 전체 표면에 라이너 절연막을 형성하는 단계와, 상기 희생막을 제거하여 상기 셀 영역에 상기 금속층을 포함하는 매립 비트라인을 형성하는 단계를 포함할 수 있다.
본 기술은 반도체 소자 및 그 제조 방법은 수직형 게이트 구조를 형성하는데 있어서, 셀 영역의 워드 라인 하부에 매립 비트라인(Buried Bitline)을 형성하는 공정 상의 난이도를 감소시켜 생산성을 향상시키고, 주변회로 영역의 성능을 개선하는 효과를 제공한다.
도 1은 본 발명에 따른 반도체 소자의 웨이퍼를 도시한 단면도.
도 2a 내지 도 2j는 본 발명에 따른 반도체 소자의 웨이퍼 제조 방법을 도시한 단면도들.
도 3은 본 발명에 따른 반도체 소자를 도시한 평면도 및 단면도들.
도 4a 내지 도 4w는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 평면도 및 단면도들.
이하 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자 및 그 제조 방법의 일실시예에 대해 상세히 설명하기로 한다.
도 1은 본 발명에 따른 반도체 소자의 웨이퍼를 도시한 것으로, 셀(Cell) 영역과 주변회로(Peri) 영역으로 사용될 부분에 각각 SMS(Silicon-Metal-Silicon) 구조 및 SOI(Silicon On Insulator) 구조의 이중 구조를 포함하는 웨이퍼를 도시하고 있다.
먼저, 셀 영역의 SMS(Silicon Metal Silicon)구조를 설명하면 제 1 실리콘 기판(100a) 상부에 제 1 실리콘 절연막(102a), 제 2 실리콘 절연막(102b), 티타늄 질화막(103), 금속층(113) 및 금속 실리사이드층(110)의 적층 구조가 위치한다. 그리고, 이 적층 구조 상부에 제 2 실리콘 기판(100b)이 위치한다. 즉, 제 1 실리콘 기판(100a), 금속층(113) 및 제 2 실리콘 기판(100b)의 SMS 구조가 완성된다.
또한, 주변회로 영역의 SOI(Silicon On Insulator)구조를 설명하면 제 1 실리콘 기판(100a) 상부에 제 1 실리콘 절연막(102a), 제 2 실리콘 절연막(102b), 티타늄 질화막(103), 제 1 금속층(104) 및 실리콘 절연막 패턴(106a)의 적층 구조가 위치한다. 그리고, 이 적층 구조 상부에 제 2 실리콘 기판(100b)이 위치하며, 제 2 실리콘 기판(100b) 내에 절연막으로 매립된 얼라인 먼트 키(107)가 포함되어 있다. 즉, 제 1 실리콘 기판(100a), 실리콘 절연막 패턴(106a) 및 제 2 실리콘 기판(100b)의 SOI 구조가 완성된다.
도 2a 내지 도 2j는 상기 도 1에 도시된 이중 구조의 웨이퍼 제조 방법을 도시한 단면도들이다.
먼저, 도 2a를 참조하면, 하부 실리콘 영역으로 사용될 제 1 실리콘 기판(100a) 표면에 산화 공정을 진행하여 제 1 실리콘 절연막(102a)을 형성한다. 제 1 실리콘 절연막(102a)은 20 ~ 50Å의 두께만큼 형성하도록 한다. 그리고, 제 1 실리콘 절연막(102a) 상부에 버퍼층 역할을 하는 제 2 실리콘 절연막(102b)을 더 형성한다.
도 2b를 참조하면, 제 2 실리콘 절연막(102b) 상부에 글루층(103)을 형성한다. 이때, 글루층(103)은 티타늄 질화막(TiN)으로 형성할 수 있다. 이후, 글루층(103) 상부에 제 1 금속층(104)을 형성한다. 제 1 금속층(104)은 텅스텐(W)을 포함하는 물질로 형성할 수 있다. 이 텅스텐이 후속에 매립 비트라인으로 사용될 수 있다.
다음으로, 도 2c를 참조하면, 상부 실리콘 영역으로 사용될 제 2 실리콘 기판(100b)을 준비한 후 제 2 실리콘 기판(100b) 상부에 얼라인먼트 키 예정영역을 오픈시키는 제 1 감광막 패턴(108)을 형성한다. 이때, 얼라인먼트 키 예정영역은 기판의 스크라이브 레인(Scribe lane)에 위치하도록 한다. 다음으로, 제 1 감광막 패턴(108)을 식각 마스크로 제 2 실리콘 기판(100b)을 식각하여 리세스(107a)를 형성한다. 그리고, 제 1 감광막 패턴(108)을 제거한다.
도 2d를 참조하면, 리세스(107a)를 포함하는 제 2 실리콘 기판(100b) 상부에 제 3 실리콘 절연막(106)을 형성한다. 이때, 리세스(107a)에도 제 3 실리콘 절연막(106)이 매립되면서 얼라인먼트 키(107)가 형성된다. 제 3 실리콘 절연막(106)은 산화공정을 진행하여 형성된 산화막일 수 있다. 이후, 제 3 실리콘 절연막(106) 상부에 셀(Cell) 영역을 오픈시키는 제 2 감광막 패턴(109)을 형성한다. 즉, 주변회로(Peri) 영역의 제 3 실리콘 절연막(106) 상부에 제 2 감광막 패턴(109)이 형성된다.
그 다음, 도 2e를 참조하면, 제 2 감광막 패턴(109)을 식각 마스크로 셀 영역에 노출된 제 3 실리콘 절연막(106)을 식각하여 실리콘 절연막 패턴(106a)을 형성한다. 노출된 제 3 실리콘 절연막(106)은 건식(Dry) 또는 습식(Wet) 방법으로 식각할 수 있다. 이 후 제 2 감광막 패턴(109)을 제거한다. 이 공정으로 셀 영역의 제 2 실리콘 기판(100b)이 노출된다. 도 2f를 참조하면, 노출된 제 2 실리콘 기판(100b) 표면에 금속층(미도시)을 형성한 후 열처리 공정을 진행하여 금속 실리사이드층(110)을 형성한다. 이때, 금속층은 코발트를 포함하는 물질로 형성하며, 열처리 공정 후 코발트 실리사이드층이 된다. 금속 실리사이드층(110)은 후속으로 매립 비트라인 형성 시 배리어 메탈의 역할을 하며 실리콘 기판과 매립 비트라인 사이의 저항을 낮추기 위해 형성하도록 한다.
도 2g를 참조하면, 금속 실리사이드층(110) 및 실리콘 절연막 패턴(106a)이 형성된 제 2 실리콘 기판(100b) 전체 상부에 평탄화된 제 2 금속층(112)을 형성한다. 이때, 제 2 금속층(112) 형성 공정은 다음과 같다. 먼저, 금속 실리사이드층(110)이 형성된 제 2 실리콘 기판(100b) 상부에 텅스텐을 포함하는 금속층을 형성한 후 주변회로 영역의 실리콘 절연막 패턴(106a)이 노출될때까지 평탄화 공정을 진행한다. 그 다음, 셀 영역의 금속층 및 주변회로 영역의 실리콘 절연막 패턴(106a) 상부에 텅스텐을 포함한 금속층을 형성하여 평탄화된 제 2 금속층(112)이 형성된다.
그 다음, 제 2 금속층(112)이 형성된 제 2 실리콘 기판(100b) 전체 상부에 수소(H)이온을 주입하여 제 2 실리콘 기판(100b) 내의 일정 깊이에 이온 주입층(114)을 형성한다. 이때, 이온 주입층(114)은 후속 공정에서 제 2 실리콘 기판(100b)의 하부를 용이하게 분리하기 위해 형성하도록 한다.
그 다음, 도 2h를 참조하면, 상술한 도 2a 내지 도 2h의 공정을 통해 형성된 제 1 실리콘 기판(100a)과 제 2 실리콘 기판(100b)을 서로 부착하는 공정을 진행한다. 제 1 실리콘 기판(100a)과 제 2 실리콘 기판(100b)을 부착하는 공정은 제 1 실리콘 기판(100a) 상부의 제 1 금속층(104)과 제 2 실리콘 기판(100b) 상부의 제 2 금속층(112)이 서로 맞닿도록 접착한다. 즉, 제 2 실리콘 기판(100b)을 뒤집어서 제 1 실리콘 기판(100a) 상부에 올리도록 한다. 이후 열처리 공정을 진행하면 맞닿은 제 1 금속층(104)과 제 2 금속층(112)이 완전히 접착된다.
도 2i를 참조하면, 이온 주입층(114) 및 이온 주입층(114) 상부의 제 2 실리콘 기판(100b)을 분리시켜 SMS 구조 및 SOI 구조를 모두 포함하는 최종 웨이퍼를 완성한다. 제 2 실리콘 기판(100b)을 분리시키는 공정은 웨이퍼 상에 물리적인 충격을 가하여 진행한다. 웨이퍼 상에 충격을 가하여 이온 주입층(114)을 깨뜨리면 이온 주입층(114)이 깨지면서 이온 주입층(114) 상부에 위치하는 제 2 실리콘 기판(100b)이 분리된다. 이때, 분리된 제 2 실리콘 기판(100b)은 재사용이 가능하다.
이러한 공정을 진행하면 이중구조 즉, 셀 영역은 실리콘, 금속 및 실리콘의 적층구조로 이루어진 SMS(Silicon Metal Silicon) 웨이퍼가 형성되고, 주변회로 영역은 실리콘 및 절연막의 적층구조로 이루어진 SOI(Silicon On Insulator) 웨이퍼가 형성된다.
도 3은 본 발명에 따른 반도체 소자를 도시한 평면도 및 단면도들이다. 특히, 도 1의 웨이퍼를 이용하여 형성된 반도체 소자를 도시한 것이다.
도 3을 참조하면, 셀 영역과 주변회로 영역의 구조가 상이한 웨이퍼가 준비된다. 이 웨이퍼는 제 1 실리콘 기판(100a) 상부에 제 1 실리콘 절연막(102a), 제 2 실리콘 절연막(102b), 티타늄 질화막(103), 금속층(113) 및 금속 실리사이드층(110)의 적층 구조가 위치하고, 이 적층 구조 상부에 제 2 실리콘 기판(100b)이 위치한 SMS(Silicon Metal Silicon)구조의 셀 영역을 포함한다. 그리고, 제 1 실리콘 기판(100a) 상부에 제 1 실리콘 절연막(102a), 제 2 실리콘 절연막(102b), 제 1 금속층(104) 및 실리콘 절연막 패턴(106a)의 적층 구조가 위치하고, 이 적층 구조 상부에 제 2 실리콘 기판(100b)이 위치한 SOI 구조의 주변회로 영역을 포함한다.
먼저, 셀 영역을 설명하면 다음과 같다. 제 1 실리콘 기판(100a) 상부에 라인 형태로 식각된 티타늄 질화막(103), 제 1 금속층(104), 제 2 금속층(112) 및 금속실리사이드층(110)의 매립 비트라인(Buried Bitline)이 구비된다. 여기서, 매립 비트라인은 SMS 구조의 웨이퍼 중 금속층이 포함되는 부분을 사용할 수 있다. 그리고, 티타늄 질화막(103)은 매립 비트라인(130) 하부에서 글루층의 역할을 하고, 금속 실리사이드층(110)은 매립 비트라인(130) 상부에서 배리어 메탈층으로 사용되어 제 1 실리콘 기판(100a) 및 제 2 실리콘 기판(100b)과 매립 비트라인(130) 사이의 계면 저항을 낮추는 역할을 한다.
그리고, 매립 비트라인 상부에 제 2 실리콘 기판(100b)이 식각되어 형성된 필라 패턴(135)이 구비되고, 필라 패턴(135) 표면에 게이트 절연막(136)이 구비되며, 필라 패턴(135) 측벽에 게이트(137a)가 구비된다.
그리고, 필라 패턴(135) 상부와 접속하는 저장전극 콘택 플러그(143)이 구비되고, 저장전극 콘택 플러그(143) 상부에 저장전극 콘택 플러그(143)과 접속하는 저장전극(171)이 구비된다.
다음으로, 주변회로 영역을 설명하면 다음과 같다. 제 1 실리콘 기판(100a) 상부에 제 1 실리콘 절연막(102a), 제 2 실리콘 절연막(102b), 티타늄 질화막(103), 제 1 금속층(104), 실리콘 절연막 패턴(106a) 및 제 2 실리콘 기판(100b)의 적층구조가 구비된다. 그리고, 제 2 실리콘 기판(100b) 내에 소자분리막(151) 및 소자분리막(151)에 의해 정의된 활성영역이 위치한다. 제 2 실리콘 기판(100b)의 활성영역 표면에 게이트 산화막(153), 게이트 도전층(155) 및 하드마스크 패턴(161)으로 구성된 게이트 패턴(163)이 구비된다. 그리고, 제 1 층간 절연막(163) 내에 콘택 플러그(165)가 형성되고, 제 1 층간 절연막(163) 상부에 콘택 플러그(165)와 접속되는 금속 배선(167)이 구비된다.
상술한 바와 같이, 셀 영역에는 SMS 구조의 웨이퍼를 사용함으로써 별도의 매립 비트라인을 형성할 필요없이 웨이퍼의 금속층을 매립 비트라인으로 사용할 수 있으며, 주변회로 영역에는 SOI 구조의 웨이퍼를 사용함으로써 주변회로 영역에는 SOI 구조의 웨이퍼를 사용함으로써 벌크 실리콘으로 이루어진 기판에 형성된 소자와 비교해서 작은 접합 용량(Junction Capacitance)에 의한 고속화, 낮은 문턱 전압에 의한 저전압화 및 완전한 소자분리에 의한 래치-업 특성이 향상되는 효과를 얻을 수 있다.
도 4a 내지 도 4w는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 평면도 및 단면도들이다. 여기서, 도 4b (ⅱ)는 도 4b (ⅰ)의 X - X'에 따른 절단면을 도시한 것이고, 도 4h (ⅱ)는 도 4h (ⅰ)의 X - X'에 따른 절단면을 도시한 것이며, 도 4i (ⅱ) 및 도 4i (ⅲ)는 각각 도 4i (ⅰ)의 X - X' 및 Y - Y'에 따른 절단면을 도시한 것이다. 또한, 도 4p (ⅱ)는 도 4p (ⅰ)의 Y - Y'에 따른 절단면을 도시한 것이다.
먼저, 도 4a를 참조하면, 도 1에 도시된 웨이퍼의 제 2 실리콘 기판(100b) 상부에 버퍼막(120) 및 하드마스크층(122)을 증착한다. 이때, 상기 웨이퍼는 도 1에 도시된 바와 같이 셀 영역은 실리콘, 금속 및 실리콘의 적층구조로 이루어진 SMS(Silicon Metal Silicon) 웨이퍼가 형성되고, 주변회로 영역은 실리콘 및 절연막의 적층구조로 이루어진 SOI(Silicon On Insulator) 웨이퍼가 형성된다. 그리고, 버퍼막(120)은 제 2 실리콘 기판(100b)에 산화 공정을 수행하여 실리콘 산화막을 형성할 수 있으며, 하드마스크층(122)은 질화막(Si3N4)으로 형성할 수 있다.
다음으로, 도 4b (ⅱ)를 참조하면 제 2 실리콘 기판(100b) 상부에 매립 비트라인 영역을 정의하는 제 1 마스크 패턴(124)을 형성한다. 제 1 마스크 패턴(124)은 감광막으로 형성할 수 있으며, 셀 영역의 매립 비트라인 예정 영역 상부 및 주변회로 영역 전체 상부에 형성한다. 도 4b (ⅰ)과 같이 라인 형태로 형성한다. 이후, 제 1 마스크 패턴(124)을 식각 마스크로 하드마스크층(122), 버퍼막(120), 제 2 실리콘 기판(100b), 금속실리사이드층(110), 제 2 금속층(112), 제 1 금속층(104), 티타늄 질화막(103), 제 2 실리콘 절연막(102b), 제 1 실리콘 절연막(102a) 및 제 1 실리콘 기판(100a)의 일부를 식각하여 라인 패턴(123)을 형성한다.
도 4c를 참조하면 제 1 마스크 패턴(124)을 제거한 후 라인 패턴(123)을 포함하는 전체 표면에 제 1 라이너 절연막(125)을 증착한다. 제 1 라이너 절연막(125)은 질화막으로 형성하며, 라인 패턴(123)의 제 1 금속층(104) 및 제 2 금속층(112)을 보호하기 위해 증착하도록 한다.
도 4d를 참조하면, 제 1 라이너 절연막(125)이 형성된 전체 상부에 제 1 희생막(126)을 증착한다. 제 1 희생막(126)은 갭필 특성이 우수한 SOC(Spin On Carbon)막을 사용하여 형성할 수 있다.
도 4e를 참조하면, 제 1 희생막(126)을 식각하여 라인 패턴(123)의 제 2 실리콘 기판(100b)이 돌출되도록 한다. 그 다음, 식각된 제 1 희생막(126) 및 돌출된 라인 패턴(123)을 포함하는 전체 표면에 제 2 라이너 절연막(127)을 증착한다. 제 2 라이너 절연막(127)은 산화막으로 형성하며, 더욱 바람직하게는 ULTO(Ultra Low Temperature Oxide)막으로 형성한다. 그리고, 제 2 라이너 절연막(127)은 50 ~ 100Å의 두께로 형성하도록 한다.
도 4f를 참조하면, 하부에 남겨진 제 1 희생막(126)을 제거한다. 제 1 희생막(126)은 O2플라즈마를 이용하여 제거할 수 있으며, 제 1 희생막(126) 제거 시 제 1 라이너 절연막(125) 및 제 2 라이너 절연막(127)은 제거되지 않고 남겨지게 된다. 이로 인해 제 2 라이너 절연막(127) 하부에 에어 갭(Air Gap;129)이 형성되고, 에어 갭(129)들 사이에 티타늄 질화막(103), 제 1 금속층(104), 제 2 금속층(112) 및 금속 실리사이드층(110)의 적층 구조로 구성된 매립 비트라인(130)이 형성된다. 여기서, 매립 비트라인(130) 하부의 티타늄 질화막(103)은 글루층 역할을 하며, 매립 비트라인(130) 상부의 금속 실리사이드층(110)은 배리어 메탈층으로 사용되어 제 2 실리콘 기판(100b)과 매립 비트라인(130) 사이의 계면 저항을 낮추는 역할을 한다. 이와 같이 웨이퍼 내에 형성된 금속층을 이용하여 매립 비트라인(130)을 형성함에 따라 매립 비트라인(130)을 형성하는 별도의 공정을 수행하지 않아도 된다. 따라서, 매립 비트라인(130) 형성 공정의 난이도가 낮아져 반도체 소자를 용이하게 제조할 수 있으며, 공정 단계 또한 단순화되는 효과를 얻을 수 있다.
도 4g를 참조하면, 라인 패턴(123)들 사이의 제 2 라이너 절연막(127) 상부에 갭필 절연막(131)을 형성한다. 갭필 절연막(131)은 갭필 특성이 우수한 산화막으로 형성한다. 이후, 라인 패턴(123) 상단의 하드마스크층(122)이 노출될때까지 평탄화 공정을 진행한다.
도 4h를 참조하면, 라인 패턴(123) 상단의 하드마스크층(122) 및 갭필 절연막(131) 상부에 수직 게이트 영역을 오픈시키는 제 2 마스크 패턴(133)을 형성한다. 수직 게이트 영역은 매립 비트라인(130)과 수직한 방향(도 4h (i)의 X - X' 방향)으로 교차되어 연장되도록 형성할 수 있다.
그 다음, 도 4i (ⅰ)의 X - X'(매립 비트라인(130)이 연장된 방향과 수직하게 교차된 방향) 및 Y - Y'(매립 비트라인(130)이 연장된 방향)의 절단면에 따른 단면도인 도 4i (ⅱ) 및 (ⅲ)을 참조하면, 제 2 마스크 패턴(133)을 식각 마스크로 하부의 갭필 절연막(131) 및 라인 패턴(123) 상측을 식각하여 다수의 필라 패턴(135)을 형성한다. 제 2 마스크 패턴(133)이 매립 비트라인(130)과 수직한 방향으로 교차되어 노출되므로 라인 패턴(123) 상측이 식각되면서 각각 분리된 기둥 형태의 필라 패턴(135)이 형성된다.
도 4j를 참조하면, 필라 패턴(135)을 포함하는 전체 표면에 게이트 절연막(미도시)을 형성한다. 게이트 절연막(미도시)은 산화공정을 진행하여 산화막으로 형성할 수 있다. 이후, 게이트 절연막(미도시)이 형성된 필라 패턴(135) 및 식각된 갭필 절연막(131)을 포함하는 전체 표면에 게이트 도전막(137)을 형성한다. 게이트 도전막(137)은 티타늄(Ti), 티타늄 질화막(TiN) 및 이들의 조합으로 형성할 수 있다. 이때, 형성된 게이트 도전막(137)의 두께가 후속으로 형성되는 게이트의 선폭이 된다.
도 4k를 참조하면, 하드마스크층(122) 및 필라 패턴(135) 사이의 제 2 실리콘 기판(100b) 상부의 게이트 도전막(137)을 식각하여 필라 패턴(135) 측벽에 각각 분리된 게이트(137a)를 형성한다. 이때, 게이트 도전막(137)을 식각하는 공정은 비등방성 식각 공정으로 진행하며, 필라 패턴(135) 상부의 버퍼막(120) 및 하드마스크층(122)이 노출될때까지 식각을 진행하는 것이 바람직하다.
그 다음 도 4l을 참조하면, 필라 패턴(135) 및 게이트(137a)를 포함하는 전체 상부에 제 2 희생막(140)을 형성한 후 평탄화 공정을 진행하여 필라 패턴(135) 상측의 하드마스크층(122)이 노출되도록 한다.
다음으로, 도 4m을 참조하면, 셀 영역의 노출된 하드마스크층(122) 및 버퍼층(120)을 제거하여 필라 패턴(135) 상측을 노출시킨다. 하드마스크층(122) 및 버퍼층(120)이 제거된 부분이 저장전극 콘택 영역이 된다.
이후, 도 4n를 참조하면, 하드마스크층(122) 및 버퍼층(120)이 제거된 저장전극 콘택 영역에 폴리실리콘층을 매립하여 저장전극 콘택 플러그(143)를 형성한다.
도 4o를 참조하면, 저장전극 콘택 플러그(143) 및 제 2 희생막(140)을 포함하는 전체 상부에 캡핑막(145)을 형성한다. 캡핑막(145)은 질화막을 포함하는 물질로 형성할 수 있다.
도 4p를 참조하면, 캡핑막(145) 상부에 주변회로 영역의 활성영역 및 소자분리막을 정의하는 제 3 마스크 패턴(147)을 형성한다. 제 3 마스크 패턴(147)은 소자분리 영역이 오픈되도록 형성한다. 주변회로 영역에서의 활성 영역은 다수의 바 형태로 형성되며 각각 일정 간격 이격되어 위치한다.
도 4q를 참조하면, 제 3 마스크 패턴(147)을 식각 마스크로 주변회로 영역의 캡핑막(145), 하드마스크층(122), 버퍼막(120) 및 제 2 실리콘 기판(100b)을 식각하여 소자분리용 트렌치(149)를 형성한다. 소자분리용 트렌치(149)는 제 2 실리콘 기판(100b) 하부의 실리콘 산화막 패턴(106a)이 노출될때까지 식각한다. 소자분리용 트렌치(149) 형성 시 주변회로 영역에 형성된 얼라인먼트 키(107)가 제거될 수 있다. 얼라인먼트 키(107)의 위치는 주변회로 영역의 어디라도 관계 없으므로 소자분리용 트렌치(149)가 형성되는 영역과 중복되지 않는다면 제거되지 않고 남겨질 수 도 있다. 이후, 제 3 마스크 패턴(147)을 제거한다.
도 4r을 참조하면, 소자분리용 트렌치(149)를 포함하는 전체 상부에 소자분리용 산화막을 형성한 후 캡핑막(145)이 노출될때까지 평탄화 공정을 진행하여 주변회로 영역에 소자분리막(151)을 형성한다.
도 4s를 참조하면, 주변회로 영역을 오픈시키는 마스크 패턴(미도시)을 형성한 후 주변회로 영역의 캡핑막(145) 및 하드마스크층(122)을 제거한다. 캡핑막(145) 및 하드마스크층(122)이 제거되면서 활성영역을 정의하는 제 2 실리콘 기판(100b)이 노출된다. 캡핑막(145) 및 하드마스크층(122)이 제거되어 노출된 제 2 실리콘 기판(100b) 표면에 산화공정을 진행하여 게이트 산화막(153)을 형성하고, 게이트 산화막(153)이 형성된 전체 상부에 게이트 도전물질(155)을 형성한다. 여기서, 게이트 도전물질(155)은 폴리실리콘을 포함한 물질로 형성할 수 있다.
도 4t를 참조하면, 셀 영역의 캡핑막(145) 및 주변회로 영역의 소자분리막(151)이 노출될때까지 평탄화 공정을 진행한다. 즉, 셀 영역에 형성된 게이트 도전물질(155)을 제거한다.
도 4u를 참조하면, 셀 영역 및 주변회로 영역의 전체 상부에 게이트 하드마스크층(157)을 형성한다. 게이트 하드마스크층(157)은 산화막으로 형성할 수 있다. 다음으로, 주변회로 영역의 게이트 하드마스크층(157) 상부에 게이트 영역을 정의하는 게이트 마스크 패턴(159)을 형성한다.
도 4v를 참조하면, 게이트 마스크 패턴(159)을 식각 마스크로 게이트 하드마스크층(157), 게이트 도전물질(155) 및 게이트 산화막(153)을 순차적으로 식각하여 주변회로 영역에 게이트 패턴(160)을 형성한다.
다음으로, 도 4w를 참조하면, 게이트 패턴(160)이 형성된 주변회로 영역을 포함하는 전체 상부에 제 1 층간 절연막(163)을 형성한다. 그리고, 주변회로 영역의 제 1 층간 절연막(163) 및 게이트 하드마스크층(157)을 식각하여 제 2 실리콘 기판(100b)의 활성영역 및 게이트 도전물질(155)을 노출시키는 콘택홀을 형성하고, 주변회로 영역과 인접한 셀 영역의 제 1 층간 절연막(163), 하드마스크층(157), 캡핑막(145) 및 갭필 산화막(140)을 식각하여 매립 비트라인(130)을 노출시키는 콘택홀을 형성한다.
다음으로, 이 콘택홀들 내에 도전물질을 매립하여 콘택 플러그(165)을 포함하는 제 1 층간 절연막(163) 상부에 금속 물질을 증착한다. 그리고, 이 금속 물질을 패터닝하여 각각의 콘택 플러그(165)와 접속되는 금속 배선(167)을 형성한다. 다음으로, 금속 배선(167)을 포함하는 제 1 층간 절연막(163) 상부에 제 2 층간 절연막(169)을 형성하고, 셀 영역의 제 2 층간 절연막(169), 제 1 층간 절연막(163), 게이트 하드마스크층(157) 및 캡핑막(145)을 식각하여 저장전극 콘택 플러그(143)이 노출되는 저장전극 영역을 형성한다. 이후, 저장전극 영역 내에 도전물질을 증착하여 저장전극 콘택 플러그(143)과 접속되는 저장전극(171)을 형성한다.
상술한 바와 같이, 셀 영역에는 SMS 구조의 웨이퍼를 사용함으로써 별도의 매립 비트라인을 형성할 필요없이 웨이퍼의 금속층을 매립 비트라인으로 사용할 수 있으며, 주변회로 영역에는 SOI 구조의 웨이퍼를 사용함으로써 벌크 실리콘으로 이루어진 기판에 형성된 소자와 비교해서 작은 접합 용량(Junction Capacitance)에 의한 고속화, 낮은 문턱 전압에 의한 저전압화 및 완전한 소자분리에 의한 래치-업 특성이 향상되는 효과를 얻을 수 있다.

Claims (28)

  1. 셀 영역 및 주변회로 영역을 포함하는 반도체 기판에 있어서,
    상기 셀 영역에 구비되며 제 1 실리콘 기판, 금속층 및 제 2 실리콘 기판이 적층된 SMS(Silicon - Metal - Silicon) 구조의 웨이퍼; 및
    상기 주변회로 영역에 구비되며 상기 제 1 실리콘 기판, 실리콘 절연막 및 상기 제 2 실리콘 기판이 적층된 SOI(Silicon On Insulator) 구조의 웨이퍼
    를 포함하는 것을 특징으로 하는 반도체 소자.
  2. 청구항 1에 있어서,
    상기 금속층 상부에 금속실리사이드층을 더 포함하는 것을 특징으로 하는 반도체 소자.
  3. 청구항 1에 있어서,
    상기 금속층은 텅스텐을 포함하는 것을 특징으로 하는 반도체 소자.
  4. 청구항 1에 있어서,
    상기 제 1 실리콘 기판 상부에 실리콘 산화막 및 글루층을 더 포함하는 것을 특징으로 하는 반도체 소자.
  5. 청구항 2에 있어서,
    상기 셀 영역의 상기 금속 실리사이드층과 상기 주변회로 영역의 실리콘 절연막은 동일한 높이인 것을 특징으로 하는 반도체 소자.
  6. 청구항 1에 있어서,
    상기 주변회로 영역의 상기 제 2 실리콘 기판 내에 얼라인먼트 키(Alignment Key)를 더 포함하는 것을 특징으로 하는 반도체 소자.
  7. 제 1 실리콘 기판에 제 1 금속층이 적층된 제 1 웨이퍼를 형성하는 단계;
    제 2 실리콘 기판의 주변회로 영역에 실리콘 절연막 패턴을 형성하는 단계;
    상기 실리콘 절연막 패턴을 포함하는 상기 제 2 실리콘 기판 전체 상부에 제 2 금속층이 적층된 제 2 웨이퍼를 형성하는 단계; 및
    상기 제 1 웨이퍼 및 상기 제 2 웨이퍼를 접착하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 청구항 7에 있어서,
    상기 주변회로 영역의 제 2 실리콘 기판을 식각하여 리세스를 형성하는 단계; 및
    상기 리세스에 실리콘 절연막을 매립하여 얼라인먼트 키를 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 청구항 7에 있어서,
    상기 제 1 금속층 및 제 2 금속층은 텅스텐을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 청구항 7에 있어서,
    상기 제 2 금속층의 하부에 금속 실리사이드층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 청구항 7에 있어서,
    상기 제 2 웨이퍼를 형성하는 단계 이후,
    상기 제 2 웨이퍼 전면에 이온주입 공정을 진행하여 상기 제 2 실리콘 기판 내에 이온주입층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 청구항 11에 있어서,
    상기 이온주입 공정은 수소 이온을 이용하여 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 청구항 7에 있어서,
    상기 제 1 웨이퍼 및 상기 제 2 웨이퍼를 접착하는 단계는
    상기 제 1 웨이퍼의 상기 제 1 금속층에 상기 제 2 웨이퍼의 상기 제 2 금속층이 서로 맞닿도록 접착하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. 청구항 7에 있어서,
    상기 제 1 웨이퍼 및 상기 제 2 웨이퍼를 접착하는 단계는 이후,
    열처리 공정을 진행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 청구항 11에 있어서,
    상기 제 1 웨이퍼 및 상기 제 2 웨이퍼를 접착하는 단계 이후,
    상기 이온주입층 및 상기 이온주입층 상부의 상기 제 2 실리콘 기판을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  16. 제 1 실리콘 기판, 금속층 및 제 2 실리콘 기판이 적층된 SMS(Silicon - Metal - Silicon) 구조의 셀 영역과, 상기 제 1 실리콘 기판, 실리콘 절연막 및 상기 제 2 실리콘 기판이 적층된 SOI(Silicon On Insulator) 구조의 주변회로 영역을 포함하는 반도체 소자에 있어서,
    상기 셀 영역의 상기 제 1 실리콘 기판 상부에 구비되며, 상기 금속층을 포함하는 라인 형태의 매립 비트라인;
    상기 매립 비트라인 상부에 구비되며, 상기 제 2 실리콘 기판이 식각되어 형성된 다수의 필라 패턴; 및
    상기 필라 패턴 측벽에 구비되어 다수의 필라 패턴들을 연결하는 게이트
    를 포함하는 반도체 소자.
  17. 청구항 16에 있어서,
    상기 금속층은 텅스텐을 포함하는 것을 특징으로 하는 반도체 소자.
  18. 청구항 16에 있어서,
    상기 금속층 하부에 글루층을 더 포함하고, 상기 금속층 상부에 금속 실리사이드층을 더 포함하는 것을 특징으로 하는 반도체 소자.
  19. 청구항 18에 있어서,
    상기 글루층은 티타늄 질화막을 포함하고, 상기 금속 실리사이드층은 코발트 실리사이드를 포함하는 것을 특징으로 하는 반도체 소자.
  20. 청구항 6에 있어서,
    상기 게이트는 상기 매립 비트라인과 교차되는 방향을 따라 연장된 라인 형태인 것을 특징으로 하는 반도체 소자.
  21. 청구항 16에 있어서,
    상기 주변회로 영역의 상기 제 2 실리콘 기판 내에 얼라인먼트 키를 더 포함하는 것을 특징으로 하는 반도체 소자.
  22. 청구항 16에 있어서,
    상기 주변회로 영역의 상기 제 2 실리콘 기판 상부에 페리 게이트를 더 포함하는 것을 특징으로 하는 반도체 소자.
  23. 제 1 실리콘 기판, 금속층 및 제 2 실리콘 기판이 적층된 SMS(Silicon - Metal - Silicon) 구조의 셀 영역과, 상기 제 1 실리콘 기판, 실리콘 절연막 및 상기 제 2 실리콘 기판이 적층된 SOI(Silicon On Insulator) 구조의 주변회로 영역을 포함하는 웨이퍼를 형성하는 단계;
    상기 셀 영역의 상기 제 2 실리콘 기판, 상기 금속층 및 상기 제 1 실리콘 기판을 식각하여 라인 패턴을 형성하는 단계;
    상기 라인 패턴들 사이의 저부에 희생막을 형성하는 단계;
    상기 희생막 및 라인 패턴들을 포함하는 전체 표면에 라이너 절연막을 형성하는 단계; 및
    상기 희생막을 제거하여 상기 셀 영역에 상기 금속층을 포함하는 매립 비트라인을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  24. 청구항 23에 있어서,
    상기 매립 비트라인을 형성하는 단계 이후,
    상기 라인 패턴 및 상기 라이너 절연막을 포함하는 전체 상부에 갭필막을 형성하는 단계;
    상기 갭필막, 상기 라이너 절연막 및 상기 라인 패턴 상측의 상기 제 2 실리콘 기판을 식각하여 다수의 필라 패턴을 형성하는 단계; 및
    상기 필라 패턴 측면에 상기 다수의 필라 패턴들을 연결하는 게이트를 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  25. 청구항 24에 있어서,
    상기 갭필막, 상기 라이너 절연막 및 상기 라인 패턴 상측을 식각하여 다수의 필라 패턴을 형성하는 단계는
    상기 매립 비트라인과 수직한 방향으로 교차하는 라인 형태의 마스크 패턴을 형성하는 단계; 및
    상기 마스크 패턴을 식각 마스크로 상기 갭필막, 상기 라이너 절연막 및 상기 라인 패턴 상측의 상기 제 2 실리콘 기판을 식각하는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  26. 청구항 24에 있어서,
    상기 게이트는 상기 매립 비트라인과 수직한 방향으로 교차하며, 상기 필라 패턴 양측에 라인 형태로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  27. 청구항 24에 있어서,
    상기 게이트를 형성하는 단계 이후,
    상기 필라 패턴 상부에 저장전극 콘택을 형성하고, 상기 저장전극 콘택과 접속하는 저장전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  28. 청구항 24에 있어서,
    상기 필라 패턴 측면에 상기 다수의 필라 패턴들을 연결하는 게이트를 형성하는 단계 이후,
    상기 주변회로 영역의 상기 제 2 실리콘 기판을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치 내에 산화막을 매립하여 소자분리막을 형성하는 단계; 및
    상기 제 2 실리콘 기판 상부에 페리 게이트를 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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