KR101328667B1 - 트렌치 게이트형 ｍｏｓｆｅｔ의 제조 방법 - Google Patents
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Abstract
본 발명은 트렌치 게이트형 MOSFET의 제조 방법에 관한 것이다. 본 발명에 따른 트렌치 게이트형 MOSFET의 제조 방법은, 제1 도전형 실리콘 기판의 상면에 형성되고 주변 영역과 액티브 영역을 포함하는 제2 도전형 에피택셜층의 주변 영역에서 복수의 FLR이 형성될 복수의 영역에, 제3 도전형 불순물을 주입하기 위한 제1 주입 공정을 실행하는 단계; 상기 복수의 영역 및 상기 액티브 영역에, 도즈량(Y)(1.3×1013ions/㎠≤Y≤1.5×1013ions/㎠)으로 제3 도전형 불순물을 주입하기 위한 제2 주입 공정을 실행하는 단계; 상기 제1 및 제2 주입 공정에서 주입된 상기 제3 도전형 불순물이 상기 제2 도전형 에피택셜층내에 확산되어 복수의 FLR 및 제3 도전형 베이스 영역이 생성되도록, 확산 공정을 실행하는 단계; 상기 제3 도전형 베이스 영역 상부내에 소스 영역들 및 제4 도전형 베이스 영역을 정의하는 단계; 상기 소스 영역들 사이에 설정된 깊이(D)로 적어도 하나의 트렌치를 형성하기 위한 식각 공정을 실행하는 단계; 및 상기 적어도 하나의 트렌치를 폴리 실리콘층으로 매립하여 게이트 전극을 형성하는 단계를 포함한다. 본 발명에 따르면, 항복 전압이 증가되고 에피택셜층의 비저항 및 두께와 온 저항이 감소되고, FLR의 점유 면적이 감소되어 전체 칩 사이즈가 감소된 트렌치 게이트형 MOSFET가 얻어질 수 있다.
Description
본 발명은 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)의 제조 방법에 관한 것으로서, 더욱 상세하게는, 트렌치 게이트형 MOSFET의 제조 방법에 관한 것이다.
일반적으로, 전력용 MOSFET는 우수한 스위칭 능력과 비교적 큰 입력 임피던스를 갖기 때문에 구동 회로를 단순화할 수 있다는 장점이 있다. 전력용 MOSFET는 예를 들어, LED 조명용 SMPS(Switched Mode Power Supply)의 파워 스위칭 소자 등과 같이 다양한 전원 회로의 파워 스위칭 소자로서 사용되고 있다. 전력용 MOSFET의 고전압 스위칭 능력이 향상되기 위해서는 그것의 항복전압에 영향을 주지 않으면서 그것의 온 저항이 감소될 필요가 있다.
도 1에 도시된 것과 같이, 전력용 MOSFET의 저항 성분에는 채널 영역의 저항(RC), JFET(Junction Field Effect Transistor) 영역의 저항(RJ), 에피택셜(epitaxial)층의 저항(RE), 및 기판의 저항(RS)이 있다. 도 2를 참고하면, 전력용 MOSFET가 높은 항복 전압을 가질수록, 소자의 전체 온 저항에서 에피택셜(epitaxial)층의 저항(RE)이 차지하는 비율이 급격하게 증가하는 것을 알 수 있다. 다시 말해서, MOSFET의 에피택셜(epitaxial)층의 비저항 및 두께가 증가하면, MOSFET의 항복 전압이 증가할 수 있지만, MOSFET의 온 저항도 급격히 증가해버리는 문제가 있다. 따라서 전력용 MOSFET의 항복 전압을 증가시키면서 그 온 저항을 감소시킬 수 있는 방안이 절실히 요구되고 있다.
한편, 전력용 MOSFET의 항복 전압 특성을 향상시키기 위해, 액티브 영역(즉, 소자)의 모서리 부분에 FLR(Field Limiting Ring)이 적용되고 있다. FLR은 공핍 영역의 경계를 확장시키고 곡률 접합에서의 전계를 낮추는 역할을 한다. 그러나 FLR의 점유 면적으로 인하여 전체 칩 사이즈가 증가하는 문제가 있다. 이러한 문제는 최근 전자제품들의 소형화됨에 따라 더욱 심각하게 나타나고 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 에피택셜층 내에 설정된 범위의 깊이로 게이트용 트렌치를 형성하는 공정과, 설정된 범위의 도즈량으로 베이스 영역에 불순물을 주입하는 공정을 포함함으로써, 베이스 영역의 저농도 접합에 따른 이중 확산 현상에 의해, 항복 전압을 증가시키고 에피택셜층의 비저항 및 두께와 온 저항을 감소시키고, FLR의 점유 면적을 줄여 전체 칩 사이즈를 줄일 수 있는 트렌치 게이트형 MOSFET의 제조 방법을 제공하는 데 있다.
본 발명의 기술적 과제는 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들이 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기한 기술적 과제를 달성하기 위한 본 발명에 따른 트렌치 게이트형 MOSFET의 제조 방법은, 제1 도전형 실리콘 기판의 상면에 형성되고 주변 영역과 액티브(active) 영역을 포함하는 제2 도전형 에피택셜층의 주변 영역에서 복수의 FLR(Field Limiting Ring)이 형성될 복수의 영역에, 제3 도전형 불순물을 주입하기 위한 제1 주입 공정을 실행하는 단계; 상기 복수의 영역 및 상기 액티브 영역에, 도즈량(Y)(1.3×1013ions/㎠≤Y≤1.5×1013ions/㎠)으로 제3 도전형 불순물을 주입하기 위한 제2 주입 공정을 실행하는 단계; 상기 제1 및 제2 주입 공정에서 주입된 상기 제3 도전형 불순물이 상기 제2 도전형 에피택셜층 내에 확산되어 복수의 FLR 및 제3 도전형 베이스 영역이 생성되도록, 확산 공정을 실행하는 단계; 상기 제3 도전형 베이스 영역 상부내에 소스 영역들 및 제4 도전형 베이스 영역을 정의하는 단계; 상기 소스 영역들 사이에 설정된 깊이(D)로 적어도 하나의 트렌치를 형성하기 위한 식각 공정을 실행하는 단계; 및 상기 적어도 하나의 트렌치를 폴리 실리콘층으로 매립하여 게이트 전극을 형성하는 단계를 포함한다.
상술한 것과 같이, 본 발명에 따른 트렌치 게이트형 MOSFET의 제조 방법은 에피택셜층내에 설정된 범위의 깊이로 게이트용 트렌치를 형성하는 공정과, 설정된 범위의 도즈량으로 베이스 영역에 불순물을 주입하는 공정을 포함하므로, 트렌치 게이트형 MOSFET내에서 베이스 영역의 저농도 접합에 따른 이중 확산 현상이 발생할 수 있다. 그 결과, 항복 전압이 증가되고 에피택셜층의 비저항 및 두께와 온 저항이 감소되고, FLR의 점유 면적이 감소되어 전체 칩 사이즈가 감소된 트렌치 게이트형 MOSFET가 얻어질 수 있다.
도 1은 종래의 전력용 MOSFET의 단면 구조 및 저항 성분을 나타내는 도면이다.
도 2는 종래의 전력용 MOSFET의 항복 전압별 저항 성분의 비율을 나타내는 그래프이다.
도 3 내지 도 18은 본 발명의 일실시예에 따른 트렌치 게이트형 MOSFET의 제조 과정을 나타내는 단면도이다.
도 19는 도 6에 도시된 단면도와 관련한 과정에서 베이스 영역에 주입되는 불순물의 도즈량 변화에 따른 트렌치 게이트형 MOSFET의 문턱 전압의 변화를 나타내는 그래프이다.
도 20은 도 6에 도시된 단면도와 관련한 과정에서 베이스 영역에 주입되는 불순물의 도즈량 변화에 따른 트렌치 게이트형 MOSFET의 항복 전압의 변화를 나타내는 그래프이다.
도 21은 도 6에 도시된 단면도와 관련한 과정에서 베이스 영역에 주입되는 불순물의 도즈량 변화에 따른 트렌치 게이트형 MOSFET의 드레인 전압과 드레인 전류의 변화를 나타내는 그래프이다.
도 22는 도 11에 도시된 단면도와 관련한 과정에서 식각 가스의 종류에 따른 식각 결과를 비교적으로 나타낸 표이다.
도 23은 도 11에 도시된 단면도와 관련한 과정에서 서로 다른 공정 조건으로 식각하기 위한 공정 레서피(recipe) 및 식각 결과를 나타내는 표이다.
도 24는 도 23에 도시된 공정 레서피에 따라 식각된 트렌치들의 SEM(Scanning Electron Microscope) 이미지를 나타내는 도면이다.
도 25는 본 발명의 일실시예에 따른 제조 과정에 의해 제조된 트렌치 게이트형 MOSFET와, 종래의 제조 과정에 의해 제조된 전력용 MOSFET에 각각 전압이 인가될 때, 전계의 분포를 나타내는 도면이다.
도 26은 본 발명의 일실시예에 따른 제조 과정에 의해 제조된 트렌치 게이트형 MOSFET의 개략적인 평면도이다.
도 27은 본 발명의 일실시예에 따른 제조 과정에 의해 제조된 트렌치 게이트형 MOSFET와 평면형 MOSFET의 크기를 비교하기 위한 단면도이다.
도 28은 본 발명의 일실시예에 따른 제조 과정에 의해 제조된 트렌치 게이트형 MOSFET의 상세 단면도이다.
도 29는 도 28에 도시된 트렌치 게이트형 MOSFET에 전압이 인가될 때 전계의 분포를 나타내는 도면이다.
도 30은 도 28에 도시된 셀 피치(cell pitch) 및 게이트 폭 크기의 변화에 따른 트렌치 게이트형 MOSFET의 문턱 전압의 변화를 나타내는 그래프이다.
도 31은 도 28에 도시된 셀 피치 및 게이트 폭 크기의 변화에 따른 트렌치 게이트형 MOSFET의 항복 전압의 변화를 나타내는 그래프이다.
도 32는 도 28에 도시된 셀 피치 및 게이트 폭 크기의 변화에 따른 트렌치 게이트형 MOSFET의 드레인 전압 및 드레인 전류의 변화를 나타내는 그래프이다.
도 2는 종래의 전력용 MOSFET의 항복 전압별 저항 성분의 비율을 나타내는 그래프이다.
도 3 내지 도 18은 본 발명의 일실시예에 따른 트렌치 게이트형 MOSFET의 제조 과정을 나타내는 단면도이다.
도 19는 도 6에 도시된 단면도와 관련한 과정에서 베이스 영역에 주입되는 불순물의 도즈량 변화에 따른 트렌치 게이트형 MOSFET의 문턱 전압의 변화를 나타내는 그래프이다.
도 20은 도 6에 도시된 단면도와 관련한 과정에서 베이스 영역에 주입되는 불순물의 도즈량 변화에 따른 트렌치 게이트형 MOSFET의 항복 전압의 변화를 나타내는 그래프이다.
도 21은 도 6에 도시된 단면도와 관련한 과정에서 베이스 영역에 주입되는 불순물의 도즈량 변화에 따른 트렌치 게이트형 MOSFET의 드레인 전압과 드레인 전류의 변화를 나타내는 그래프이다.
도 22는 도 11에 도시된 단면도와 관련한 과정에서 식각 가스의 종류에 따른 식각 결과를 비교적으로 나타낸 표이다.
도 23은 도 11에 도시된 단면도와 관련한 과정에서 서로 다른 공정 조건으로 식각하기 위한 공정 레서피(recipe) 및 식각 결과를 나타내는 표이다.
도 24는 도 23에 도시된 공정 레서피에 따라 식각된 트렌치들의 SEM(Scanning Electron Microscope) 이미지를 나타내는 도면이다.
도 25는 본 발명의 일실시예에 따른 제조 과정에 의해 제조된 트렌치 게이트형 MOSFET와, 종래의 제조 과정에 의해 제조된 전력용 MOSFET에 각각 전압이 인가될 때, 전계의 분포를 나타내는 도면이다.
도 26은 본 발명의 일실시예에 따른 제조 과정에 의해 제조된 트렌치 게이트형 MOSFET의 개략적인 평면도이다.
도 27은 본 발명의 일실시예에 따른 제조 과정에 의해 제조된 트렌치 게이트형 MOSFET와 평면형 MOSFET의 크기를 비교하기 위한 단면도이다.
도 28은 본 발명의 일실시예에 따른 제조 과정에 의해 제조된 트렌치 게이트형 MOSFET의 상세 단면도이다.
도 29는 도 28에 도시된 트렌치 게이트형 MOSFET에 전압이 인가될 때 전계의 분포를 나타내는 도면이다.
도 30은 도 28에 도시된 셀 피치(cell pitch) 및 게이트 폭 크기의 변화에 따른 트렌치 게이트형 MOSFET의 문턱 전압의 변화를 나타내는 그래프이다.
도 31은 도 28에 도시된 셀 피치 및 게이트 폭 크기의 변화에 따른 트렌치 게이트형 MOSFET의 항복 전압의 변화를 나타내는 그래프이다.
도 32는 도 28에 도시된 셀 피치 및 게이트 폭 크기의 변화에 따른 트렌치 게이트형 MOSFET의 드레인 전압 및 드레인 전류의 변화를 나타내는 그래프이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 명세서 전체에 걸쳐 동일한 참조부호는 동일한 구성요소를 지칭한다.
도 3 내지 도 18은 본 발명의 일실시예에 따른 트렌치 게이트형 MOSFET의 제조 과정을 나타내는 단면도이다.
먼저, 도 3을 참고하면, 제1 도전형(예를 들어, 고농도 n+형) 실리콘(Si) 기판(101)의 상면에 제2 도전형(예를 들어, 저농도 n-형) 에피택셜층(epitaxial)(102)이 예를 들어, 46㎛의 두께로 형성된다. 제2 도전형 에피택셜층(102)의 비저항(resistivity)은 예를 들어, 11.5Ω㎝로 설정될 수 있다.
제2 도전형 에피택셜층(102)의 상면에 필드(field) 산화막(103)이 예를 들어, 10000±500Å의 두께로 형성된 후, 포토레지스트(photoresist) 마스킹 공정이 실행된다.
포토레지스트 마스킹 공정에서, 포토레지스트(104)는 주변 영역 중에서 JTE(Junction Termination Extension) 및 복수의 FLR(Field Limiting Ring)이 형성될 복수의 영역(A1∼A4)(도 4참고)에 대응하는 부분의 필드 산화막(103)이 노출되도록 패터닝된다. 패터닝된 포토레지스트(104)를 식각 마스크로 사용하는 식각 공정이 실행되어, 복수의 영역(A1∼A4)에 대응하는 부분의 필드 산화막(103)이 제거된다.
이 후, 도 4에 도시된 것과 같이, 복수의 영역(A1∼A4)에 대응하는 제2 도전형 에피택셜층(102) 상부내에 제3 도전형(예를 들어, p-형) 불순물(105)이 주입된다. 이때, 제3 도전형 불순물(105)로서 붕소(B) 이온이 사용될 수 있고, 대략 1×1015ions/㎠의 도즈(dose)량과 주입 에너지 80KeV의 조건에서 불순물 주입 공정이 실행될 수 있다.
도 5를 참고하면, 포토레지스트(104)가 제거된 후, 포토레지스트 마스킹 공정이 실행된다. 포토레지스트 마스킹 공정에서, 포토레지스트(106)는 액티브(active) 영역에 대응하는 부분의 필드 산화막(103)이 노출되도록 패터닝된다. 패터닝된 포토레지스트(106)를 식각 마스크로 사용하는 식각 공정이 실행되어, 액티브 영역에 대응하는 부분의 필드 산화막(103)이 제거된다. 포토레지스트(106)가 제거된 후, 전체 구조 상부에 버퍼(buffer) 산화막(107)이 예를 들어, 400±50Å의 두께로 형성된다.
이 후, 도 6에 도시된 것과 같이, 복수의 영역(A1∼A4) 및 액티브 영역에 대응하는 제2 도전형 에피택셜층(102) 상부내에 제3 도전형(예를 들어, p-형) 불순물(105)이 주입된다. 이때, 제3 도전형 불순물(105)로서 붕소(B) 이온이 사용될 수 있고, 도즈량(Y)(단, Y는 1.3×1013ions/㎠≤Y≤1.5×1013ions/㎠의 범위를 만족함)과 주입 에너지 80KeV의 조건에서 불순물 주입 공정이 실행될 수 있다. 가장 바람직하게, 도즈량(Y) 1.4×1013ions/㎠, 주입 에너지 80KeV의 조건에서 불순물 주입 공정이 실행될 수 있다.
도 7을 참고하면, 1150℃의 온도에서 150분간 확산(Drive-in) 공정이 실행된다. 그 결과, 복수의 영역(A1∼A4)과 액티브 영역에 주입된 제3 도전형 불순물(105)이 제2 도전형 에피택셜층(102)내에 확산되어, JTE(108'), 복수의 FLR(108), 및 제3 도전형 베이스 영역(109)이 생성된다. JTE(108')는 제3 도전형 베이스 영역(109)에 인접하여 형성된다.
도 8을 참고하면, 전체 구조 상부에 포토레지스트(110)가 도포된 후, 소스 영역들의 위치에 대응하는 부분의 버퍼 산화막(107)이 노출되도록 패터닝된다. 그 후, 소스 영역들에 대응하는 제3 도전형 베이스 영역(109)의 상부내에 제1 도전형 불순물(111)이 주입된다. 이때, 제1 도전형 불순물(111)로서 인(P) 이온이 사용될 수 있고, 5.0×1015ions/㎠의 도즈량과 100KeV의 주입 에너지 조건에서 불순물 주입 공정이 실행될 수 있다.
도 9를 참고하면, 포토레지스트(110)가 제거된 후, 전체 구조 상부에 포토레지스트(112)가 도포되고, 제4 도전형 베이스 영역들의 위치에 대응하는 부분의 버퍼 산화막(107)이 노출되도록 패터닝된다. 그 후, 제4 도전형 베이스 영역들에 대응하는 제3 도전형 베이스 영역(109)의 상부내에 제4 도전형(예를 들어, p+형) 불순물(113)이 주입된다. 이때, 제4 도전형 불순물(113)로서 붕소(B) 이온이 사용될 수 있고, 3.0×1015ions/㎠의 도즈량과 120KeV의 주입 에너지 조건에서 불순물 주입 공정이 실행될 수 있다.
도 10을 참고하면, 포토레지스트(112)가 제거된 후, 전체 구조 상부에 포토레지스트(114)가 도포되고, 소스 영역들 사이(즉, 게이트 전극이 형성될 영역)의 위치에 대응하는 버퍼 산화막(107)이 노출되도록 패터닝된다.
패터닝된 포토레지스트(114)를 식각 마스크로 사용하는 식각 공정이 실행되어, 소스 영역들 사이에 위치한 부분인, 버퍼 산화막(107), 제3 도전형 베이스 영역(109), 및 제2 도전형 에피택셜층(102)의 일부가 제거되어, 트렌치(TG)가 형성된다. 이때, 식각 공정에서 사용되는 식각 가스는 SF6를 포함할 수 있다.
트렌치(TG)는 설정된 깊이(D)(단, D는 3.3㎛≤D≤3.7㎛의 범위를 만족함)로 형성되고, 그 저면은 제2 도전형 에피택셜층(102)으로 이루어진다. 가장 바람직하게, 트렌치(TG)의 깊이(D)는 3.5㎛로 설정될 수 있다.
도 12를 참고하면, 트렌치(TG)의 측벽 및 저면의 손상층을 제거하기 위한 희생 산화 공정이 실행된 후, 전체 구조 상부에 예를 들어, 900℃의 온도에서 900±50Å의 두께로 산화막(115)이 형성된다. 이때, 제3 도전형 베이스 영역(109)의 상부내에 주입된 제1 및 제4 도전형 불순물(111, 113)이 제3 도전형 베이스 영역(109)의 상부내에 확산되어, 소스 영역들(116) 및 제4 도전형 베이스 영역들(117)이 생성된다.
도 13을 참고하면, 전체 구조 상면에 폴리 실리콘층(118)이 퇴적된다. 이 퇴적 공정은, 폴리 실리콘층(118)으로, 트렌치(TG) 내부를 채우고 각각의 트렌치 셀들(미도시)을 연결함과 동시에 종단 영역에서의 필드 플레이트(field plate)를 형성하기 위한 공정이다. 폴리 실리콘층(118)은 트렌치(TG) 내부를 충분히 채우고 전체 구조 상부 표면의 굴곡이 일정 수준 이하로 되는 두께로 퇴적되는 것이 바람직하다. 이 후, 도핑 가스로서 POCl3(Phosphorus Oxichloride)를 흘려주는 가스 도핑 공정이 실행되고, 이 가스 도핑 공정에 의해 폴리 실리콘층(118)의 저항 성분이 감소될 수 있다.
폴리 실리콘층(118)의 상면에 포토레지스트(119)가 도포된 후, 게이트 전극이 형성될 영역을 제외한 나머지 부분의 폴리 실리콘층(118)이 노출되도록 패터닝된다. 이 후, 패터닝된 포토레지스트(119)를 식각 마스크로 사용하는 식각 공정이 실행된다. 그 결과, 트렌치(TG) 내부에 매립된 폴리 실리콘층을 제외한 나머지 폴리 실리콘층이 제거되어, 게이트 전극(120)이 형성된다.
도 14를 참고하면, 전체 구조 상면에 층간 절연막으로서 10000±1000Å의 두께로 BPSG(Borophosphosilicate glass)층(121)이 퇴적된 후, 950℃의 온도와 질소(N2) 분위기에서 30초간 리플로우(reflow) 공정이 실행된다. 리플로우 공정에 의해 BPSG 층(121)의 표면이 평탄화된다.
도 15를 참고하면, BPSG 층(121)의 상면에 포토레지스트(122)가 도포된 후, 소스 영역들(116) 및 제4 도전형 베이스 영역들(117)에 대응하는 위치의 BPSG 층(121)이 노출되도록 패터닝된다.
도 16을 참고하면, 패터닝된 포토레지스트(122)를 식각 마스크로 사용하는 식각 공정이 실행되어, 노출된 BPSG 층(121)이 제거된다. 이 후, 30000∼40000Å의 두께로 금속층(123)이 증착되어, 소스 영역들(116) 및 제4 도전형 베이스 영역들(117)을 전기적으로 접속하는 소스 전극이 형성된다. 예를 들어, 금속층(123)으로서 알루미늄(Al)이 사용될 수 있다. 그 후, 실리콘 기판(101) 하부를 연마하는 그라인딩(grinding) 공정이 실행된다. 이때, 연마 두께는 350±20㎛로 설정될 수 있다.
도 17을 참고하면, 연마된 실리콘 기판(101)의 하면내에 제1 도전형 불순물(124)이 주입된다. 이때, 제1 도전형 불순물(124)로서 인(P) 이온이 사용될 수 있고, 3.0×1015ions/㎠의 도즈량과 50KeV의 주입 에너지 조건에서 불순물 주입 공정이 실행될 수 있다.
도 18을 참고하면, 450℃의 온도와 질소(N2) 분위기에서 30분간 어닐(anneal) 공정이 실행되고, 제1 도전형 불순물(124)이 주입된 실리콘 기판(101)의 하면상에 금속층(125)이 증착되어, 실리콘 기판(101)의 하면에 전기적으로 접속된 드레인 전극이 형성된다.
다음으로, 제3 도전형 베이스 영역(109)을 형성하기 위한 불순물 주입 공정에서 도즈량의 변화에 따른 트렌치 게이트형 MOSFET의 동작 특성을 확인하기 위한 시뮬레이션(simulation)이 실시되었다. 이 시뮬레이션에서, 도즈량을 1.0×1013ions/㎠ ∼ 2.0×1013ions/㎠까지 0.2×1013ions/㎠씩 증가시키면서 트렌치 게이트형 MOSFET의 전기적 특성을 분석하였다.
분석 결과는 도 19 내지 도 21에 도시된 그래프와 같다. 도 19는 트렌치 게이트형 MOSFET의 문턱 전압의 변화를 나타내는 그래프이고, 도 20은 트렌치 게이트형 MOSFET의 항복 전압의 변화를 나타내는 그래프이다. 도 21은 트렌치 게이트형 MOSFET의 드레인 전압과 드레인 전류의 변화를 나타내는 그래프이다. 도 19 내지 도 21에 도시된 그래프의 분석 결과를 정리하면 아래의 표와 같다.
| 도즈량[ions/㎠] |
문턱전압[V] |
항복전압[V] |
온 상태 강하 전압[V] |
온 저항[Ω] |
| 1.0×1013 | 2.4 | 535 | 3.92 | 0.218 |
| 1.2×1013 | 2.8 | 535 | 3.92 | 0.218 |
| 1.4×1013 | 3.0 | 535 | 3.94 | 0.219 |
| 1.6×1013 | 3.3 | 535 | 3.94 | 0.219 |
| 1.8×1013 | 3.6 | 535 | 3.95 | 0.219 |
| 2.0×1013 | 3.8 | 535 | 3.95 | 0.220 |
[표 1]과 도 19 내지 도 21에 도시된 그래프를 통하여, 제3 도전형 베이스 영역(109)을 형성하기 위한 불순물의 도즈량이 1.2×1013ions/㎠ ∼ 2.0×1013ions/㎠의 범위에 있을 때, 트렌치 게이트형 MOSFET의 문턱 전압이 2.5 ∼ 3.8V 그 항복 전압이 535V로서 원하는 성능 스펙내에 있음을 알 수 있다.
다음으로, 양산을 위한 공정 능력 검증을 위해, 트렌치(TG)를 형성하기 위한 식각 공정에서 식각 가스의 종류에 따른 식각 결과를 확인하기 위한 실험이 실시되었다. 트렌치의 형상 및 표면에 따라 트렌치 게이트형 MOSFET의 전류의 효율, 게이트 소스 간의 절연 내압 등이 결정되므로, 트렌치 식각 공정에서 트렌치의 형상 제어 및 표면 제어가 매우 중요하다. 본 실험에서는 종횡비(aspect ratio) 5:1이상, 트렌치 깊이 3.0∼4.0㎛ 수준의 식각 공정에 적용할 수 있는 것으로 알려져 있는 대표적인 식각 가스인, NF3, Cl2/O2, SF6를 각각 사용한 식각 공정이 실시되었으며, 그 실험 결과는 도 22에 도시된 표와 같다.
도 22를 참고하면, NF3가 식각 가스로서 사용될 경우, 비교적 공정 시간이 느린 단점이 있지만 트렌치의 표면 상태가 우수하며 소자의 누설 전류량이 적은 장점이 있다. SF6가 식각 가스로서 사용될 경우, 식각율 및 산화막 선택비가 우수한 장점이 있는 반면 추가의 표면 처리 공정이 필요하다.
한편, NF3가 식각 가스로서 사용된 경우와 Cl2/O2가 식각 가스로서 사용된 경우 모두 트렌치의 프로파일 슬로프(profile slope) 측면에서 문제가 없지만, 식각율 및 산화막 선택비 결과에서 3.0㎛이상의 트렌치를 형성하기에는 처리량(throughput) 및 요구되는 마스크 산화막의 두께 측면에서 적절하지 않음을 알 수 있다.
하지만 SF6가 식각 가스로서 사용될 경우, 식각율이 높기 때문에 양산성 측면에서 가장 우수하고, 트렌치의 슬로프도 89°의 수준을 보이므로 소자의 전류 흐름 측면에서도 가장 우수할 것으로 판단된다.
다음으로, 식각 가스 SF6를 사용하는 식각 공정으로서, 각각 공정 레서피(recipe)를 변화시키면서 공정 조건에 따른 식각 결과의 변화를 확인하기 위한 실험이 실시되었다. 각 공정의 레서피와 결과는 도 23 및 도 24에 도시된 것과 같다.
도 24의 SEM(Scanning Electron Microscope) 이미지에 각각 표시된 번호는 도 23에 도시된 레서피의 번호에 각각 대응한다. 도 23 및 도 24를 참고하면, 4번째 레서피에 따른 식각 공정에 의해 형성된 트렌치의 프로파일이 가장 우수한 것을 알 수 있다.
도 24에 도시된 SEM 이미지 중에서, 1번, 6번, 8번은 설정된 깊이만큼 식각 되지 않은 것을 나타내고, 2번, 3번, 5번, 7번, 9번은 식각된 표면이 매끄럽지 못하고, 트렌치의 상부보다 하부의 폭이 더 넓게 식각된 것을 나타낸다. 이처럼 트렌치의 상부에 비해 하부의 폭이 더 넓게 식각된 경우, 추후에 트렌치를 매립하는 과정에서 충전 물질이 트렌치의 깊은 곳까지 제대로 채워지지 않는 문제가 발생하게 된다. 3번, 5번, 7번, 9번 트렌치 상부의 약간 흰 부분은 불균일하게 식각된 면이 빛에 의해 반사된 것이다.
한편, 4번 트렌치의 경우 대체로 균일하게 식각되었고, 하부에 비해 상부의 폭이 더 넓게 식각된 것을 알 수 있다.
도 25는 본 발명의 일실시예에 따른 제조 과정에 의해 제조된 트렌치 게이트형 MOSFET와, 종래의 제조 과정에 의해 제조된 전력용 MOSFET에 각각 전압이 인가될 때, 전계의 분포를 나타내는 도면이다.
본 발명의 일실시예에 따른 제조 과정에 의해 제조된 트렌치 게이트형 MOSFET에 전압이 인가되면, 점선 원으로 표시된 부분에 이중 확산 현상이 발생하여 화살표(P1)로 나타낸 것과 같은 전계 분포를 나타내게 된다. 이에 비해, 종래의 제조 과정에 의해 제조된 전력용 MOSFET에 전압이 인가될 경우, 이중 확산 현상이 발생하지 않고 화살표(P2)로 나타낸 것과 같은 전계 분포를 나타내게 된다. 이중 확산 현상은 베이스 영역이 도즈량(Y)(단, Y는 1.3×1013ions/㎠≤Y≤1.5×1013ions/㎠의 범위를 만족함)에 의해 저농도로 도핑된 경우 발생할 수 있다.
이중 확산 현상이 발생할 경우, 트렌치 게이트형 MOSFET의 항복 전압이 증가하므로, 제2 도전형 에피택셜층(102)의 두께 및 비저항을 줄일 수 있고, 도 26에 도시된 것과 같이, 액티브 영역(201)의 주변에 형성되는 FLR 영역의 크기가 'S1(예를 들어, 300㎛)'에서 'S2(예를 들어, 200㎛)'로 감소할 수 있다. 또한, 제2 도전형 에피택셜층(102)의 두께와 FLR 영역 크기의 감소로 인하여, 전체 칩 사이즈가 대폭적으로 감소할 수 있다.
도 27은 본 발명의 일실시예에 따른 제조 과정에 의해 제조된 트렌치 게이트형 MOSFET와 평면형(Planar) MOSFET의 크기를 비교하기 위한 단면도이다.
도 27에 도시된 것과 같이, 트렌치 게이트형 MOSFET(200)의 게이트 전극(210)은 에피택셜층(220)내에 형성된다. 즉, 트렌치 게이트형 MOSFET(200)의 경우, JFET 영역이 존재하지 않기 때문에 온 저항과 셀(cell) 간격이 감소될 수 있다. 따라서 게이트 전극(11)이 에피택셜층(12)의 상부에 형성된 평면형 MOSFET(10)에 비하여 트렌치 게이트형 MOSFET(200)의 크기가 훨씬 더 작은 것을 알 수 있다. 트렌치 게이트형 MOSFET(200)는 평면형 MOSFET(10)에 비해 채널 밀도(channel density)가 높아 온 저항이 많이 감소될 수 있다.
도 28은 본 발명의 일실시예에 따른 제조 과정에 의해 제조된 트렌치 게이트형 MOSFET의 상세 단면도이다. 도 28에서, t11은 에피택셜층의 두께를 나타내고, t12는 실리콘 기판(즉, 웨이퍼)의 두께를 나타낸다. t13은 셀 피치(cell pitch)의 크기, t14는 게이트의 폭, t15는 게이트의 깊이, t16은 소스 영역의 폭, t17은 베이스 영역의 깊이를 각각 나타낸다.
도 29는 도 28에 도시된 트렌치 게이트형 MOSFET에 전압이 인가될 때 전계의 분포를 나타내는 도면이다. 도 29를 통하여, 게이트 전극의 하단에서 전계 집중 현상에 의해 항복이 발생하는 것을 알 수 있다.
다음으로, 셀 피치(t13) 및 및 게이트 폭(t14) 크기의 변화에 따른 트렌치 게이트형 MOSFET의 동작 특성을 확인하기 위한 시뮬레이션이 실시되었고, 그 결과는 도 30 내지 도 31에 도시된 그래프와 같다. 도 30은 트렌치 게이트형 MOSFET의 문턱 전압의 변화를 나타내는 그래프이고, 도 31은 트렌치 게이트형 MOSFET의 항복 전압의 변화를 나타내는 그래프이다. 도 32는 트렌치 게이트형 MOSFET의 드레인 전압과 드레인 전류의 변화를 나타내는 그래프이다. 도 30 내지 도 32에 도시된 그래프의 분석 결과를 정리하면 아래의 표와 같다.
| 셀피치(게이트폭) [㎛] |
문턱전압 [V] |
항복전압 [V] |
기준전류 [A] |
온 상태 강하 전압[V] |
온 저항 [Ω] |
| 8.25(4.25) | 3.0 | 535 | 5.7E-6 | 3.94 | 0.219 |
| 7.25(3.25) | 3.0 | 541 | 5.0E-6 | 3.92 | 0.218 |
| 6.25(2.25) | 3.0 | 543 | 4.3E-6 | 4.66 | 0.259 |
| 5.25(1.25) | 3.0 | 530 | 3.6E-6 | 3.94 | 0.219 |
[표 2]와 도 30 내지 도 31에 도시된 그래프를 통하여, 셀 피치(t13)가 8.25㎛와 5.25㎛일 때, 문턱 전압과 항복 전압은 거의 차이가 없는 것을 알 수 있다. 따라서 트렌치 게이트형 MOSFET의 경우 셀 피치의 크기가 감소할 수 있고, 종래의 평면형 MOSFET에 비하여 훨씬 작은 단위 셀 설계가 가능함을 알 수 있다.
상기한 실시 예들은 본 발명을 설명하기 위한 것으로서 본 발명이 이들 실시 예에 국한되는 것은 아니며, 본 발명의 범위 내에서 다양한 실시예가 가능하다. 또한, 설명되지는 않았으나, 균등한 수단도 또한 본 발명에 그대로 결합되는 것이라 할 것이다. 따라서 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
101: 제1 도전형 실리콘 기판 102: 제2 도전형 에피택셜층
103 : 필드 산화막
104, 106, 110, 112, 114, 119, 122: 포토레지스트
105: 제3 도전형 불순물 107: 버퍼 산화막
108: FLR 108': JTE
109: 제3 도전형 베이스 영역 111: 제1 도전형 불순물
113: 제4 도전형 불순물 115: 산화막
116: 소스 영역 117: 제4 도전형 베이스 영역
118: 폴리 실리콘층 120: 게이트 전극
121: BPSG층 123, 125: 금속층
124: 제1 도전형 불순물
103 : 필드 산화막
104, 106, 110, 112, 114, 119, 122: 포토레지스트
105: 제3 도전형 불순물 107: 버퍼 산화막
108: FLR 108': JTE
109: 제3 도전형 베이스 영역 111: 제1 도전형 불순물
113: 제4 도전형 불순물 115: 산화막
116: 소스 영역 117: 제4 도전형 베이스 영역
118: 폴리 실리콘층 120: 게이트 전극
121: BPSG층 123, 125: 금속층
124: 제1 도전형 불순물
Claims (10)
- 제1 도전형 실리콘 기판의 상면에 형성되고 주변 영역과 액티브(active) 영역을 포함하는 제2 도전형 에피택셜층의 주변 영역에서 JTE(Junction Termination Extension) 및 복수의 FLR(Field Limiting Ring)이 형성될 복수의 영역에, 제3 도전형 불순물을 주입하기 위한 제1 주입 공정을 실행하는 단계;
상기 복수의 영역 및 상기 액티브 영역에, 도즈량(Y)(1.3×1013ions/㎠≤Y≤1.5×1013ions/㎠)으로 제3 도전형 불순물을 주입하기 위한 제2 주입 공정을 실행하는 단계;
상기 제1 및 제2 주입 공정에서 주입된 상기 제3 도전형 불순물이 상기 제2 도전형 에피택셜층내에 확산되어 JTE, 복수의 FLR 및 제3 도전형 베이스 영역이 생성되도록, 확산 공정을 실행하는 단계;
상기 제3 도전형 베이스 영역 상부내에 소스 영역들 및 제4 도전형 베이스 영역을 정의하는 단계;
상기 소스 영역들 사이에 설정된 깊이(D)로 적어도 하나의 트렌치를 형성하기 위한 식각 공정을 실행하는 단계; 및
상기 적어도 하나의 트렌치를 폴리 실리콘층으로 매립하여 게이트 전극을 형성하는 단계를 포함하되,
상기 소스 영역들 및 상기 제4 도전형 베이스 영역을 정의하는 단계는,
상기 제3 도전형 베이스 영역 상부 중 상기 소스 영역들에 대응하는 부분에 제1 도전형 불순물을 주입하기 위한 제3 주입 공정을 실행하는 단계; 및
상기 제3 도전형 베이스 영역 상부 중 상기 제4 도전형 베이스 영역들에 대응하는 부분에 제4 도전형 불순물을 주입하기 위한 제4 주입 공정을 실행하는 단계;를 포함하는 트렌치 게이트형 MOSFET의 제조 방법. - 제1항에 있어서,
상기 제1 불순물 주입 공정에 앞서서, 상기 제2 도전형 에피택셜층의 상면에 필드 산화막을 형성하는 단계;
상기 필드 산화막 중 상기 복수의 영역에 대응하는 부분을 제거하기 위한 식각 공정을 실행하는 단계;
상기 제2 주입 공정에 앞서서, 상기 필드 산화막 중 상기 액티브 영역에 대응하는 부분을 제거하기 위한 식각 공정을 실행하는 단계; 및
전체 구조 상부에 버퍼 산화막을 형성하는 단계를 더 포함하는 트렌치 게이트형 MOSFET의 제조 방법. - 삭제
- 제1항에 있어서,
상기 식각 공정에서, 상기 설정된 깊이(D)는 3.3㎛≤D≤3.7㎛의 범위를 만족하는 트렌치 게이트형 MOSFET의 제조 방법. - 제1항에 있어서,
상기 식각 공정에서 사용되는 식각 가스는 SF6를 포함하는 트렌치 게이트형 MOSFET의 제조 방법. - 제1항에 있어서,
상기 식각 공정 이 후, 상기 적어도 하나의 트렌치의 측벽 및 저면의 손상층을 제거하기 위한 희생 산화 공정을 실행하는 단계; 및
전체 구조 상부에 산화막을 형성하면서, 상기 제3 및 제4 주입 단계에서 주입된 상기 제1 및 제4 도전형 불순물이 상기 제3 도전형 베이스 영역 상부내에 확산되어 상기 소스 영역들 및 상기 제4 도전형 베이스 영역들이 생성되도록, 확산 공정을 실행하는 단계를 더 포함하는 트렌치 게이트형 MOSFET의 제조 방법. - 제1항에 있어서,
상기 식각 공정에 의해 형성된 상기 적어도 하나의 트렌치의 저면은 상기 제2 도전형 에피택셜층으로 이루어지는 트렌치 게이트형 MOSFET의 제조 방법. - 제1항에 있어서,
전체 구조 상부에 BPSG(Borophosphosilicate glass)층을 퇴적하는 단계;
상기 BPSG 층의 표면이 평탄화되도록 리플로우(reflow) 공정을 실행하는 단계;
상기 소스 영역들 및 상기 제4 도전형 베이스 영역에 전기적으로 접속하도록 소스 전극을 형성하는 단계; 및
상기 제1 도전형 실리콘 기판의 하면에 전기적으로 접속하도록 드레인 전극을 형성하는 단계를 더 포함하는 트렌치 게이트형 MOSFET의 제조 방법. - 제8항에 있어서,
상기 리플로우 공정은 질소(N2) 분위기에서 실행되는 트렌치 게이트형 MOSFET의 제조 방법. - 제1항에 있어서, 상기 게이트 전극을 형성하는 단계는,
전체 구조 상부에 상기 폴리 실리콘층을 퇴적(deposition)하는 단계;
상기 폴리 실리콘층의 저항 성분을 감소시키기 위해, 도핑 가스로서 POCl3를 흘려주는 가스 도핑 공정을 실행하는 단계; 및
상기 적어도 하나의 트렌치내에 매립된 폴리 실리콘층을 제외한 나머지 폴리 실리콘층을 제거하기 위한 식각 공정을 실행하는 단계를 포함하는 트렌치 게이트형 MOSFET의 제조 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR20110115618 | 2011-11-08 | ||
| KR1020110115618 | 2011-11-08 |
Publications (2)
| Publication Number | Publication Date |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9825142B2 (en) | 2014-12-22 | 2017-11-21 | Samsung Electronics Co., Ltd. | Methods of fabricating semiconductor devices |
Citations (2)
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|---|---|---|---|---|
| JP2001339063A (ja) * | 2000-05-30 | 2001-12-07 | Denso Corp | 半導体装置およびその製造方法 |
| JP2008218700A (ja) * | 2007-03-05 | 2008-09-18 | Mitsubishi Electric Corp | 炭化珪素半導体装置の製造方法 |
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Patent Citations (2)
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|---|---|---|---|---|
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|---|---|---|---|---|
| US9825142B2 (en) | 2014-12-22 | 2017-11-21 | Samsung Electronics Co., Ltd. | Methods of fabricating semiconductor devices |
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