KR20190068627A - 주입된 측벽들을 가진 게이트 트렌치들을 갖는 전력 반도체 디바이스들 및 관련 방법들 - Google Patents

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다니엘 제이. 리치텐왈너
에드워드 알. 반 브룬트
브레트 휼
알렉산더 5세 수보로브
크레이그 카펠
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Abstract

반도체 디바이스들은 제1 전도형을 갖는 넓은 밴드갭 반도체 드리프트 영역을 갖는 반도체 층 구조체를 포함한다. 게이트 트렌치는 반도체 층 구조체의 상부 부분 내에 제공되며, 게이트 트렌치는 반도체 층 구조체의 상부 부분에서 제1 방향으로 연장되는 제1 및 제2 대향 측벽들을 갖는다. 이러한 디바이스들은 게이트 트렌치의 하단 표면 아래의 반도체 층 구조체에서 제1 전도형과 대향하는 제2 전도형을 갖는 깊은 차폐 패턴, 및 게이트 트렌치의 제1 측벽에서 제2 전도형을 갖는 깊은 차폐 연결 패턴을 추가로 포함한다. 디바이스들은 게이트 트렌치의 제2 측벽에서 제1 전도형을 갖는 반도체 채널 영역을 포함한다.

Description

주입된 측벽들을 가진 게이트 트렌치들을 갖는 전력 반도체 디바이스들 및 관련 방법들
미국 정부 지분의 진술
본 발명은 육군 연구소에서 자금을 지원하는 협력 협정 제W911NF-12-2-0064호 하에 정부 지원으로 이루어졌다. 정부는 발명에 특정 권리들을 갖는다.
발명의 분야
본 발명은 전력 반도체 디바이스들에 관한 것으로, 특히 게이트 트렌치들을 갖는 전력 반도체 디바이스들 및 그러한 디바이스들을 제작하는 방법들에 관한 것이다.
전력 반도체 디바이스들은 큰 전류들을 전달하고 높은 전압들을 지원하기 위해 사용된다. 예를 들어, 전력 금속 산화물 반도체 전계 효과 트랜지스터들(Metal Oxide Semiconductor Field Effect Transistors)("MOSFET"), 양극성 접합 트랜지스터들(bipolar junction transistors)("BJTs"), 절연 게이트 양극성 트랜지스터들(Insulated Gate Bipolar Transistors)("IGBT"), 접합 장벽 쇼트키 다이오드들, 게이트 턴 오프 트랜지스터들(Gate Turn-Off Transistors)("GTO"), MOS 제어 사이리스터들 및 여러가지 다른 디바이스들을 포함하는 매우 다양한 전력 반도체 디바이스들은 본 기술분야에 공지되어 있다. 이러한 전력 반도체 디바이스들은 일반적으로 탄화 규소(silicon carbide)("SiC") 또는 질화 갈륨("GaN")계 반도체 재료들과 같은, 넓은 밴드갭 반도체 재료들로부터 제작된다. 본원에서, 넓은 밴드갭 반도체 재료는 1.40 eV보다 더 큰 밴드갭을 갖는 반도체 재료를 언급한다.
전력 반도체 디바이스들은 측방 구조체 또는 수직 구조체를 가질 수 있다. 측방 구조체를 갖는 디바이스에서, 디바이스의 단자들(예를 들어, 전력 MOSFET 디바이스에 대한 드레인, 게이트 및 소스 단자들)은 반도체 층 구조체의 동일한 주요 표면(즉, 상단 또는 하단) 상에 있다. 대조적으로, 수직 구조체를 갖는 디바이스에서, 적어도 하나의 단자는 반도체 층 구조체의 각각의 주요 표면 상에 제공된다(예를 들어, 수직 MOSFET 디바이스에서, 소스는 반도체 층 구조체의 상단 표면 상에 있을 수 있고 드레인은 반도체 층 구조체의 하단 표면 상에 있을 수 있음). 반도체 층 구조체는 기본 기판을 포함할 수 있거나 포함하지 않을 수 있다. 본원에서, 용어 "반도체 층 구조체"는 반도체 기판들 및/또는 반도체 에피택셜 층들과 같은, 하나 이상의 반도체 층을 포함하는 구조체를 언급한다.
종래의 전력 반도체 디바이스는 전형적으로 제1 전도형을 갖는 탄화 규소 기판(예를 들어, n-형 기판)과 같은, 반도체 기판을 가지며, 그 위에 제1 전도형(예를 들어, n-형)을 갖는 에피택셜 층 구조체가 형성된다. 이러한 에피택셜 층 구조체(하나 이상의 분리된 층을 포함할 수 있음)의 일부는 전력 반도체 디바이스의 드리프트 영역으로서의 기능을 한다. 디바이스는 전형적으로 "능동 영역"을 포함하며, 그것은 p-n 접합과 같은 접합을 갖는 하나 이상의 전력 반도체 디바이스를 포함한다. 능동 영역은 드리프트 영역 상에 및/또는 이 영역 내에 형성될 수 있다. 능동 영역은 역 바이어스 방향으로 전압을 차단하고 순 바이어스 방향으로 전류 흐름을 제공하기 위한 메인 접합으로서의 역할을 한다. 전력 반도체 디바이스는 또한 능동 영역에 인접한 종단 영역의 에지 종단을 가질 수 있다. 하나 이상의 전력 반도체 디바이스는 기판 상에 형성될 수 있고, 각각의 전력 반도체 디바이스는 전형적으로 그 자체의 에지 종단을 가질 것이다. 기판이 완전히 처리된 후에, 결과적인 구조체는 개별 에지 종단 전력 반도체 디바이스들을 분리하기 위해 다이싱될 수 있다. 전력 반도체 디바이스들은 각각의 전력 반도체 디바이스의 능동 영역이 서로 평행하게 배치되고 단일 전력 반도체 디바이스로서의 기능을 함께 하는 복수의 개별 "유닛 셀" 디바이스를 포함하는 유닛 셀 구조체를 가질 수 있다.
전력 반도체 디바이스들은 (순방향 또는 역방향 차단 상태에서) 큰 전압들 및/또는 전류들을 차단하거나 (순방향 차단 상태에서) 큰 전압들 및/또는 전류들을 통과시키도록 디자인된다. 예를 들어, 차단 상태에서, 전력 반도체 디바이스는 수백 또는 수천 볼트의 전기 전위를 지속하도록 디자인될 수 있다. 그러나, 인가된 전압은 디바이스가 차단하도록 디자인되는 전압 레벨에 접근하거나 전압 레벨을 통과함에 따라, 전류의 적지 않은 레벨들은 전력 반도체 디바이스를 통해 흐르기 시작할 수 있다. 전형적으로 "누설 전류"로 언급되는 그러한 전류는 매우 바람직하지 않을 수 있다. 누설 전류는 전압이 디바이스의 디자인 전압 차단 능력을 넘어 증가되면 흐르기 시작할 수 있으며, 그것은 다른 것들 중에서, 드리프트 영역의 도핑 및 두께의 함수일 수 있다. 누설 전류들은 또한 에지 종단의 고정 및/또는 디바이스의 주된 접합과 같은, 다른 이유들로 발생할 수 있다. 디바이스에 인가되는 전압이 파괴 전압을 지나 임계 레벨까지 증가되면, 증가하는 전계는 반도체 디바이스 내에 전하 캐리어들의 제어불가능하고 바람직하지 않은 폭주 발생을 야기할 수 있어, 애벌란시 파괴로서 공지된 조건을 초래한다.
전력 반도체 디바이스는 또한 적지 않은 양들의 누설 전류가 디바이스의 디자인된 파괴 전압보다 더 낮은 전압 레벨에서 흐르는 것을 허용하기 시작할 수 있다. 특히, 누설 전류는 능동 영역의 에지들에서 흐르기 시작할 수 있으며, 높은 전계들은 전계 밀집 효과들로 인해 발생할 수 있다. 이러한 전계 밀집(및 결과적으로 증가된 누설 전류들)을 감소시키기 위해, 전력 반도체 디바이스의 능동 영역의 일부 또는 전부를 둘러싸는 상기 언급된 에지 종단들이 제공될 수 있다. 이러한 에지 종단들은 더 큰 구역에 걸쳐 전계를 확산시킬 수 있으며, 그것에 의해 전계 밀집을 감소시킨다.
MOSFET 트랜지스터를 포함하는 수직 전력 반도체 디바이스들은 트랜지스터의 게이트 전극이 반도체 층 구조체의 상단 상에 형성되는 표준 게이트 전극 디자인을 가질 수 있거나, 대안적으로, 반도체 층 구조체 내의 트렌치에 매립되는 게이트 전극을 가질 수 있다. 매립된 게이트 전극들을 갖는 MOSFET들은 전형적으로 게이트 트렌치 MOSFET들로 언급된다. 표준 게이트 전극 디자인의 경우, 각각의 유닛 셀 트랜지스터의 채널 영역은 게이트 전극 아래에 수평으로 배치된다. 대조적으로, 게이트 트렌치 MOSFET 디자인에서, 채널이 수직으로 배치된다. 게이트 트렌치 MOSFET들은 향상된 성능을 제공하지만, 전형적으로 더 복잡한 제조 공정을 필요로 할 수 있다.
본 발명의 실시예들에 따라, 넓은 밴드갭 반도체 재료를 포함하는 드리프트 영역을 포함하는 반도체 층 구조체를 포함하는 반도체 디바이스들이 제공되며, 드리프트 영역은 제1 전도형을 갖는다. 게이트 트렌치는 반도체 층 구조체의 상부 부분 내에 제공되며, 게이트 트렌치는 반도체 층 구조체의 상부 부분에서 제1 방향으로 연장되는 제1 및 제2 대향 측벽들을 갖는다. 넓은 밴드갭 반도체 재료가 탄화 규소인 일부 실시예들에서, 게이트 트렌치의 측벽들은 탄화 규소의 규소-면(0001) 평면에 대해 90도 배향되는 평면들의 A-면{11-20} 또는 M-면{1-100} 군과 같은, 탄화 규소 반도체 층 구조체의 결정 평면을 따라 배향될 수 있으며, 규소-면은 전형적 탄화 규소 웨이퍼 표면 평면으로부터의 몇도이다. 교대로, 게이트 트렌치는 평면들의 이러한 군으로부터의 작은 각도로 형성되거나, 평면들의 R-면{0-33-8} 군과 같은 다른 평면들 근방에 형성될 수 있다. 이러한 디바이스들은 게이트 트렌치의 하단 표면 아래의 반도체 층 구조체에서 제1 전도형과 대향하는 제2 전도형을 갖는 깊은 차폐 패턴, 및 게이트 트렌치의 제1 측벽에서 제2 전도형을 갖는 깊은 차폐 연결 패턴을 추가로 포함한다. 최종적으로, 디바이스들은 게이트 트렌치의 제2 측벽에서 제1 전도형을 갖는 반도체 채널 영역을 포함한다.
일부 실시예들에서, 반도체 채널 영역은 깊은 차폐 연결 패턴의 일부를 포함하는 제1 측벽의 일부와 직접 대향하는 제2 측벽의 일부 내에 있을 수 있다.
일부 실시예들에서, 반도체 층 구조체는 제2 전도형을 갖는 웰 영역을 추가로 포함할 수 있고, 깊은 차폐 연결 패턴은 깊은 차폐 패턴을 웰 영역에 전기적으로 연결할 수 있다.
일부 실시예들에서, 게이트 트렌치는 반도체 디바이스의 능동 영역 내에 있을 수 있고, 반도체 디바이스는 능동 영역을 둘러싸는 종단 영역을 추가로 포함할 수 있다. 종단 영역은 반도체 층 구조체의 상부 부분 내의 복수의 종단 트렌치를 포함할 수 있다.
일부 실시예들에서, 반도체 디바이스는 각각의 종단 트렌치들 밑에 제공되는 제2 전도형을 갖는 복수의 종단 구조체를 추가로 포함할 수 있다.
일부 실시예들에서, 종단 구조체들은 또한 내부 측벽 내로 연장되지만 각각의 종단 트렌치들의 제1 부분의 외부 측벽 내로 연장되지 않을 수 있고 외부 측벽 내로 연장되지만 각각의 종단 트렌치들의 제2 부분의 내부 측벽 내로 연장되지 않을 수 있다.
일부 실시예들에서, 깊은 차폐 패턴의 하단은 각각의 종단 구조체의 하단과 같이 반도체 층 구조체 내의 거의 동일한 깊이에 있을 수 있다. 일부 실시예들에서, 종단 구조체들은 가드 링들일 수 있다.
일부 실시예들에서, 게이트 트렌치의 제1 측벽은 반도체 층 구조체의 상부 부분에 대해 80도 미만의 각도에서 각질 수 있다.
일부 실시예들에서, 깊은 차폐 패턴은 게이트 트렌치 아래의 복수의 이격된 깊은 차폐 영역을 포함할 수 있고 깊은 차폐 연결 패턴은 게이트 트렌치의 제1 측벽 내의 복수의 이격된 깊은 차폐 연결 영역을 포함할 수 있다. 반도체 채널 영역은 깊은 차폐 연결 영역들의 제1 및 제2 사이에 있는 제1 측벽의 일부와 대향하는 제2 측벽의 일부 내에 있을 수 있다.
일부 실시예들에서, 깊은 차폐 패턴은 게이트 트렌치 아래에 연장되는 연속적 깊은 차폐 영역일 수 있고 깊은 차폐 연결 패턴은 게이트 트렌치의 제1 측벽 내의 연속적 깊은 차폐 연결 영역일 수 있다.
일부 실시예들에서, 넓은 밴드갭 반도체는 탄화 규소일 수 있다.
본 발명의 추가 실시예들에 따라, 능동 및 종단 영역을 갖는 반도체 층 구조체를 포함하는 반도체 디바이스들이 제공된다. 반도체 층 구조체는 제1 전도형을 갖는 도펀트들로 도핑되는 넓은 밴드갭 반도체 재료를 포함하는 드리프트 영역을 포함한다. 복수의 게이트 트렌치는 반도체 층 구조체의 상부 부분 내에 형성되는 능동 영역 내에 제공되며, 게이트 트렌치들은 제1 방향으로 연장되고 제1 방향에 수직인 제2 방향으로 서로 이격된다. 반도체 디바이스는 제1 전도형과 대향하는 제2 전도형을 갖는 도펀트들로 도핑되는 복수의 깊은 차폐 패턴을 추가로 포함하며, 깊은 차폐 패턴들은 각각의 게이트 트렌치들 아래의 반도체 층 구조체 내에 위치된다. 디바이스는 또한 반도체 층 구조체의 상부 부분 내에 형성되는 종단 영역 내의 복수의 종단 트렌치를 포함한다. 최종적으로, 반도체 디바이스는 제2 전도형을 갖는 도펀트들로 도핑되는 복수의 종단 구조체를 포함하며, 종단 구조체들은 각각의 종단 트렌치들 아래의 반도체 층 구조체 내에 위치된다.
일부 실시예들에서, 각각의 종단 구조체는 또한 각각의 종단 트렌치들의 적어도 하나의 측벽 내로 연장될 수 있다.
일부 실시예들에서, 반도체 디바이스는 각각의 게이트 트렌치들의 제1 측벽들 내의 제2 전도형을 갖는 복수의 깊은 차폐 연결 패턴을 추가로 포함할 수 있다. 각각의 깊은 차폐 연결 패턴은 깊은 차폐 패턴들의 각각의 것을 공통 소스 컨택트에 전기적으로 연결할 수 있다.
일부 실시예들에서, 반도체 디바이스는 각각의 게이트 트렌치들의 제2 측벽들 내의 제1 전도형을 갖는 복수의 반도체 채널 영역을 추가로 포함할 수 있다.
일부 실시예들에서, 각각의 반도체 채널 영역은 깊은 차폐 연결 패턴들의 각각의 것의 일부를 포함하는 제1 측벽의 일부와 직접 대향할 수 있다.
일부 실시예들에서, 종단 구조체들은 내부 측벽 내로 연장되지만 각각의 종단 트렌치들의 제1 부분의 외부 측벽 내로 연장되지 않고 외부 측벽 내로 연장되지만 각각의 종단 트렌치들의 제2 부분의 내부 측벽 내로 연장되지 않을 수 있다.
일부 실시예들에서, 각각의 깊은 차폐 패턴의 하단은 각각의 종단 구조체의 하단과 같이 반도체 층 구조체 내의 거의 동일한 깊이에 있을 수 있다.
일부 실시예들에서, 넓은 밴드갭 반도체는 탄화 규소일 수 있다.
본 발명의 더 추가 실시예들에 따라, 반도체 디바이스를 형성하는 방법들이 제공되며 넓은 밴드갭 반도체 층 구조체가 기판 상에 형성되고, 반도체 층 구조체는 제1 전도형을 갖는 드리프트 영역을 포함한다. 복수의 게이트 트렌치는 반도체 층 구조체의 상부 부분 내에 형성되며, 게이트 트렌치들은 제1 방향으로 연장되고 제1 방향에 수직인 제2 방향으로 서로 이격되고, 각각의 게이트 트렌치는 하단 표면, 제1 방향으로 연장되는 제1 측벽 및 제1 방향으로 연장되는 제2 측벽을 갖는다. 제1 전도형과 대향하는 제2 전도형을 갖는 도펀트들은 게이트 트렌치들의 하단 표면들 및 제1 측벽들 내로 주입된다.
일부 실시예들에서, 제2 전도형을 갖는 도펀트들은 각진 이온 임플란트를 사용하여 게이트 트렌치들의 제1 측벽들 내로 주입될 수 있다.
일부 실시예들에서, 반도체 디바이스는 반도체 층 구조체의 제1 주요 표면 상의 제1 소스/드레인 컨택트 및 제1 주요 표면과 대향하는 반도체 층 구조체의 제2 주요 표면 상의 제2 소스/드레인 컨택트를 갖는 수직 반도체 디바이스일 수 있다.
일부 실시예들에서, 반도체 층 구조체는 게이트 트렌치들 사이에 제2 전도형을 갖는 복수의 웰 영역을 포함할 수 있다.
일부 실시예들에서, 게이트 트렌치들의 하단 표면들 내로 주입되는 제2 전도성 도펀트들은 각각의 게이트 트렌치들 아래에 복수의 깊은 차폐 패턴을 형성할 수 있고, 게이트 트렌치들의 제1 측벽 내로 주입되는 제2 전도성 도펀트들은 깊은 차폐 영역들을 각각의 웰 영역들에 전기적으로 연결하는 복수의 깊은 차폐 연결 패턴을 형성할 수 있다.
일부 실시예들에서, 채널 영역들은 게이트 트렌치들의 각각의 제2 측벽들 내에 형성될 수 있다.
일부 실시예들에서, 각각의 채널 영역은 깊은 차폐 연결 패턴들의 각각의 것의 일부와 직접 대향할 수 있다.
일부 실시예들에서, 웰 영역들은 반도체 층 구조체 내에 있을 수 있고, 반도체 층 구조체는 단일 에피택셜 성장 공정에서 형성될 수 있다.
일부 실시예들에서, 게이트 트렌치의 제1 측벽은 반도체 층 구조체의 상부 부분에 대해 80도 미만의 각도에서 각질 수 있다.
일부 실시예들에서, 종단 구조체는 반도체 디바이스의 종단 영역 내에 형성될 수 있다. 종단 구조체는 깊은 차폐 패턴들 및 깊은 차폐 연결 패턴들과 동시에 이온 주입에 의해 형성될 수 있다.
일부 실시예들에서, 종단 구조체를 형성하는 단계는 종단 영역 내에 복수의 종단 트렌치를 형성하는 단계; 및 각각의 종단 트렌치의 하단 표면 및 제1 측벽을 제2 전도형을 갖는 도펀트들로 주입하는 단계를 포함할 수 있다.
일부 실시예들에서, 종단 트렌치들의 하단 표면들 및 제1 측벽들은 각진 이온 임플란트를 통해 형성될 수 있다.
일부 실시예들에서, 제2 각진 이온 임플란트는 제2 전도형 도펀트들을 게이트 트렌치들의 제2 측벽들 내로 주입하기 위해 수행될 수 있다.
일부 실시예들에서, 각각의 깊은 차폐 패턴은 각각의 게이트 트렌치 아래의 복수의 이격된 깊은 차폐 영역을 포함할 수 있다.
도 1은 제1 종래의 게이트 트렌치 전력 MOSFET의 개략 단면도이다.
도 2는 제2 종래의 게이트 트렌치 전력 MOSFET의 개략 단면도이다.
도 3은 제3 종래의 게이트 트렌치 전력 MOSFET의 개략 단면도이다.
도 4a는 본 발명의 실시예들에 따른 게이트 트렌치 전력 MOSFET의 일부의 개략 평면도이다.
도 4b는 도 4a의 라인 4B-4B를 따라 취해진 도 4a의 게이트 트렌치 전력 MOSFET의 개략 단면도이다.
도 5는 각진 게이트 트렌치들을 포함하는 본 발명의 추가 실시예들에 따른 게이트 트렌치 전력 MOSFET의 개략 단면도이다.
도 6a는 본 발명의 실시예들에 따른 p-채널 탄화 규소 전력 절연 게이트 양극성 트랜지스터("IGBT")의 간략화된 회로도이다.
도 6b는 도 6a의 IGBT의 유닛 셀의 개략 단면도이다.
도 7a는 디바이스의 종단 영역 내에 형성되는 에지 종단을 예시하는 본 발명의 더 추가 실시예들에 따른 게이트 트렌치 전력 MOSFET의 개략 단면도이다.
도 7b는 디바이스의 에지 종단을 더 상세히 예시하는 도 7a의 게이트 트렌치 전력 MOSFET의 개략 평면도이다.
도 8은 도 4a 내지 도 4b의 전력 MOSFET의 수정된 버전의 평면도이다.
도 9a 내지 도 9f는 도 4a 내지 도 4b의 게이트 트렌치 전력 MOSFET를 제작하는 방법을 예시하는 개략 단면도들이다.
도 10a는 본 발명의 추가 실시예들에 따른 게이트 트렌치 전력 MOSFET의 일부의 개략 평면도이다.
도 10b는 도 10a의 라인 10B-10B를 따라 취해진 도 10a의 게이트 트렌치 전력 MOSFET의 개략 단면도이다.
도 10c는 도 10a의 라인 10C-10C를 따라 취해진 도 10a의 게이트 트렌치 전력 MOSFET의 개략 단면도이다.
도 10d는 도 10a의 라인 10D-10D를 따라 취해진 도 10a의 게이트 트렌치 전력 MOSFET의 개략 단면도이다.
도 11은 도 10a 내지 도 10d의 전력 MOSFET의 수정된 버전의 디자인을 예시하는 도 10a의 라인 10C-10C를 따라 취해진 단면도이다.
도 12는 본 발명의 실시예들에 따른 게이트 트렌치 전력 반도체 디바이스들을 제작하는 방법을 예시하는 흐름도이다.
도 13은 메사 에치를 사용하여 형성되는 가드 링 에지 종단을 포함하는 본 발명의 추가 실시예들에 따른 게이트 트렌치 전력 MOSFET의 개략 단면도이다.
도 14는 메사 에치를 사용하여 형성된 접합 종단 연장 에지 종단을 포함하는 본 발명의 더 추가 실시예들에 따른 게이트 트렌치 전력 MOSFET의 개략 단면도이다.
도 15는 가드 링 에지 종단을 포함하는 본 발명의 부가 실시예들에 따른 게이트 트렌치 전력 MOSFET의 평면도이다.
넓은 밴드갭 반도체 전력 디바이스들을 제작할 시의 하나의 도전은 전력 반도체 디바이스들의 특정 영역들에서 n-형 또는 p-형 전도성을 부여하기 위해 넓은 밴드갭 반도체 재료들을 불순물들로 도핑하는 것이 더 어려울 수 있다는 것이다. 이것은 예를 들어, 디바이스의 상부 표면으로부터 1 내지 5 미크론 이상과 같이 디바이스 내의 깊은 레벨들에서 제2 전도형을 갖는 층들 내에 제1 전도형을 갖는 영역들을 형성하는 것이 종종 필요하므로, 게이트 트렌치들을 포함하는 수직 전력 디바이스들에서 특히 마찬가지이다. 이것은 전력 반도체 디바이스가 탄화 규소 또는 다른 넓은 밴드갭 반도체 재료들에서 제작될 때 도전들을 제기할 수 있다.
반도체 재료를 n-형 및/또는 p-형 도펀트들로 도핑하기 위한 주된 방법들은 (1) 그것의 성장 동안 반도체 재료를 도핑하는 것, (2) 도펀트들을 반도체 재료 내로 확산하는 것 및 (3) 이온 주입을 사용하여 도펀트들을 반도체 재료 내에 선택하는 주입하는 것이다. 탄화 규소가 에피택셜 성장 동안 도핑될 때, 도펀트들은 불균일하게 축적되는 경향이 있고, 따라서 도펀트 농도는 예를 들어, +/-15%만큼 변화될 수 있으며, 그것은 디바이스 동작 및/또는 신뢰성에 부정적인 영향을 미칠 수 있다. 부가적으로, 확산에 의한 도핑은 n-형 및 p-형 도펀트들이 높은 온도들에서도, 이러한 재료들에서 잘(또는 전혀) 확산되지 않는 경향이 있으므로 탄화 규소, 질화 갈륨 및 다양한 넓은 밴드갭 반도체 디바이스들에서의 옵션이 아니다.
상기 제한들 때문에, 이온 주입은 탄화 규소와 같은, 넓은 밴드갭 반도체 재료들을 도핑하기 위해 종종 사용된다. 그러나, 게이트 트렌치 수직 전력 디바이스들에서, 디바이스의 웰 영역들 및/또는 게이트 전극들 아래에 깊은 차폐 패턴들을 형성하는 것이 바람직할 수 있고, 이러한 깊은 차폐 패턴들은 종종 디바이스 내로 1 내지 3 미크론 이상의 깊이들까지 연장된다. 이온들이 주입되는 깊이는 임플란트의 에너지에 직접 관련되며, 즉, 더 높은 에너지들에서 반도체 층 내로 주입되는 이온들은 층 내로 더 깊게 가는 경향이 있다. 따라서, 이온 주입을 통해 깊은 차폐 패턴들을 형성하는 것은 높은 에너지 임플란트들을 필요로 한다. 도펀트 이온들이 반도체 층 내로 주입될 때, 이온들은 반도체 층의 결정 격자를 손상시키고, 이러한 손상은 전형적으로 열 어닐링에 의해서만 부분적으로 수리될 수 있다. 더욱이, 격자 손상의 양은 또한 임플란트 에너지에 직접 관련되며, 더 높은 에너지 임플란트들은 더 낮은 에너지 임플란트들보다 더 많은 격자 손상을 야기하는 경향이 있고, 이온 임플란트의 균일성은 또한 증가하는 임플란트 깊이에 따라 증가하는 경향이 있다. 따라서, 격자 손상의 깊이 및/또는 허용가능 레벨들만큼 양호한 도핑 균일성을 갖는 주입된 영역들을 형성하기 위해, 다수의 연속 에피택셜 성장/이온 주입 단계를 수행하여 깊은 임플란트를 형성하는 것이 필요할 수 있다. 이것은 제조 공정의 복잡성 및 비용을 상당히 증가시킬 수 있고 많은 사례들에서 상업적으로 실행가능한 옵션이 아닐 수 있다.
다양한 접근법들은 게이트 트렌치 수직 전력 반도체 디바이스들 내에 깊은 차폐 패턴들을 형성하기 위해 종래에 사용되었다. 도 1 내지 도 3은 수개의 상이한 접근법들을 개략적으로 예시한다.
도 1은 제1 넓은 밴드갭 전력 MOSFET(100)의 개략 단면도이다. 도 1에 도시된 바와 같이, 전력 MOSFET(100)는 고농도 도핑된(n+) n-형 탄화 규소 기판(110)을 포함한다. 저농도 도핑된(n-) 탄화 규소 드리프트 영역(120)은 기판(110) 상에 제공된다. n-형 탄화 규소 드리프트 영역(120)의 상부 부분은 n-형 탄화 규소 전류 확산 층(current spreading layer)("CSL")(130)일 수 있다. n-형 탄화 규소 전류 확산 층(130)은 n-형 탄화 규소 드리프트 영역(120)의 나머지와 동일한 처리 단계에서 성장될 수 있고 탄화 규소 드리프트 영역(120)의 부분으로 간주될 수 있다. n-형 탄화 규소 전류 확산 층(130)은 n-형 탄화 규소 드리프트 영역(120)의 나머지의 도핑 농도를 초과하는 도핑 농도를 갖는 적당히 도핑된 층일 수 있으며, 그것은 더 많은 저농도 도핑된 n- 탄화 규소일 수 있다.
이격된 고농도 도핑된(p+) p-형 탄화 규소 깊은 차폐 패턴들(140)은 이온 주입에 의해 n-형 전류 확산 층(130)의 상부 표면 내에 형성된다. 그 다음, 적당히 도핑된 p-형 탄화 규소 층(170)은 에피택셜 성장에 의해 n-형 전류 확산 층(130)의 상부 표면 및 p+ 탄화 규소 깊은 차폐 패턴들(140)의 상단 상에 형성된다. 이러한 적당히 도핑된 p-형 탄화 규소 층(170)은 디바이스(100)에 대한 p-웰들(172)로서의 역할을 한다. 고농도 도핑된 p+ 탄화 규소 영역들(174)은 이온 주입을 통해 그 아래에 깊은 차폐 패턴들(140)에 전기적으로 연결되는 p-웰들(172) 내에 형성된다. p-웰들(172)은 또한 고농도 도핑된 영역들(174)에 인접한 적당히 도핑된 p-형 영역들(176)을 포함한다. p-형 영역들(174, 176)은 p-웰(172)을 함께 형성한다. 트랜지스터 채널들은 아래에 논의되는 바와 같이, p-웰들(172)의 적당히 도핑된 영역들(176) 내에 형성될 수 있다. 기판(110), 드리프트 영역(120)(전류 확산 층(130)을 포함함) 및 적당히 도핑된 p-형 층(170)은, 그 안에 형성되는 다양한 영역들/패턴들과 함께, MOSFET(100)의 반도체 층 구조체(106)를 포함한다.
게이트 트렌치들(180)은 반도체 층 구조체(106) 내에 형성된다. 게이트 트렌치들(180)은 p-웰들(172)을 정의하기 위해 적당히 도핑된 p-형 층(170)을 통해 연장된다. 게이트 절연 층(182)은 각각의 게이트 트렌치(180)의 하단 표면 및 측벽들 상에 형성된다. 게이트 전극(184)은 각각의 게이트 트렌치들(180)을 충전하기 위해 각각의 게이트 절연 층(182) 상에 형성된다. 수직 채널 영역들(178)은 게이트 절연 층(182)에 인접하여 p-웰들(172) 내에 제공된다.
고농도 도핑된 n+ 탄화 규소 소스 영역들(160)은 이온 주입을 통해 p-웰들(172)의 상부 부분들 내에 형성된다. 소스 컨택트들(190)은 고농도 도핑된 n-형 소스 영역들(160) 및 p-웰들(172) 상에 형성된다. 드레인 컨택트(192)는 기판(110)의 하부 표면 상에 형성된다. 게이트 컨택트(도시되지 않음)는 각각의 게이트 전극(184) 상에 형성될 수 있다.
고농도 도핑된 p+ 탄화 규소 깊은 차폐 패턴들(140)은 p-웰들(172)의 적당히 도핑된 부분들(176) 아래에 연장되는 하부 측방 연장들(142)을 포함한다. 이러한 측방 연장들(142)은 높은 전계들로부터 게이트 절연 층(182)의 코너들을 보호하기 위해 역방향 차단 동작 동안 전계를 차단하는 것을 도울 수 있다. 전형적으로 산화 규소 층으로서 구현되는 게이트 절연 층(182)이 너무 높은 전계들을 받으면, 그것은 시간에 따라 저하되고 밑에 있는 전류 확산 층(130)으로부터 게이트 전극(184)을 결국 절연시킬 수 없으며, 그것은 디바이스 고장을 야기할 수 있다.
상기 설명된 전력 MOSFET(100)의 디자인은 수개의 잠재적 결점들을 갖는다. 첫번째로, p-웰들(172)은 그것의 영역들(174, 176)이 이러한 영역들을 형성하기 위해 2개의 분리된 p-형 도펀트 이온 주입 단계에 대한 요구 없이 상이한 도핑 농도들을 가질 수 있도록 에피택셜 성장 동안 전형적으로 도핑된다. 상기 논의된 바와 같이, 넓은 밴드갭 반도체 재료들에서 에피택셜 성장 동안 도핑될 때 일관된 도핑 농도를 유지하는 것이 어려울 수 있고, 도핑 레벨들의 변화들은 저하된 디바이스 성능 및/또는 디바이스 고장의 가능성의 증가를 야기할 수 있다. 두번째로, 부가 이온 주입 단계는 p-웰들(172) 내에 고농도 도핑된 p+ 영역들(174)을 형성하도록 요구되며, 그것은 제조 시간 및 비용을 증가시킨다. 세번째로, 정확한 정렬은 게이트 트렌치들(180) 및 p-웰들(172)의 고농도 도핑된 p+ 부분들(174)이 그 아래의 깊은 차폐 패턴들(140)에 대해 적절히 정렬되는 것을 보장하기 위해 게이트 트렌치들(180)의 형성 동안 그리고 깊은 차폐 패턴들(140)의 형성 후에 발생하는 여러가지 다른 처리 단계들 동안 요구된다. 그러한 정확한 정렬은 생산 설정에서 일관되게 달성되는 것이 어려울 수 있고, 달성되지 않을 때, 디바이스 고장을 야기할 수 있다.
도 2는 제2 종래의 넓은 밴드갭 전력 MOSFET(200)의 개략 단면도이다. 도 1 및 도 2를 비교함으로써 알 수 있는 바와 같이, 전력 MOSFET들(100 및 200)은 디자인이 유사하다. 따라서, 2개의 전력 MOSFET(100, 200)의 동일하거나 유사한 구성요소들은 동일한 참조 번호들로 라벨링되었고, 이러한 동일한/유사한 구성요소들의 설명들은 그들이 이미 위에 설명되었음에 따라 전력 MOSFET(200)에 대해 일반적으로 생략될 것이다. 전력 MOSFET들(100 및 200) 사이의 주된 차이들은 전력 MOSFET(200)에 포함되는 고농도 도핑된 p+ 깊은 차폐 패턴들(240)이 전력 MOSFET(100)의 깊은 차폐 패턴들(140)에 포함되는 측방 연장들(142)을 갖지 않는다는 것이다.
전력 MOSFET(200)는 단일 에피택셜 성장 공정에서 층들(120, 130 및 170)을 성장시킴으로써 제작될 수 있다. 그 다음, 일련의 트렌치들은 디바이스의 상부 표면 내에 형성된다. 이러한 트렌치들의 모든 다른 것은 완성된 디바이스(200) 내의 게이트 트렌치(180)의 역할을 한다. 그 다음, 마스크 층은 노출된 게이트 트렌치들(즉, 모든 다른 트렌치)의 역할을 하지 않는 트렌치들을 남기는 디바이스 상에 형성될 수 있고, 이온 주입 공정은 복수의 고농도 도핑된 p+ 깊은 차폐 패턴(240)을 형성하기 위해 이러한 노출된 트렌치들의 하단들 내로 수행될 수 있다. 부가 에피택셜 성장 공정은 p-웰들(172)의 고농도 도핑된 p+ 영역들(174)을 형성하기 위해 반도체 재료를 가진 게이트 트렌치들의 역할을 하지 않는 트렌치들을 충전하기 위해 수행될 수 있다. 그 다음, 이온 주입 단계는 고농도 도핑된 n+ 소스 영역들(160)을 형성하기 위해 수행될 수 있다. 그 다음, 게이트 절연 층들(182) 및 게이트 전극들(184)은 전력 MOSFET(100)를 참조하여 상기 설명된 동일한 방식으로 형성될 수 있다.
전력 MOSFET(200)의 디자인은 상기 설명된 전력 MOSFET(100)가 갖는 다양한 잠재적 문제들을 극복한다. 특히, MOSFET(200)는 MOSFET(100)의 제작에 존재하는 정렬 문제를 회피하고, p-웰들(172)의 고농도 도핑된 p+ 영역들(174)을 형성하기 위해 개별 이온 주입 단계를 필요로 하지 않는다. 그러나, 전력 MOSFET(200)가 갖는 하나의 도전은 그것이 트렌치들의 2배의 형성을 필요로 한다는 것이다. 부가적으로, 전력 MOSFET(200) 내의 깊은 차폐 패턴들(240)은 MOSFET(100)의 깊은 차폐 패턴들(140)에 포함되는 측방 연장들(142)을 포함하지 않으므로, 전력 MOSFET(200)의 전계 차단 성능은 전력 MOSFET(100)의 전계 차단 성능만큼 양호하지 않을 수 있다.
도 3은 제3 종래의 넓은 밴드갭 전력 MOSFET(300)의 개략 단면도이다. 전력 MOSFET(300)는 상기 설명된 전력 MOSFET들(100, 200)과 디자인이 유사하다. 따라서, 전력 MOSFET들(100, 200, 300)의 동일하거나 유사한 구성요소들은 동일한 참조 번호들로 라벨링되었고, 이러한 동일한/유사한 구성요소들의 설명들은 일반적으로 전력 MOSFET(300)에 대해 생략될 것이다.
전력 MOSFET들(100, 200)과 전력 MOSFET(300) 사이의 주된 차이는 전력 MOSFET(300)가 전력 MOSFET들(100, 200)의 p-웰들(172) 아래에 제공되는 깊은 차폐 패턴들(140, 240)과 대조적으로 각각의 게이트 트렌치(180) 아래에 제공되는 깊은 차폐 패턴들(340)을 포함한다는 것이다. 깊은 차폐 패턴들(340)은 역방향 차단 동작 동안 높은 전계들로부터 게이트 절연 층(182)의 코너들을 보호할 시에 매우 효과적일 수 있다. 그러나, 깊은 차폐 패턴들(340)을 제공하는 것이 갖는 하나의 잠재적 문제는 그들이 p-웰들(372)에 전기적으로 연결될 필요가 있다는 것이고, 그것은 깊은 차폐 패턴(340)과 p-웰들(372) 사이에 양호한 전기 연결을 형성하는 것에 도전적일 수 있다. 더욱이, 이러한 전기 연결을 형성하는 것은 전형적으로 부가 처리 단계들을 필요로 하고 그리고/또는 예를 들어, 디바이스에 포함될 수 있는 유닛 셀들의 수를 감소시킬 수 있는 디바이스 구조체 내의 부가 "리얼 이스테이트(real estate)"를 차지할 수 있다.
본 발명의 실시예들에 따라, 일반적으로 제조하기에 간단한 웰 영역들에의 양호한 전기 연결들을 갖는 게이트 트렌치들 아래에 깊은 트렌치 차폐 패턴들을 갖는 전력 MOSFET들 및 전력 IGBT들과 같은 게이트 트렌치 넓은 밴드갭 전력 반도체 디바이스들이 제공된다. 일부 실시예들에서, 게이트 트렌치 넓은 밴드갭 전력 반도체 디바이스들은 단일 주입 공정에서, (1) 게이트 트렌치들 아래의 깊은 차폐 패턴들 및 (2) 깊은 차폐 패턴들을 디바이스의 웰 영역들에 전기적으로 연결하는 깊은 차폐 연결 패턴들 둘 다를 형성하는 각진 이온 주입을 사용하여 형성될 수 있다. 본 발명의 실시예들에 따른 기술들은 또한 종단 구조체들이 디바이스의 능동 영역 내에 형성되는 깊은 차폐 패턴들과 반도체 층 구조체 내의 동일한 깊이까지 연장되도록 예를 들어, 디바이스의 종단 영역 내의 가드 링들과 같은 종단 구조체들을 형성하기 위해 사용될 수 있다. 이것은 디바이스의 성능을 추가로 개선할 수 있다.
예시적 실시예들에서, 본 발명의 실시예들에 따른 깊은 차폐 패턴들은 게이트 트렌치들이 형성된 후에 각진 이온 임플란트를 수행함으로써 형성될 수 있다. 각진 이온 주입 단계는 이온들을 각각의 게이트 트렌치의 다른 측벽 내로 주입하지 않으면서, 도펀트 이온들을 각각의 게이트 트렌치의 하단 표면 및 하나의 측벽 둘 다의 적어도 일부들 내로 주입한다. 도펀트 이온들은 반도체 층 구조체 내로 이미 1 내지 2 미크론보다 많이 깊을 수 있는 각각의 게이트 트렌치의 하단 표면 내로 주입되므로, 깊은 차폐 패턴들은 원하는 깊이까지 용이하게 주입될 수 있고, 전형적으로 상대적으로 낮은 이온 주입 에너지들을 사용하여 주입될 수 있다. 이것은 격자 구조체에 대한 손상을 감소시킬 수 있고 깊은 차폐 패턴들에서 더 정확하고 균일한 도핑 농도를 제공할 수 있다. 더욱이, 도펀트 이온들은 그 안에 깊은 차폐 연결 패턴들을 형성하기 위해 각각의 게이트 트렌치의 하나의 측벽 내로 주입되므로, 전기 연결은 각각의 깊은 차폐 패턴으로부터 인근 웰 영역으로 형성된다. 게이트 트렌치의 대향 측벽은 주입되지 않을 수 있고, 따라서 디바이스에 대한 채널은 각각의 게이트 트렌치의 일 측면 상에 여전히 제공된다.
추가 실시예들에 따라, 한 쌍의 각진 이온 주입 단계들은 상기 설명된 깊은 차폐 패턴들 및 깊은 차폐 연결 패턴들을 형성하기 위해 수행될 수 있다. 제1 각진 임플란트는 도펀트 이온들을 게이트 트렌치들의 제1 측벽 및 하단 표면 내로 주입할 수 있고, 제2 각진 임플란트는 도펀트 이온들을 게이트 트렌치들의 제2 측벽 및 하단 표면 내로 주입할 수 있다. 따라서, 이러한 실시예들에서, 깊은 차폐 연결 패턴들은 각각의 게이트 트렌치의 양 측벽들 상에 형성될 수 있다. 이러한 실시예들에서, 각각의 게이트 트렌치 옆에 그리고 아래에 연장되는 깊은 차폐 패턴들 및 깊은 차폐 연결 패턴들은 각각의 게이트 트렌치 아래에 복수의 이격된 깊은 차폐 영역 및 깊은 차폐 연결 영역을 갖기 위해 세그먼트화될 수 있다. 채널 영역들은 세그먼트화된 깊은 차폐 영역들과 깊은 차폐 연결 영역들 사이 내에 제공될 수 있다.
더 추가 실시예들에서, 게이트 트렌치들은 경사진 측벽들을 가질 수 있다. 게이트 트렌치들이 그러한 경사진 측벽들을 가질 때, 깊은 차폐 패턴들 및 깊은 차폐 연결 패턴들은 게이트 트렌치들의 하나 또는 양 측벽들이 각진 이온 임플란트를 사용하는 것 없이 주입될 수 있으므로, 수직(즉, 각지지 않은) 이온 주입 공정을 사용하여 형성될 수 있다. 각진 이온 주입은 또한 이러한 실시예들에서 사용될 수 있다.
본원에 개시되는 깊은 차폐 패턴들을 형성하기 위한 새로운 접근법들은 깊은 차폐 패턴들(240)이 모든 다른 트렌치의 하단 내에만 형성되므로, 상기 설명된 전력 MOSFET(200)에 포함되는 깊은 차폐 패턴들(240)과 비교하여 적어도 2배 가까운 깊은 차폐 패턴들의 형성을 함께 허용한다. 따라서, 본 발명의 실시예들에 따른 디바이스들은 도 2의 전력 MOSFET(200)에 대해 상기 논의된 기술을 사용하여 형성되는 디바이스들과 비교되는 바와 같이 더 양호한 전계 차단 및 온 상태 저항 성능을 나타낼 수 있다. 더욱이, 깊은 차폐 패턴들을 형성하기 위해 사용되는 동일한 주입 단계에서 게이트 트렌치들 아래의 깊은 차폐 패턴들과 웰 영역들 사이에 전기 연결을 형성함으로써, 이러한 전기 연결을 형성할 시에 도 3의 전력 MOSFET(300)에 대해 상기 논의된 문제들이 회피될 수 있다. 본 발명의 실시예들에 따른 접근법들은 또한 도 1의 전력 MOSFET(100)의 제작에서 요구되는 부가 에피택셜 성장 단계에 대한 요구 및 다수의 에피택셜 성장 단계가 수행될 때 발생하는 관련 정렬 문제들을 회피한다. 부가적으로, 본 발명의 실시예들에 따른 디바이스들은 게이트 트렌치들 바로 아래에 깊은 차폐 패턴들을 형성하여, 그것은 더 효과적일 수 있으며, 그것은 상기 도 1 내지 도 2의 전력 MOSFET들(100, 200)을 가진 경우는 아니다.
본 발명의 실시예들은 이제 도 4a 내지 도 12를 참조하여 설명될 것이다. 본원에 개시되는 상이한 실시예들의 특징들은 많은 부가 실시예들을 제공하기 위해 임의의 방식으로 조합될 수 있다는 점이 이해될 것이다. 따라서, 예를 들어, 본원에 설명되는 임의의 MOSFET 실시예의 특징들은 임의의 IGBT 실시예들 내로 포함될 수 있으며, 그 역도 또한 마찬가지이다. 다른 예로서, 본원에 설명되는 각각의 에지 종단은 실시예들 중 어느 것과 사용되고 특정 에지 종단을 포함하는 실시예와만 사용되지 않을 수 있다. 따라서, 발명 개념들의 다양한 특징들은 특정 예들에 대해 아래에 설명되지만, 이러한 특징들은 다른 실시예들에 추가되고 그리고/또는 다른 실시예들의 예시적 특징들을 대신해서 사용되어 많은 부가 실시예들을 제공할 수 있다는 점이 이해될 것이다. 따라서, 본 발명은 이러한 상이한 조합들을 망라하는 것으로 이해되어야 한다.
도 4a는 본 발명의 실시예들에 따른 게이트 트렌치 전력 MOSFET(400)의 개략 평면도이다. 도 4a의 평면도에서, 소스 컨택트들(490)은 밑에 있는 반도체 층들을 더 잘 도시하기 위해 생략된다. 도 4b는 도 4a의 라인 4B-4B를 따라 취해진 게이트 트렌치 전력 MOSFET(400)의 개략 단면도이다. 도 4a 및 도 4b에서, 게이트 트렌치들의 외부에 연장되는 임의의 게이트 전극/컨택트 재료는 MOSFET(400)의 다른 특징들을 더 분명히 도시하고 도면들을 단순화하기 위해 도면들로부터 생략되었다.
우선 도 4a를 참조하면, 전력 MOSFET(400)는 능동 영역(402) 및 능동 영역(402)을 둘러싸는 종단 영역(도시되지 않음)을 포함한다. 도 4a 내지 도 4b는 병렬로 배치되는 복수의 유닛 셀(408)을 포함하는 단일 전력 MOSFET(400)를 도시한다. 하나의 예시적 유닛 셀(408)은 도 4b에 점선 박스에 의해 도시된다. 전력 MOSFET(400)는 도 4b에 도시된 거의 3개의 유닛 셀(408)보다 더 많은 유닛 셀들(408)을 포함할 수 있다. 또한 복수의 전력 MOSFET(400)가 단일 웨이퍼 상에 성장될 수 있다는 점이 이해될 것이다.
도 4a 내지 도 4b에 도시된 바와 같이, 전력 MOSFET(400)는 고농도 도핑된(n+) n-형 넓은 밴드갭 반도체 기판(410)을 포함한다. 기판(410)은 예를 들어, 단일 결정 4H 탄화 규소 반도체 기판을 포함할 수 있다. 기판(410)(예를 들어, n+ 탄화 규소 기판)은 n-형 불순물들로 도핑될 수 있다. 불순물들은 예를 들어, 질소 또는 인을 포함할 수 있다. 기판(410)의 도핑 농도는 예를 들어, 1×1018 atoms/cm3 내지 1×1021 atoms/cm3일 수 있지만 다른 도핑 농도들이 사용될 수 있다. 기판(410)은 임의의 적절한 두께(예를 들어, 일부 실시예들에서 100 내지 500 미크론 두께)일 수 있다.
저농도 도핑된(n-) 탄화 규소 드리프트 영역(420)은 기판(410) 상에 제공된다. 탄화 규소 드리프트 영역(420)은 에피택셜 성장에 의해 탄화 규소 기판(410) 상에 형성될 수 있다. 탄화 규소 드리프트 영역(420)은 예를 들어, 3 내지 100 미크론의, 기판(410) 위에 수직 높이를 갖는 두꺼운 영역일 수 있다. 탄화 규소 드리프트 층(420)의 상부 부분은 n-형 탄화 규소 전류 확산 층(430)을 포함할 수 있다. 전류 확산 층(430)은 예를 들어, 더 많은 저농도 도핑된 n- 탄화 규소 드리프트 영역(420)의 나머지의 도핑 농도를 초과하는 도핑 농도를 갖는 적당히 도핑된 전류 확산 층(430)을 제공하기 위해 에피택셜 성장에 의해 형성될 수 있다. 탄화 규소 드리프트 영역(420)의 더 많은 저농도 도핑된 부분은 예를 들어, 1×1016 atoms/cm3 내지 5×1017 atoms/cm3의 도핑 농도를 가질 수 있지만, 다른 도핑 농도들이 사용될 수 있다. 전류 확산 층(430)은 예를 들어, 1×1017 atoms/cm3 내지 5×1018 atoms/cm3의 도핑 농도를 가질 수 있지만, 다른 도핑 농도들이 사용될 수 있다. 일부 실시예들에서, 전류 확산 층(430)의 도핑 농도는 탄화 규소 드리프트 영역(420)의 더 많은 저농도 도핑된 부분의 코핑 농도보다 더 큰 적어도 1자릿수일 수 있다.
적당히 도핑된 p-형 탄화 규소 층(470)은 전류 확산 층(430) 상에 형성된다. 적당히 도핑된 p-형 탄화 규소 층(470)은 n-형 전류 확산 층(430)을 형성하기 위해 사용되는 동일한 에피택셜 성장 단계 동안 형성될 수 있으며, n-형 도펀트 소스 가스는 턴 오프되고 p-형 도펀트 소스 가스는 턴 온된다. 다른 실시예들에서, 언도핑된(또는 약간 도핑된) 에피택셜 층은 에피택셜 성장을 통해 전류 확산 층(430) 상에 성장될 수 있고 그 다음 적당히 도핑된 p-형 탄화 규소 층(470)은 p-형 도펀트 이온들을 이러한 층 내로 주입함으로써 형성될 수 있다. 이온 주입 접근법은 부가 처리 단계를 필요로 하지만, 적당히 도핑된 p-형 탄화 규소 층(470) 도처에 더 일관된 도핑 레벨들을 제공할 수 있다. 적당히 도핑된 p-형 탄화 규소 층(470)은 예를 들어, 5×1016/cm3 내지 5×1017/cm3의 도핑 농도를 가질 수 있다. 층들(410, 420, 430, 470)은 단일 에피택셜 성장 공정에서 전부 성장될 수 있으며 공정은 반도체 층 구조체(406)를 형성하기 위해 n-형 도핑 및 p-형 도핑 간을 전환하는 것을 정지시킨다.
고농도 도핑된(n+) n-형 탄화 규소 소스 영역들(460)은 적당히 도핑된 p-형 탄화 규소 층(470)의 상부 부분들 내에 형성될 수 있다. n-형 소스 영역들(460)은 예를 들어, 이온 주입에 의해 형성될 수 있다. 고농도 도핑된(n+) n-형 탄화 규소 영역들(460)은 MOSFET(400)에 대한 소스 영역들로서의 역할을 한다. 드리프트 영역(420)/전류 확산 층(430) 및 기판(410)은 전력 MOSFET(400)에 대한 공통 드레인 영역으로서의 역할을 함께 한다.
게이트 트렌치들(480)은 n+ 탄화 규소 영역들(460)을 통해(또는 옆에서), 적당히 도핑된 p-형 탄화 규소 층(470)을 통해, 그리고 n-형 탄화 규소 전류 확산 층(430)의 상부 표면 내로 에칭된다. 게이트 트렌치들(480)은 게이트 트렌치들(480) 사이에 제공되는 복수의 p-형 웰 영역("p-웰들")(472)으로 적당히 도핑된 p-형 탄화 규소 층(470)을 변환할 수 있다. 게이트 트렌치들(480)은 도 4b에 도시된 바와 같이, 일부 실시예들에서 U-형상 단면을 가질 수 있다. 게이트 트렌치들(480)의 하단 에지들의 라운딩은 게이트 트렌치들(480)의 하단 코너들에서 전계들을 감소시키는 것을 도울 수 있다. 라운딩된 코너들은 일부 실시예들에서 생략될 수 있다.
각각의 게이트 트렌치(480)는 제1 측벽(481) 및 제1 측벽(481)과 대향하는 제2 측벽(483)을 가질 수 있다. 제1 및 제2 측벽들(481, 483)은 반도체 층 구조체(406)의 상부 표면을 따라 제1 방향으로 각각 연장된다. 각각의 측벽(481, 483)은 게이트 트렌치(480)의 측면 부분(즉, 약간 경사진 측벽들)을 정의하는 반도체 층 구조체(406)의 일부를 포함한다. 제1 및 제2 측벽들(481, 483)은 일부 실시예들에서 실질적으로 수직 측벽들일 수 있고, 다른 실시예들에서, 제1 및 제2 측벽들(481, 483)은 게이트 트렌치들(480)의 하단 표면에 대해 90도보다 약간 더 많은 각도들을 가질 수 있다. 이러한 증가된 각도는 (측벽들의 상단 부분들이 하단 부분들보다 더 많이 에칭될 수 있음에 따라) 예를 들어, 게이트 트렌치들(480)을 형성하기 위해 사용되는 에칭 공정에서 기인할 수 있다. 더 다른 실시예들에서, 게이트 트렌치들의 제1 및 제2 측벽들은 도 5를 참조하여 설명됨에 따라 더 현저한 경사들을 가진 측벽들을 갖도록 의도적으로 디자인될 수 있다.
게이트 트렌치들(480)이 형성된 후에, 마스크는 고농도 도핑된 n+ 소스 영역들을 보호하기 위해 형성된다. 그 다음, p-형 도펀트들은 복수의 고농도 도핑된 깊은 차폐 패턴(440) 및 복수의 고농도 도핑된 깊은 차폐 연결 패턴(444)을 형성하기 위해 디바이스의 상단 표면 내로 주입된다. 본 기술분야의 통상의 기술자들에게 공지된 바와 같이, n-형 또는 p-형 도펀트들과 같은 이온들은 이온 종들을 이온화하고 이온들을 미리 결정된 운동 에너지에서 이온 빔으로서 이온 주입 타겟 챔버 내의 반도체 층의 표면을 향해 가속함으로써 반도체 층 또는 영역 내에 주입될 수 있다. 미리 결정된 운동 에너지에 기초하여, 원하는 이온 종들은 반도체 층 내로 특정 깊이까지 침투될 수 있다.
깊은 차폐 패턴들(440)은 n-형 드리프트 영역(420)/전류 확산 층(430)의 상부 표면 내의 각각의 게이트 트렌치들(480) 아래에 형성되고 깊은 차폐 연결 패턴들(444)은 게이트 트렌치들(480)의 제1 측벽들(481) 내에 형성된다. 각각의 깊은 차폐 연결 패턴(444)은 깊은 차폐 패턴들(440)의 각각의 것으로부터, p-웰(472)을 통해 반도체 층 구조체(406)의 상단 표면으로 연장될 수 있다. 각각의 깊은 차폐 연결 패턴(444)은 깊은 차폐 패턴들(440)의 각각의 것을 각각의 p-웰(472)에 전기적으로 연결할 수 있다. p-형 탄화 규소 차폐 패턴들(440)은 예를 들어, 드리프트 층(420)/전류 확산 층(430) 내로 거의 1 내지 2 미크론의 깊이까지 연장될 수 있지만, 다른 깊이들(예를 들어, 0.5 내지 3 미크론 또는 1 내지 3.5 미크론)이 사용될 수 있다. 각각의 깊은 차폐 패턴(440)은 연관된 깊은 차폐 연결 패턴(444)을 가질 수 있다. 깊은 차폐 패턴들(440) 및 그들의 연관된 깊은 차폐 연결 패턴들(444)은 게이트 트렌치들이 반도체 층 구조체(406)의 상부 표면을 따라 연장되는 제1 방향으로 연장될 수 있다. 깊은 차폐 패턴들(440) 및 그들의 연관된 깊은 차폐 연결 패턴들(444)은 제1 방향에 수직인 제2 방향으로 서로 이격될 수 있다.
깊은 차폐 패턴들(440) 및 깊은 차폐 연결 패턴들(444)은 일부 실시예들에서 각진 이온 임플란트를 사용하여 형성될 수 있다. 주입 각도(
Figure pct00001
)는 이온들이 디바이스의 상부 표면에 수직인 축으로부터 주입되는 각도로서 정의된다(도 9c 참조). 일부 실시예들에서, 주입 각도(
Figure pct00002
)는 2도 내지 15도와 같이, 작을 수 있다. 다른 실시예들에서, 주입 각도(
Figure pct00003
)는 15도 내지 45도일 수 있다. 더 다른 실시예들에서, 주입 각도(
Figure pct00004
)는 45도 내지 80도일 수 있다. 이것은 각각의 게이트 트렌치(480)의 하나의 측벽(481)이 주입되는 반면에 다른 측벽(483)이 주입되지 않는 것을 여전히 보장하면서, 각각의 게이트 트렌치(480)의 대부분 아래에 깊은 p-형 임플란트를 허용할 수 있다. 일부 실시예들에서, 게이트 트렌치들(480)을 에칭할 시에 사용되는 동일한 마스크 층은 깊은 차폐 패턴들(440) 및 깊은 차폐 연결 패턴들(444)의 형성 동안 이온 주입 마스크로서 사용될 수 있다. 주입 각도(
Figure pct00005
) 및/또는 주입 에너지는 게이트 트렌치들(480) 아래에 그리고 게이트 트렌치들(480)의 제1 측벽들(481) 내로 둘 다 원하는 도핑 레벨들 및 도핑 깊이들을 달성하기 위해 각진 이온 임플란트 동안 변화될 수 있다는 점이 이해될 것이다. 예를 들어, 임플란트는 더 낮은 주입 각도(들)에서 더 높은 에너지들을 갖고 더 높은 주입 각도(들)에서 더 낮은 에너지들을 가질 수 있다.
산화 규소 층과 같은 게이트 절연 층(482)은 각각의 게이트 트렌치(480)의 하단 표면 및 측벽들 상에 형성된다. 게이트 전극(484)은 각각의 게이트 절연 층(482) 상에 형성된다. 각각의 게이트 전극(484)은 그 각각의 게이트 트렌치(480)의 나머지를 충전할 수 있다. 게이트 전극들(484)은 예를 들어, 반도체 게이트 전극 또는 금속 게이트 전극을 포함할 수 있다. 게이트 트렌치들(480)의 배향, 크기 및 형상은 온 상태에서의 채널 저항과 오프 상태에서의 전압 차단 성능 사이의 원하는 밸런스를 제공하기 위해 선택될 수 있다.
소스 컨택트들(490)은 고농도 도핑된 n-형 소스 영역(460) 및 고농도 도핑된 깊은 차폐 연결 패턴들(444)의 상단 표면들 상에 형성될 수 있다. 소스 컨택트들(490)은 단일 소스 컨택트를 형성하기 위해 전부 전기적으로 연결될 수 있다. 드레인 컨택트(492)는 기판(410)의 하부 표면 상에 형성될 수 있다. 소스 및 드레인 컨택트들(490, 492)은 예를 들어, 금속 컨택트들을 포함할 수 있다. 게이트 컨택트(도시되지 않음)는 각각의 게이트 전극(484)에 전기적으로 연결될 수 있다.
고농도 도핑된 p-형 영역(475)은 깊은 차폐 연결 패턴과 소스 영역들(460) 사이의 각각의 p-웰(472)의 상부 부분 내에 형성될 수 있다(그것은 소스 영역들(460)의 폭을 감소시킴). 고농도 도핑된 p-형 영역(475)이 도 4a 내지 도 4b의 실시예에 포함되지 않지만, 475로 라벨링되는 점선 박스는 이러한 영역이 포함될 때 각각의 유닛 셀에 위치될 수 있는 것을 예시하기 위해 도 4b의 유닛 셀들(408) 중 하나에 포함되었다. 그러한 고농도 도핑된 p-형 영역들(475)은 예를 들어, 각각의 깊은 차폐 연결 패턴(444)이 연관된 소스 컨택트(490)와 직접 접촉하는 것을 보장하기 위해 깊은 차폐 연결 패턴들(444)의 폭이 충분히 넓지 않으면 제공될 수 있다.
수직 채널 영역들(478)은 각각의 게이트 트렌치(480)의 일 측면을 따라 게이트 절연 층(482)에 인접한 p-웰들(472) 내에(즉, 각각의 게이트 트렌치(480)의 제2 측벽(483) 내에) 형성된다. 전류는 전압이 게이트 전극들(484)에 인가될 때 n-형 소스 영역들(460)로부터 채널 영역들(478)을 통해 드리프트 영역(420)/전류 확산 층(430)으로 흐를 수 있다. 채널들은 그 대신으로서 각각의 게이트 전극(484)의 다른 측면 상에(예를 들어, 각각의 게이트 트렌치(480)의 제1 측벽(481) 내에) 제공되지 않으며, p-형 깊은 차폐 연결 패턴들(444)은 각각의 p-형 깊은 차폐 패턴들(440)을 p-웰들(472) 및 소스 컨택트들(490)에 전기적으로 연결하는 제1 측벽들(481) 내에 형성된다.
p-형 탄화 규소 깊은 차폐 패턴들(440)은 디바이스가 역방향 차단 상태에서 동작될 때(즉, 디바이스가 턴 오프될 때) 드리프트 영역(420)에서 형성하는 전계가 게이트 절연 층들(482)을 향해 상방으로 연장되는 정도를 감소시키는 것을 도울 수 있다. 전계는 너무 높으면, 시간에 따라 게이트 절연 층들(482)의 하부 부분들을 저하시킬 수 있으며, 그것은 디바이스 고장을 결국 야기할 수 있다.
전력 MOSFET(400)는 도 1 내지 도 3을 참조하여 상기 논의된 전력 MOSFET 디자인들과 같은 종래의 전력 MOSFET 디자인들에 비해 수개의 장점들을 나타낼 수 있다. 첫번째로, MOSFET(400)는 게이트 트렌치들(480) 아래의 깊은 p-형 차폐 패턴들(440)을 포함한다. 이것은 도 1 및 도 2의 전력 MOSFET들과 비교하여 향상된 전계 차단을 제공할 수 있으며, 전력 MOSFET들은 게이트 트렌치들 아래 대신에 p-웰들 아래에 있는 깊은 차폐 패턴들을 갖는다. 두번째로, 전력 MOSFET(400)는 p-형 깊은 차폐 패턴들(440) 및 p-웰들(472) 및 소스 전극들(490) 사이에 연장되는 깊은 차폐 연결 패턴들(444)의 형태로 양호한 전기 연결들을 가질 수 있고, 이러한 연결들은 p-형 깊은 차폐 패턴들(440)을 형성하기 위해 사용되는 동일한 처리 단계에서 형성될 수 있다. 세번째로, 에피택셜 층들의 전부는 동일한 단계에서 형성될 수 있으며, 그것은 예를 들어, 상기 도 1의 전력 MOSFET(100)와 비교하여 MOSFET(400)의 제작을 단순화할 수 있다. 네번째로, 전력 MOSFET(400)는 디바이스(400)의 능동 영역(402) 내의 깊은 차폐 패턴들(440)에의 높은 전도성 p-형 연결을 갖는다. 다섯번째로, 전력 MOSFET(400)는 도 2의 전력 MOSFET(200)에서 요구되는 바와 같이 트렌치들의 수의 절반만을 필요로 한다. 여섯번째로, 전력 MOSFET(400)는 전력 MOSFET(100)가 필요로 하는 방식으로 정확한 정렬을 필요로 하지 않는다.
전력 MOSFET(400)의 구조체는 A-면{11-20} 및 M-면{1-100}과 같은, C-축에 수직인 높은 전자 이동도를 갖는 탄화 규소 결정의 면들 상에 형성되는 탄화 규소계 MOSFET들에 비해 특히 유리할 수 있다.
도 5는 본 발명의 추가 실시예들에 따른 게이트 트렌치 전력 MOSFET(500)의 개략 단면도이다. 전력 MOSFET(500)는 거의 수직 측벽들을 갖는 전력 MOSFET(400)의 게이트 트렌치들(480)과 대조적으로 V-형상 게이트 트렌치들(580)을 갖는다. 전력 MOSFET(500)는 도 4a 내지 도 4b를 참조하여 상기 논의된 전력 MOSFET(400)와 유사하므로, 전력 MOSFET(500)의 유사한 요소들은 동일한 참조 번호들을 사용하여 번호화되고, 그들이 이미 위에 설명되었음에 따라 아래에 추가로 논의되지 않을 것이다. 이어지는 논의는 전력 MOSFET(500)와 전력 MOSFET(400) 사이의 차이들에 집중할 것이다.
도 4b 및 도 5를 비교함으로써 알 수 있는 바와 같이, 전력 MOSFET들(400 및 500) 사이의 주된 차이는 전력 MOSFET(500)가 경사진 제1 및 제2 측벽들(581, 583)을 갖는 V-형상 게이트 트렌치들(580)을 포함한다는 것이다. 각각의 측벽의 각도는 게이트 트렌치(580)의 하단 표면과 측벽 사이의 각도(β)로서 본원에 정의된다. 게이트 절연 층들(582) 및 게이트 전극들(584)은 게이트 트렌치들(580) 내에 형성될 수 있다. 게이트 절연 층들(582) 및 게이트 전극들(584)은 게이트 트렌치들(580)에 맞추기 위해 상이한 형상을 갖는 것을 제외하고 MOSFET(400)에 대해 상기 설명된 게이트 절연 층들(482) 및 게이트 전극들(484)과 동일할 수 있다. 트렌치들(580)은 하단에서 폭이 더 좁고 상단에서 폭이 더 넓다. 전력 MOSFET(500)를 형성하기 위해, 깊은 차폐 패턴들(540) 및 깊은 차폐 연결 패턴들(544)을 형성하기 위한 이온 주입 단계 동안 사용되는 이온 주입 각도(
Figure pct00006
)는 게이트 트렌치(580)의 제1 측벽(581)을 따르는 탄화 규소 층이 디바이스의 상단 표면의 전 부분에서 충분히 주입되는 것을 보장하기 위해 더 넓을 수 있다. 부가적으로, 깊은 차폐 패턴들(540) 및 깊은 차폐 연결 패턴들(544)은 전력 MOSFET(400)에 포함되는 깊은 차폐 패턴들(440) 및 깊은 차폐 연결 패턴들(444)을 가진 경우보다 일 측면에 더 많게 편향될 수 있다. 더 큰 주입 각도(
Figure pct00007
)때문에, 더 양호한 전기 연결들은 깊은 차폐 영역들(540)에 이루어질 수 있다.
전력 MOSFET(500)가 각진 임플란트를 사용하여 형성될 수 있지만, 다른 실시예들에서, 수직 임플란트는 주입 각도(
Figure pct00008
)가 0도인 곳에 사용될 수 있다. 게이트 트렌치들(580)의 각진 측벽들(581, 583)은 각각의 게이트 트렌치(580)의 제1 측벽(581)을 형성하는 탄화 규소의 주입을 허용한다. 마스크는 각각의 게이트 트렌치(580)의 제2 측벽들(583) 내로의 주입을 방지하기 위해 사용될 수 있다. 깊은 차폐 패턴들(540) 및 깊은 차폐 연결 패턴들(544)을 형성하기 위해 각진 이온 임플란트를 사용하는 하나의 장점은 각진 이온 임플란트가 사용될 때 그러한 게이트 트렌치들(580)을 형성하는 에칭 단계 동안 사용되는 동일한 마스크가 이온 주입 마스크로서 사용될 수 있다는 것이다. 그러나, 도 7a 내지 도 7b를 참조하여 아래에 논의되는, 각진 임플란트가 에지 종단의 형성 시에 가질 수 있는 복잡화들은 일반적으로 수직 임플란트가 각진 임플란트 대신에 수행될 때 회피될 수 있다.
전력 MOSFET(500)의 구조체는 54.7도에서 각진 R-면과 같은, 높은 전자 이동도를 갖고 C-축에 비수직인 탄화 규소 결정의 면들 상에 형성되는 탄화 규소계 MOSFET들에 비해 특히 유리할 수 있다.
도 4a 내지 도 4b 및 도 5의 실시예들에서, 이온 주입 각도(
Figure pct00009
)는 깊은 차폐 패턴들(440, 540)의 폭과 깊은 차폐 연결 패턴들(444, 544)의 폭 사이의 균형을 수반할 수 있다. 주입 각도(
Figure pct00010
)는 디바이스의 상단 표면에 수직인 축에 대해 게이트 트렌치들(480, 580)의 측벽들의 각도보다 단지 더 큰 것으로 선택되면, 이때 깊은 차폐 패턴들(440, 540)의 폭은 최대화될 수 있지만, 작은 주입은 게이트 트렌치들(480, 580)의 측벽 내로 발생할 것이다. 따라서, 주입 각도(
Figure pct00011
)는 깊은 차폐 연결 패턴들(444, 544)을 형성하기 위해 충분한 주입을 측벽 내로 획득하도록 증가되지만, 이것은 깊은 차폐 패턴들(440, 540)의 폭을 감소시킨다.
도 6a는 본 발명의 실시예들에 따른 p-채널 탄화 규소 전력 IGBT(600)의 간략화된 회로도이다. 도 6b는 도 6a의 IGBT(600)의 개략 단면도이다.
도 6a에 도시된 바와 같이, IGBT(600)는 베이스, 이미터 및 컬렉터를 갖는 n-p-n 탄화 규소 전력 BJT(607)를 포함한다. IGBT(600)는 게이트, 소스 및 드레인을 갖는 탄화 규소 MOSFET(609)를 추가로 포함한다. 탄화 규소 MOSFET(609)의 소스는 탄화 규소 전력 BJT(607)의 베이스에 전기적으로 연결되고, 탄화 규소 MOSFET(609)의 드레인은 탄화 규소 전력 BJT(607)의 컬렉터에 전기적으로 연결된다. 규정에 의해, BJT(607)의 컬렉터는 IGBT(600)의 이미터(603)이고, BJT(607)의 이미터는 IGBT(600)의 컬렉터(605)이고, MOSFET(609)의 게이트(684)는 IGBT(600)의 게이트(601)이다.
IGBT(600)는 이하와 같이 동작할 수 있다. 외부 구동 회로(도시되지 않음)는 게이트 바이어스 전압을 MOSFET(609)에 인가하기 위한 IGBT(600)의 게이트(601)에 연결된다. 이러한 외부 구동 회로가 MOSFET(609)의 임계 전압보다 더 큰 전압을 IGBT(600)의 게이트(601)에 인가할 때, 반전 층은 IGBT(600)의 p+ 이미터(603)를 BJT(607)의 베이스에 전기적으로 연결하는 채널(678)로서의 역할을 하는 게이트(601) 옆에 있는 반도체 층 내에 형성된다. IGBT(600)의 게이트(601)가 MOSFET(609)의 게이트(684)이라는 점을 주목한다. 정공들은 p+ 이미터 영역(603)으로부터 채널(676)을 통해 BJT(607)의 베이스 내로 주입된다. 이러한 정공 전류는 BJT(607)를 구동하는 베이스 전류로서의 역할을 한다. 이러한 정공 전류에 응답하여, 전자들은 IGBT(600)의 컬렉터(605)로부터 BJT(607)의 베이스를 가로질러 IGBT(600)의 이미터(603)로 주입된다. 따라서, 탄화 규소 MOSFET(609)는 탄화 규소 전력 BJT(607)를 전류 구동 디바이스로부터 전압 구동 디바이스로 변환하며, 그것은 간략화된 외부 구동 회로를 허용한다. 탄화 규소 MOSFET(609)는 드라이버 트랜지스터로서의 역할을 하고, 탄화 규소 전력 BJT(607)는 IGBT(600)의 출력 트랜지스터로서의 역할을 한다.
도 6b는 전력 IGBT(600)의 수개의 유닛 셀들을 예시하는 도 6a의 IGBT(600)의 일부의 개략 단면도이다. 전력 IGBT(600)를 형성하기 위해, 전형적으로 다수의 유닛 셀들이 병렬로 구현된다는 점이 이해될 것이다. IGBT(600)는 또한 종단 영역을 포함할 수 있다. 본 발명의 실시예들에 따른 전력 반도체 디바이스들에 대한 적절한 종단 영역의 예시적 실시예는 도 7a 내지 도 7b를 참조하여 아래에 논의된다. 도 7a 내지 도 7b에 도시된 종단 영역이 도 6a 및 도 6b의 IGBT(600)에 포함될 수 있다는 점이 이해될 것이다.
도 6b에 도시된 바와 같이, IGBT(600)는 예를 들어, 고농도 도핑된 n+ n-형 탄화 규소 층(610) 상에 형성될 수 있다. 이러한 n+ 탄화 규소 층(610)은 IGBT(600)의 컬렉터(605)로서의 역할을 한다(및 따라서 또한 BJT(607)의 이미터로서의 역할을 함). p+ 탄화 규소 필드 스토퍼 층(615)은 층(610) 상에 임의로 제공될 수 있다. 저농도 도핑된(p-) p-형 탄화 규소 드리프트 층(620)은 필드 스토퍼 층(615) 상에 제공된다. 적당히 도핑된 p-형 탄화 규소 전류 확산 층(630)은 드리프트 영역(620)의 상부 부분 내에 제공된다. p-형 탄화 규소 층들(615, 620, 630)은 BJT(607)의 베이스 및 MOSFET(609)의 소스 영역으로서의 역할을 한다. 탄화 규소 층들(610, 615, 620, 630)은 나중에 제거되는 기판(도시되지 않음) 상에 에피택셜 성장을 통해 형성될 수 있다.
적당히 도핑된 n-형 탄화 규소 층(670)은 에피택셜 성장을 통해 p-형 탄화 규소 전류 확산 층(630) 위에 형성될 수 있다. 이러한 적당히 도핑된 n-형 탄화 규소 층(670)은 디바이스 내에 복수의 n-웰(672)을 형성하기 위해 사용될 것이다. 게이트 트렌치들(680)은 n-웰들(672)을 정의하기 위해 적당히 도핑된 n-형 탄화 규소 층(670) 내에 형성된다. 게이트 트렌치들(680)은 또한 p-형 전류 확산 층(630)의 상부 표면 내로 연장될 수 있다. 게이트 트렌치들(680)은 U-형상 단면을 각각 가질 수 있다.
고농도 도핑된 n-형 탄화 규소 깊은 차폐 패턴들(640)은 게이트 트렌치들(680) 각각 아래에 형성되고, 고농도 도핑된 n-형 탄화 규소 깊은 차폐 연결 패턴들(644)은 게이트 트렌치들(680)의 제1 측벽들 내에 형성된다. 이러한 영역들(640, 644)은 (영역들(640, 644)이 p-형 대신에 n-형으로 도핑된 것을 제외하고) 전력 MOSFET(400)의 영역들(440, 444)이 형성되는 동일한 방식으로 본 발명의 실시예들에 따른 각진 이온 주입 기술들을 사용하여 형성될 수 있다. 게이트 트렌치들(680)이 경사진(비수직) 측벽들을 갖기 위해 대신 형성되면, 이때 깊은 차폐 패턴들(640) 및 깊은 차폐 연결 패턴들(644)은 MOSFET(500)를 참조하여 상기 논의된 바와 같이 각진 이온 주입 대신에 수직 이온 주입 단계를 사용하여 형성될 수 있다.
다음에, 각각의 n-웰(672)의 상부 부분은 고농도 도핑된 n+ 탄화 규소 이미터 영역(662)(또한 BJT(607)의 컬렉터로서의 역할을 함)을 형성하기 위해 이온 주입에 의해 도핑될 수 있다. 고농도 도핑된(p+) p-형 탄화 규소 드레인 영역들(660)은 이온 주입에 의해 각각의 고농도 도핑된 n-형 탄화 규소 이미터 영역들(662)에 인접한 n-웰들(672)의 상부 부분들 내에 형성될 수 있다. 각각의 p-형 드레인 영역(660)은 더 많은 고농도 도핑된 n-형 탄화 규소 이미터 영역(662)의 각각의 것에 바로 인접하고 접촉하고 있을 수 있다. p+ 탄화 규소 드레인 영역들(660)은 IGBT(600)에 대한 공통 드레인으로서의 역할을 한다. 오믹 컨택트(690)는 n+ 탄화 규소 이미터 영역(662) 및 p+ 탄화 규소 드레인 영역(660)과 접촉하기 위해 형성되고, 오믹 컨택트(692)는 n+ 탄화 규소 기판(610)의 후면 측면 상에 형성된다.
산화 규소 층과 같은 게이트 절연 층(682)은 각각의 게이트 트렌치(680)의 하단 표면 및 측벽들 상에 형성된다. IGBT(600)의 게이트(601)로서의 역할을 하는 게이트 전극(684)은 각각의 게이트 트렌치들(680)을 충전하기 위해 각각의 게이트 절연 층(682) 상에 형성된다. 게이트 전극들(684)은 예를 들어, 반도체 게이트 전극 또는 금속 게이트 전극을 포함할 수 있다. 게이트 컨택트(도시되지 않음)는 각각의 게이트 전극(684)에 전기적으로 연결될 수 있다.
MOSFET(609)의 수직 채널 영역들(678)은 각각의 게이트 전극(684)의 일 측면에 인접하여 n-웰들(672) 내에 제공된다. 이러한 수직 채널들(678)은 p+ 드레인 영역들(660)과 p-형 전류 확산 층(630) 사이에 연장된다.
IGBT(600)의 동작이 이제 논의될 것이다. MOSFET(609)의 임계 전압을 초과하는 바이어스 전압이 게이트(601)에 인가될 때, 정공 전류는 도 6b에서 진한 굵은 화살표들에 의해 표시된 바와 같이, MOSFET(609)의 채널들(678)을 가로질러 BJT(607)의 베이스 내로 흐른다. 이러한 베이스 전류에 응답하여, 전자 전류(도 6b에서 파선 화살표들에 의해 도시됨)는 IGBT(600)의 고농도 도핑된 n-형 이미터 영역(662)으로부터 n-웰들(670)을 통해 IGBT(600)의 컬렉터(605)로 흐른다.
도 6a 내지 도 6b가 p-채널 IGBT를 예시하지만, n-채널 IGBT들은 또한 본 발명의 실시예들에 따라 제공될 수 있다는 점이 이해될 것이다. 예를 들어, 도 4a 내지 도 4b에 도시된 MOSFET(400)는 n+ 기판(410)을 p-형 반도체 층(예를 들어, 고농도 도핑된 p-형 반도체 층)으로 간단히 대체함으로써 본 발명의 실시예들에 따른 n-채널 IGBT로 변환될 수 있다.
도 7a는 디바이스의 종단 영역(704) 내에 형성되는 에지 종단을 예시하는 본 발명의 추가 실시예들에 따른 게이트 트렌치 전력 MOSFET(700)의 개략 단면도이다. 전력 MOSFET(700)는 전력 MOSFET(700)가 복수의 가드 링(750)을 포함하는 종단 영역(704)을 갖는 것을 제외하고, 상기 설명된 전력 MOSFET(400)와 동일할 수 있다. 가드 링들(750)은 MOSFET(700)의 종단 영역(704) 내에 형성되는 종단 트렌치들(780)의 아래에 하단 표면들 그리고 종단 트렌치들(780)의 제1 측벽들(781) 내에 형성될 수 있다. 전력 MOSFET(700)의 능동 영역(702)이 도 4a 내지 도 4b를 참조하여 상기 논의된 전력 MOSFET(400)의 능동 영역(402)과 동일할 수 있으므로, 아래의 논의는 MOSFET(700)의 종단 영역(704)에 집중할 것이다. 가드 링들(750)이 이러한 특정 실시예에서 종단 트렌치들(780)의 측벽들 아래에 그리고 내에 형성되지만, 본원에 도시된 바와 같이 이것은 다른 실시예들에서의 경우일 필요는 없다.
도 7a에 도시된 바와 같이, 전력 MOSFET(700)는 디바이스의 종단 영역(704) 내에 형성되는 복수의 가드 링(750)을 포함한다. 도 7b의 평면도에서, 가드 링들(750)의 하부 부분들은 종단 트렌치들(780) 내에 형성되는 패시베이팅 절연 층들(782) 아래에 있고 따라서 각각의 종단 트렌치(780)의 제1 측벽(781) 내에 형성되는 각각의 가드 링(750)의 상부 부분만이 보여진다. 종단 트렌치들(780)은 게이트 트렌치들(480)과 동시에 형성될 수 있고 가드 링들(750)은 깊은 차폐 패턴들(440) 및 깊은 차폐 연결 패턴들(444)과 동시에 형성될 수 있다. 그 결과, 가드 링들(750)은 깊은 차폐 패턴들(440)과 같이 전류 확산 층(430) 내로 동일한 깊이를 연장시킬 수 있다. 가드 링들(750)(또는 다른 종단 구조체)이 디바이스의 능동 영역(702) 내의 깊은 차폐 패턴들(440)과 같이 드리프트 영역(420)/전류 확산 층(430) 내로 동일한 깊이까지 연장되게 하는 것은 역 바이어스 동작 동안 개선된 차단 성능을 제공할 수 있다. 도 7a에 도시된 바와 같이, 종단 영역(704)에서, 능동 영역(702) 내에 제공되는 게이트 전극들(484) 및 소스 컨택트들(490)이 생략된다.
가드 링들(750)은 능동 영역(702)을 둘러싸기 위해 종단 영역(704) 내에 형성된다. 따라서, 도 7b에 도시된 바와 같이, 각각의 가드 링(750)은 예를 들어, 위로부터 보여질 때 일반적으로 원형 또는 일반적으로 정사각형 형상을 가질 수 있다. 가드 링들(750)이 일반적으로 정사각형 형상을 가지면, 코너들은 전계 밀집을 감소시키기 위해 라운딩될 수 있다. 그러한 라운딩된 코너들을 갖는 가드 링들(750)을 형성하기 위해, 종단 트렌치들(780)은 가드 링들(750)이 종단 트렌치들(780)의 하단 표면들 및 측벽들 내로 주입됨으로써 형성되므로 라운딩된 코너들을 갖기 위해 형성될 수 있다. 가드 링들(750)은 에지 종단 구조체들을 포함할 수 있다. 전력 MOSFET(700)와 같은 전력 반도체 디바이스가 차단 상태에서 동작될 때, 누설 전류들은 전압이 증가됨에 따라 능동 영역의 에지들에서 흐르기 시작할 수 있다. 누설 전류들은 디바이스의 에지의 전계 밀집 효과들이 이러한 영역들에서 증가된 전계들을 야기할 수 있기 때문에 이러한 에지 영역들에서 흐르는 경향이 있다. 디바이스 상의 전압이 파괴 전압을 지나 임계 레벨까지 증가되면, 증가하는 전계는 반도체 디바이스 내에 전하 캐리어들의 폭주 발생을 야기할 수 있어, 애벌란시 파괴를 초래한다. 애벌란시 파괴가 발생할 때, 전류는 급격히 증가하고 제어가능하지 않을 수 있으며, 애벌란시 파괴 이벤트는 반도체 디바이스를 손상시키거나 파괴할 수 있다.
이러한 전계 밀집(및 결과적으로 증가된 누설 전류들)을 감소시키기 위해, 전력 MOSFET(700)의 능동 영역(702)의 일부 또는 전부를 둘러싸는 가드 링들(750)과 같은 에지 종단 구조체들이 제공될 수 있다. 이러한 에지 종단 구조체들은 더 구역에 걸쳐 전계를 확산시키도록 디자인될 수 있으며, 그것에 의해 전계 밀집을 감소시킨다. 가드 링들은 에지 종단 구조체의 하나의 공지된 타입이다. 도 7a 내지 도 7b에 도시된 바와 같이, 가드 링들(750)은 n-형 전류 확산 층(430) 내의 이격된 p-형 영역들을 포함할 수 있다. 도 7a는 2개의 가드 링(750)을 에지 종단 구조체로서 사용하는 전력 MOSFET(700)를 예시하지만, 상이한 수들의 가드 링들(750)이 사용될 수 있다는 점, 및 다른 에지 종단 구조체들이 사용될 수 있다는 점이 이해될 것이다. 예를 들어, 다른 실시예들에서, 가드 링들(750)은 접합 종단 연장으로 대체될 수 있다. 또한 에지 종단 구조체는 일부 실시예들에서 생략될 수 있다는 점이 이해될 것이다.
일부 실시예들에서, 제2 이온 주입 단계는 에지 종단을 조정하기 위해 수행될 수 있다. 제2 이온 주입 단계는 이온들을 MOSFET(700)의 종단 영역(704)의 상부 표면 내로 주입할 수 있다. 제2 이온 주입 단계는 필요한 조정에 따라 n-형 또는 p-형 도펀트 이온들을 디바이스 내로 주입할 수 있다. 도 7a에 도시된 바와 같이, 가드 링들(750) 사이의 반도체 영역들(776)은 n-형 영역들을 포함할 수 있다. 또한 도 7a에 도시된 바와 같이, 패시베이팅 절연 층(782)은 종단 영역(704) 내에 적용될 수 있다. 패시베이팅 절연 층(782)은 게이트 절연 층(482)과 동시에 형성될 수 있다. 일부 실시예들에서, 각각의 패시베이팅 절연 층(782)은 그 각각의 종단 트렌치(780)를 충전할 수 있다. 고농도 도핑된 p-형 전이 영역(752)은 능동 영역(702)과 종단 영역(704) 사이에 제공될 수 있다. p-형 전이 영역(752)은 깊은 차폐 영역들(440) 및 가드 링들(750)을 형성하기 위해 수행되는 이온 주입 단계 동안 마스크의 일부를 제거함으로써 형성될 수 있다. 그것은 또한 일부 실시예들에서 개별 임플란트에 의해 형성될 수 있다.
도 7b는 디바이스의 종단 영역(704)의 구조체를 예시하는 도 7a의 게이트 트렌치 전력 MOSFET(700)의 개략 평면도이다. 도 7b에서, 능동 영역(702)의 구조 특성들은 예시되지 않고 능동 영역(702)은 전형적으로 종단 영역(704)의 상세들을 더 양호하게 예시하기 위해 순서대로 되어 있는 것보다 더 작으로서 도시된다.
도 7b에 도시된 바와 같이, 2개의 종단 트렌치(780)는 능동 영역(702)을 둘러싼다. 종단 트렌치들(780)은 반도체 층 구조체의 상부 표면 내에 형성될 수 있다. 반도체 층 구조체의 상부 부분은 예를 들어, 언도핑된 반도체 재료 또는 저농도 도핑된 n-형 또는 p-형 반도체 재료를 포함할 수 있다. 도시된 실시예에서, 반도체 층 구조체의 최상위 부분은 성장된 바와 같이 저농도 도핑된 n-형이다.
도 7b에 추가로 도시된 바와 같이, 패시베이팅 절연 층(782)은 도시된 실시예에서 각각의 종단 트렌치(780)의 측벽들 및 하단 표면 상에 형성된다. 패시베이팅 절연 층(782)은 다른 실시예들에서 생략되거나, 상이한 재료로 대체될 수 있다. 도 7a의 좌측 측면 상에 도시된 바와 같이, 2개의 종단 트렌치(780)의 우측 측벽들은 각진 이온 임플란트를 통해 p-형 도펀트들로 주입된다. 도 7b의 좌측 측면에 도시된 바와 같이, 도 7a에 도시된 우측 측벽들은 각각의 종단 트렌치들(780)의 내부 측벽들에 대응한다. 그러나, 도시된 바와 같이, 도 7b의 우측 측면에서, 능동 영역(702)의 대향 측면에 관해, 각진 이온 임플란트는 p-형 도펀트들을 종단 트렌치들(780)의 우측 측벽 내로 다시 주입하지만, 도 7b에서의 디바이스의 좌측 측면 상에서, 우측 측벽들은 종단 트렌치들(780)의 외부 측벽들이다. 더욱이, 도 7b의 상단 및 하단에서 종단 트렌치들(780)의 측벽들은 각진 이온 주입 단계에 의해 어느 하나의 측면 상에 주입되지 않을 수 있다. 측벽들의 이러한 불균일한 주입은 능동 영역(402)을 둘러싸는 트렌치들 상의 각진 이온 주입의 결과이다.
가드 링들(750)이 적절히 동작하기 위해, 능동 영역(702)의 상이한 측면들 상에 있는 종단 트렌치들(780)의 부분들의 위치들은 능동 영역(702)의 4개의 측면 각각 상에서 동일하지 않도록 변화될 수 있다. 예를 들어, 도 7a 내지 도 7b의 실시예에서, 도 7b의 우측 측면 상의 종단 트렌치들(780)의 부분들은 종단 트렌치들(780)의 부분들의 외부 측벽들이 도 7b의 우측 측면 상에 주입되고 종단 트렌치들(780)의 부분들의 내부 측벽들이 도 7b의 좌측 측면 상에 주입된다는 사실을 설명하기 위해 도 7b의 좌측 측면 상의 종단 트렌치들(780)의 부분들보다 능동 영역(702)에 약간 더 가깝게 위치될 수 있다. 도 7b의 평면도에서 능동 영역(702) 위에 및 아래에 있는 종단 트렌치들(780)의 부분들의 거리 및/또는 종단 트렌치들(780)의 이러한 부분들의 폭은 도 7b에서의 능동 영역 위에 및 아래에 있는 종단 트렌치들(780)의 부분들의 측벽들이 주입되지 않는다는 사실을 설명하기 위해 도 7b의 우측 및 좌측 측면들 상의 종단 트렌치들(780)의 부분들의 거리들 및 폭들과 상이하게 이루어질 수 있다. 예를 들어, 능동 영역(780) 위에 및 아래에 있는 종단 트렌치들(780)의 부분들은 종단 영역(704) 도처에서 전하 균형을 달성하기 위해 도 7b의 우측 및 좌측 측면들 상의 종단 트렌치들(780)의 부분들보다 더 넓을 수 있다.
다른 실시예들에서, 종단 영역(704) 내에 종단 트렌치들(780)을 형성하는 대신에, 메사 에치는 도 7a에 776로 라벨링되는 영역들 및 가드 링들(750)의 상부 부분들이 종단 영역(704) 도처에서 제거되도록 종단 영역(704) 도처에서 수행될 수 있다(그리고 능동 영역(702)은 종단 영역(704) 위에 연장되는 메사임). 종단 영역(704) 내의 메사 에치는 능동 영역(702) 내의 게이트 트렌치들(480)의 에치와 동일한 깊이까지일 수 있다. 이러한 접근법이 취해질 때, 종단 영역(704)은 가드 링들(750)이 원하는 영역들 내에 형성되도록 이온 주입 단계 동안 마스크 패턴으로 마스킹될 수 있다. 마스크 내의 개구부들의 폭들은 이온 주입 단계에 의해 형성되는 가드 링들(750)이 능동 영역(702)의 주변 둘레에서 전하 밸런싱되도록 능동 영역(702)에 대해 대칭이 아닐 수 있다.
도 13 내지 도 14는 디바이스들이 종단 영역에서 메사 에치를 수행함으로써 형성되는 본 발명의 추가 실시예들에 따른 2개의 예시적 전력 MOSFET를 예시한다. 특히, 도 13 및 도 14는 메사 에치가 디바이스들의 종단 영역들 도처에서 수행된 후에 형성되는 가드 링 및 접합 종단 연장 에지 종단들을 갖는 게이트 트렌치 전력 MOSFET들의 개략 단면도들 각각이다.
우선 도 13을 참조하면, 도 7a 내지 도 7b를 참조하여 상기 설명된 전력 MOSFET(700)와 유사할 수 있는 본 발명의 실시예들에 따른 전력 MOSFET(1000)가 예시된다. 그러나, 전력 MOSFET(1000)에서, 디바이스(1000)의 능동 영역(1002) 내에 게이트 트렌치들(480)을 형성하기 위해 사용되는 에칭 단계 동안, 소위 "메사 에치"는 종단 영역(1004)에서 반도체 층 구조체(1006)의 상부 부분을 완전히 에칭하기 위해 사용될 수 있는 디바이스(1000)의 종단 영역(1004)에서 수행된다. 그러한 에칭 공정은 에치가 완료된 후에 능동 영역(1002)이 주위 종단 영역(1004) 위에 상승하는 메사이기 때문에 메사 에치로 언급된다.
전력 MOSFET(1000)의 능동 영역(1002)은 전력 MOSFET(700)의 능동 영역(702)과 동일할 수 있고, 따라서 그것의 추가 설명은 본원에서 생략될 것이다. 그러나, MOSFET(1000)의 종단 영역(1004)은 종단 트렌치들(780)을 포함하지 않으며, 능동 영역(1002)가 형성되는 메사의 측벽을 제외하고 주입된 측벽들을 갖는 구조체들을 포함하지 않으므로, MOSFET(700)의 종단 영역(704)과 다르다.
도 13에 도시된 바와 같이, 에지 종단은 능동 영역(1002)을 둘러싸기 위해 형성되는 복수의 가드 링(1050)을 포함할 수 있다. 가드 링들(1050)은 가드 링들(1050)이 능동 영역(1002)을 둘러쌀 수 있고, 라운딩된 코너들을 가질 수 있고, 일부 실시예들에서 일반적으로 정사각형 또는 직사각형 형상(라운딩된 코너들을 가짐)을 가질 수 있다는 점에서 도 15에 예시된 가드 링들(1150)의 일반적 형상을 가질 수 있다(아래의 논의 참조). 예를 들어, 산화 규소 층 또는 질화 규소 층과 같은 패시베이션 층(1078)은 가드 링들(1050)을 보호하기 위해 종단 영역(1004) 내의 가드 링들(1050)에 걸쳐 형성될 수 있다.
전력 MOSFET(700)와 비교하여 전력 MOSFET(1000)의 하나의 잠재적 장점은 적절한 전하 균형을 야기하는 가드 링들(1050)의 레이아웃을 결정하는 것이 더 용이할 수 있다는 것이다. MOSFET(700) 내의 종단 트렌치들(780)의 주입된 측벽들이 전하 균형에 상당한 영향을 미치지 않지만, 그들은 일부 효과를 갖고, 이것은 가드 링들(750)의 디자인에서 고려되어야 한다. 부가적으로, 전력 MOSFET(700) 내의 종단 트렌치들(780)로의 각진 이온 임플란트는 주입된 구역의 하단의 폭에 영향을 미치고, (종단 구조체가 각진 이온 임플란트의 경사의 방향에 평행하거나 수직인지에 기초하여) 종단 영역(704)의 상이한 영역들에서 상이하게 영향을 미친다. 더욱이, 도 7b를 참조하여 상기 논의된 바와 같이, 종단 트렌치들(780)의 일부 부분들만의 측벽들이 구현되며, 그것은 디자인을 복잡하게 한다. 따라서, MOSFET(1000)의 종단 영역(1004) 내의 종단 트렌치들 및/또는 주입된 측벽들의 부재는 그것의 디자인을 단순화할 수 있다. 따라서, 메사 에치가 종단 영역에서 수행될 때, 완전히 대칭 에지 종단(예를 들어, 가드 링들 또는 접합 종단 연장)을 사용하여 허용가능 전하 균형을 여전히 달성하는 것이 가능하다.
도 14는 도 13의 전력 MOSFET(1000)의 약간 수정된 버전인 전력 MOSFET(1000')의 개략 단면도이다. 도 13 및 도 14를 비교함으로써 알 수 있는 바와 같이, 차이는 MOSFET(1000')가 전력 MOSFET(1000)에 포함되는 가드 링 에지 종단을 대신해서 종단 영역(1004') 내의 접합 종단 연장 에지 종단을 포함한다는 것이다. 본 기술분야의 통상의 기술자들에게 공지된 바와 같이, 접합 종단 연장은 디바이스의 종단 영역 내의 제2 전도형(여기서 n-형) 반도체 층 구조체의 상부 표면 내에 형성되는 제1 전도형 재료(여기서 p-형)의 일련의 링들(예를 들어, 위에서 보여질 때 라운딩된 코너들을 갖는 정사각형 또는 직사각형 링들)로서 형성될 수 있다. 링들은 능동 영역으로부터의 증가하는 거리에 따라 제1 전도형 도펀트들의 감소하는 농도를 가질 수 있다. 도시된 실시예에서, 접합 종단 연장은 반도체 층 구조체(1006)의 상부 표면 내의 총 3개의 p-형 주입된 링(1052, 1054, 1056)을 포함하며, 내부 링(1052)은 p-형 도펀트들의 최고 농도를 갖고 외부 링(1056)은 p-형 도펀트들의 최저 농도를 갖는다. 더 많거나 더 적은 링들이 제공될 수 있다. MOSFET(1000')가 전력 MOSFET(1000)와 달리 동일할 수 있음에 따라, 그것의 추가 설명이 생략될 것이다.
도 15는 본 발명의 추가 실시예들에 따른 전력 MOSFET(1100)의 수평 단면이다. 전력 MOSFET(1100)는 상기 도 7a 내지 도 7b의 전력 MOSFET(700)의 일반적 디자인을 가질 수 있고, 따라서 종단 트렌치들(1180)의 측벽들 아래에 그리고 내에 형성되는 가드 링들(1150)을 갖는다. 도 15의 수평 단면은 종단 트렌치들(1180) 아래에 있는 가드 링들(1150)의 부분들을 통해 취해진다. 전력 MOSFET(1100)는 깊은 차폐 패턴들(도시되지 않음) 및 그것의 가드 링들(1150)을 형성하기 위해 단일 각진 이온 임플란트를 사용하여 형성된다.
도 15는 가드 링들(1150)의 폭들이 각진 이온 임플란트와 연관되는 비대칭들을 고려하기 위해 어떻게 변화될 수 있는지를 예시한다. 특히, 각진 이온 임플란트는 종단 트렌치들(780)의 하단 표면들을 주입하기 위해 사용되기 때문에, 이온 임플란트가 경사지는 방향에 수직인 가드 링들(1150)의 부분들의 폭은 약간 감소될 수 있다. 도 15에 도시된 바와 같이, 도 15의 뷰에서 능동 영역 위에 그리고 아래에 있는 종단 트렌치들(1180)의 부분들은 폭(W3)을 갖고, 종단 영역(1104)의 이러한 부분들 내의 인접 트렌치들(1180) 사이의 갭들은 폭(W4)을 갖는다. 이온 임플란트가 경사지는 방향에 수직인 가드 링들(1150)의 부분들의 폭의 약간의 감소를 수용하기 위해, 능동 영역(1102)의 좌측 및 우측 측면들 상에 있는 종단 트렌치들(1180)의 부분들은 약간 더 큰 폭(W2)(W2 = W3 + δ, 여기서 δ는 양수임)을 갖기 위해 에칭되고, 능동 영역(1102)의 좌측 및 우측 측면들 상의 인접 종단 트렌치들(1180) 사이의 갭들은 약간 더 작은 폭(W1 = W4 - δ)을 갖는다. 이러한 접근법은 종단 영역(1104)의 전 부분에서 인접 가드 링들(1150) 사이에 동등한 거리를 제공하기 위해 사용될 수 있다.
한 쌍의 각진 이온 임플란트들이 단일 각진 이온 임플란트 대신에 수행되면(각진 임플란트들이 대향 방향들로 경사지는 경우), 도 10a 내지 도 10c의 실시예를 참조하여 아래에 논의되는 바와 같이, 이때 이중 각진 임플란트의 효과는 이온 임플란트들이 경사지는 방향들에 수직인 가드 링들(1150)의 부분들의 폭을 약간 증가시키는 것이다. 따라서, 이중 각진 임플란트가 사용될 때, 종단 트렌치들(1180)은 δ가 음수인 것을 제외하고 도 15에 도시된 폭들(W2 및 W3)을 갖기 위해 형성될 수 있다.
도 4a 내지 도 7b를 참조하여 상기 설명된 전력 반도체 디바이스들(400, 500, 600 및 700)은 디바이스 도처에서 선형으로 연장되는 깊은 차폐 패턴들 및 연관된 깊은 차폐 연결 패턴들을 각각 갖는다. 이것은 예를 들어, 깊은 차폐 연결 패턴들(444)이 능동 영역(402)을 가로질러 게이트 트렌치들(480) 옆에 선형으로 각각 연장되는 도 4a에서 보여질 수 있다. 그러나, 다른 실시예들에서 전력 반도체 디바이스들(400, 500, 600 및 700) 각각은 세그먼트화되는 깊은 차폐 패턴들 및 연관된 깊은 차폐 연결 패턴들을 갖기 위해 수정될 수 있다는 점이 이해될 것이다.
일 예로서, 도 8은 도 4a 내지 도 4b의 전력 MOSFET(400)의 수정된 버전인 전력 MOSFET(400')의 평면도이다. 전력 MOSFET(400)와 전력 MOSFET(400') 사이의 하나의 차이는 부가 마스크 패턴이 깊은 차폐 패턴들 및 깊은 차폐 연결 패턴들을 형성하기 위해 사용되는 이온 주입 단계 동안 사용된다는 것이다. 추가되는 부가 마스크 패턴은 도 8에서 부가 마스킹(808)으로서 점선들로 도시된다. 용이하게 분명한 바와 같이, 부가 마스크 재료의 포함은 깊은 차폐 패턴들 및 깊은 차폐 연결 패턴들을 도 8에서의 깊은 차폐 패턴들(440') 및 깊은 차폐 연결 패턴들(444')로 라벨링되는 세그먼트들로 분할한다. 이러한 디자인이 사용될 때, 각각의 깊은 차폐 패턴(440')의 측면들 상의 p-웰들(472)의 부분들은 부가 전도 채널 영역들(478')로서 사용될 수 있으며, 그것은 디바이스의 전체 온 상태 저항을 낮추는 것을 도울 수 있다. 다시 말해, 도 8의 MOSFET(400')에서, 채널들(478)은 MOSFET(400)에서와 같이 게이트 트렌치들(480)의 제2 측벽들(483)을 따라 형성되고, 및 부가 채널 영역들(478')은 깊은 차폐 패턴들(440')과 깊은 차폐 연결 패턴들(444') 사이의 영역들에서 게이트 트렌치들(480)의 양 측벽들(481, 483)을 따라 형성된다. 채널들(478, 478')은 도 8에서 참조 번호들(478, 478') 바로 아래에 있을 것이다. 정확히 동일한 수정은 또한 상기 설명된 전력 반도체 디바이스들(500, 600 및 700)에 이루어질 수 있다.
도 9a 내지 도 9f는 도 4a 내지 도 4b의 게이트 트렌치 전력 MOSFET(400)를 제작하는 방법을 예시하는 개략 단면도들이다. 우선 도 9a를 참조하면, 능동 영역(402)(능동 영역(402)만이 도시됨)을 포함하는 고농도 도핑된(n+) n-형 탄화 규소 기판(410)이 제공된다. 저농도 도핑된(n-) 탄화 규소 드리프트 영역(420)은 에피택셜 성장을 통해 기판(410) 상에 형성된다. n- 탄화 규소 드리프트 층(420)의 상부 부분을 포함하는 n-형 탄화 규소 전류 확산 층(430)이 형성된다. 적당히 도핑된 p-형 층(470)은 n-형 탄화 규소 전류 확산 층(430)의 상부 표면 상에 형성된다. 탄화 규소 층(464)은 적당히 도핑된 p-형 층(470)의 상단 상에 형성된다. 탄화 규소 층(464)은 일부 실시예들에서 언도핑된 층일 수 있다. 층들(410, 420, 430, 470, 464)은 단일 에피택셜 성장 공정에서 전부 성장될 수 있으며 공정은 반도체 층 구조체(406)를 형성하기 위해 n-형 도핑 및 p-형 도핑 간을 전환하는 것을 정지시킨다.
도 9b를 참조하면, 게이트 트렌치들(480)은 반도체 층 구조체(406)의 상부 표면 내로 에칭될 수 있다. 게이트 트렌치들(480)은 제1 방향으로 각각 연장될 수 있고 제2 방향으로 서로 이격될 수 있다. 게이트 트렌치들(480)은 서로 평행하게 연장될 수 있다. 각각의 게이트 트렌치(480)는 궁극적으로 전력 MOSFET(400)의 소스 영역들(460)의 역할을 하는 복수의 이격된 영역(464')으로 탄화 규소 층(464)을 변환하기 위해 고농도 도핑된 n-형 탄화 규소 층(464)을 통해 연장될 수 있다. 각각의 게이트 트렌치(480)는 또한 층(470)을 복수의 p-웰(472)로 변환하기 위해 적당히 도핑된 p-형 탄화 규소 층(470)을 통해 연장될 수 있다. 각각의 게이트 트렌치(480)는 또한 n-형 전류 확산 층(430)의 상부 표면 내로 연장될 수 있다. 게이트 트렌치들(480)은 일부 실시예들에서 U-형상 단면들을 가질 수 있다.
도 9c를 참조하면, 각진 이온 주입 단계는 각각의 게이트 트렌치들(480) 아래에 복수의 이격된 고농도 도핑된 p-형 탄화 규소 깊은 차폐 패턴(440)을 형성하고 게이트 트렌치들(480)의 제1 측벽들 내에 고농도 도핑된 p-형 깊은 차폐 연결 패턴들(444)을 형성하기 위해 수행될 수 있다. 깊은 차폐 연결 패턴들(444)은 p-형 탄화 규소 깊은 차폐 패턴들(440)을 (다른 것들 중에서) p-웰들(472)에 전기적으로 연결한다. 고농도 도핑된 p-형 깊은 차폐 연결 패턴들(444)은 디바이스의 상부 표면까지 연장될 수 있다.
다음에, 도 9d를 참조하면, 산화 규소 층과 같은 게이트 절연 층(482)은 각각의 게이트 트렌치(480)의 하단 표면 및 측벽들 상에 형성된다. 게이트 전극(484)은 각각의 게이트 절연 층(482) 상에 형성된다. 각각의 게이트 전극(484)은 그 각각의 게이트 트렌치(480)의 나머지를 충전할 수 있다.
다음에, 도 9e를 참조하면, 다른 이온 주입 단계는 언도핑된 영역들(464')을 고농도 도핑된(n+) n-형 탄화 규소 소스 영역들(460)로 변환하기 위해 수행된다. 수직 채널 영역들(478)은 각각의 게이트 트렌치(480)의 일 측면(도 9e에서의 좌측 측면)에 인접하여 p-웰들(472) 내에 제공된다. 채널 영역들(478)은 고농도 도핑된(n+) n-형 탄화 규소 소스 영역들(460)과 n-형 탄화 규소 전류 확산 층(430) 사이에 연장된다.
도 9f를 참조하면, 소스 컨택트들(490)은 고농도 도핑된 n-형 소스 영역(460) 및 고농도 도핑된 p-형 깊은 차폐 연결 패턴들(444) 상에 형성된다. 드레인 컨택트(492)는 디바이스를 완성하기 위해 기판(410)의 하부 표면 상에 형성된다.
제작 단계들이 상기 논의에서 하나의 예시적 순서로 제시되지만, 제작 단계들은 상이한 순서로 수행될 수 있다는 점이 이해될 것이다. 예를 들어, 다양한 에칭 및 이온 주입 단계들의 순서는 상기 설명된 것으로부터 변경될 수 있다.
도 10a 내지 도 10d는 본 발명의 추가 실시예들에 따른 전력 MOSFET(800)를 예시한다. 특히, 도 10a는 전력 MOSFET(800)의 일부의 개략 평면도이고, 도 10b, 도 10c 및 도 10d는 각각 도 10a의 라인들(10B-10B, 10C-10C 및 10D-10D)을 따라 취해진 전력 MOSFET(800)의 개략 단면도들이다.
도 10a 내지 도 10d를 참조하면, 전력 MOSFET(800)는 도 8의 전력 MOSFET(400')와 유사하다. 특히, 전력 MOSFET(800)는 (디바이스가 도 10a에 도시된 바와 같이 배향될 때) 디바이스를 가로질러 수평 스트라이프들 내에 형성되는 깊은 차폐 패턴들(840)을 포함한다. 깊은 차폐 패턴들(840)을 형성하기 위해 사용되는 이온 주입 단계 동안, 수평 스트라이프들을 포함하는 마스크는 MOSFET(400) 내의 각각의 게이트 트렌치(480) 아래에/옆에 연장되는 깊은 차폐 패턴들(440) 및 깊은 차폐 연결 패턴들(444)이 대신에 세그먼트화되어 복수의 깊은 차폐 영역(840) 및 깊은 차폐 연결 패턴(844)이 각각의 게이트 트렌치(480) 아래에/옆에 제공되도록 능동 영역에 걸쳐 배치된다. 더욱이, 한 쌍의 각진 이온 임플란트들은 깊은 차폐 연결 패턴들(844)이 각각의 게이트 트렌치(480)의 양 측벽들 내에 형성되도록 수행된다. MOSFET(800)의 채널들은 도 10c 및 도 10d를 참조하여 아래에 더 상세히 논의되는 바와 같이, 이러한 마스킹된 영역들 아래에(즉, 게이트 트렌치들(480))의 방향을 따라 서로 인접한 깊은 차폐 패턴들(840)과 깊은 차폐 연결 패턴들(844) 사이의 영역들 내에) 형성된다.
상기 언급된 바와 같이, 전력 MOSFET(800)와 전력 MOSFET(400') 사이의 주된 차이들 중 하나는 한 쌍의 각진 임플란트들이 전력 MOSFET(800)의 제작 동안 수행된다는 것이다. 이것은 도 10b에 개략적으로 도시되며, 801로 라벨링되는 화살표들은 깊은 차폐 패턴들(840) 및 깊은 차폐 연결 패턴들(844)의 제1 부분들을 형성하기 위해 사용되는 제1 임플란트(본원에서, "제1 깊은 임플란트")를 나타내고 803으로 라벨링되는 화살표들은 깊은 차폐 패턴들(840) 및 깊은 차폐 연결 패턴들(844)의 제2 부분들을 형성하기 위해 사용되는 제2 임플란트(본원에서, "제2 깊은 임플란트")를 나타낸다. 제1 깊은 임플란트는 p-형 도펀트들을 각각의 게이트 트렌치(480)의 우측 측면 아래에서 전류 확산 층(430)의 부분 내로 그리고 각각의 게이트 트렌치(480)의 우측 측벽 내로 주입하기 위해 사용될 수 있는 반면에, 제2 깊은 임플란트는 p-형 도펀트들을 각각의 게이트 트렌치(480)의 좌측 측면 아래에서 전류 확산 층(430)의 부분 내로 그리고 각각의 게이트 트렌치(480)의 우측 측벽 내로 주입하기 위해 사용될 수 있다. 각각의 깊은 차폐 패턴(840)에 포함되는 수직 점선들은 각각의 제1 및 제2 깊은 임플란트들에 의해 형성되는 깊은 차폐 패턴들(840)의 각각의 부분들을 거의 분할하기 위해 사용된다.
상기 언급된 바와 같이, 깊은 차폐 패턴들(840)은 도 4a 내지 도 4b의 실시예에 흔히 있는 경우지만 게이트 트렌치들(480)을 따라 연속적으로 연장되는 대신에 이격된 영역들 내로 세그먼트화된다. 채널 영역들(878)은 도 10c의 단면에서 알 수 있는 바와 같이, 깊은 차폐 패턴들(840) 사이의 디바이스 내에 형성된다. 채널들(878)은 도시된 바와 같이, 게이트 트렌치들(480)의 양 측면들 상에 형성된다. 깊은 차폐 패턴들(840)은 채널들(878)이 형성되는 디바이스의 영역들 내의 게이트 트렌치들(480) 아래에 연장되지 않지만, 게이트 트렌치들(480)의 다른 부분들 아래에 깊은 차폐 패턴들(840)의 제공은 역방향 차단 동작 동안 과도 전계들로부터 게이트 절연 층(482)을 보호할 수 있다. 제1 및 제2 임플란트들은 게이트 트렌치들(480)의 제1 및 제2 측벽들을 주입하기 위해 게이트 트렌치들(480)에 수직으로 연장되는 제1 방향으로 각지지만(도 10b 참조), 임플란트는 게이트 트렌치들(480)과 평행하게 연장되는 수직 방향으로 각지지 않는다는 점이 주목되어야 한다.
전력 MOSFET(800)의 하나의 장점은 또한 깊은 차폐 연결 패턴들(844)을 형성하기 위해 게이트 트렌치들(480)의 선택된 부분들의 측벽들을 주입함으로써 깊은 차폐 패턴들(840)과 p-웰들(472) 사이에 양호한 전기 연결을 제공하면서, 임플란트가 게이트 트렌치들(480)의 하단 표면들 내로 이루어지므로 깊은 차폐 패턴들(840)이 원하는 깊이까지 용이하게 형성될 수 있다는 것이다. 이러한 접근법은 깊은 차폐 패턴들(840)이 상기 도 2의 전력 MOSFET(200)과 비교하여 함께 더 가깝게 이격되는 것을 허용하며, 그것은 디바이스의 차단 성질들 및 온 상태 저항의 제어에 유리하다. 부가적으로, 각진 임플란트는 깊은 차폐 패턴들(840)과 p-웰들(472) 사이에 전기 연결을 제공하므로, 개별 전기 연결들에 대한 요구가 제거될 수 있으며, 그것은 상기 도 3의 전력 MOSFET(300)의 단점들 중 하나이다. 더욱이, 전력 MOSFET(800)의 제작은 정렬 어려움들을 초래할 수 있는 도 1의 전력 MOSFET의 제작에 사용되는 제2 에피택셜 성장 단계를 필요로 하지 않고 추가의 제작 단계를 필요로 한다.
도 11은 도 10a 내지 도 10d의 전력 MOSFET(800)의 수정된 버전(800')의 디자인을 예시하는 도 10a의 라인 10C-10C를 따라 취해진 단면도이다. 도 11에 도시된 바와 같이, 전력 MOSFET(800')와 전력 MOSFET(800) 사이의 하나의 차이는 전력 MOSFET(800') 내의 p-웰들(872)이 비주입된 n-형 탄화 규소(874)의 얇은 스트라이프들(예를 들어, 0.5 미크론 폭 미만)을 추가로 포함한다는 것이다. p-웰들(872)에 포함되는 n-형 탄화 규소의 스트라이프들(874)은 예를 들어, 일부 실시예들에서 1×1017/cm3 미만의 도핑 농도를 가질 수 있다. p-웰들(872)의 나머지는 1×1017/cm3보다 더 큰 도핑 농도를 적어도 가진 더 높게 도핑된 p-형일 수 있다. n-형 탄화 규소 스트라이프들(874)의 제공은 채널 영역들을 통해 전류 흐름을 향상시킬 수 있고, 그들이 낮은 도핑 농도들을 가지므로 n-형 탄화 규소 스트라이프들(874)은 정상 오프 상태 동작 동안 격감될 수 있다.
도 12는 본 발명의 실시예들에 따른 매립된 에지 종단을 갖는 게이트 트렌치 전력 반도체 디바이스를 제작하는 방법을 예시하는 흐름도이다.
도 12 및 도 9a 내지 도 9f를 참조하여, 동작들은 넓은 밴드갭 반도체 층 구조체로 시작할 수 있다(블록(900)). 반도체 층 구조체는 기판 및 에피택셜 성장에 의해 기판 상에 성장되는 복수의 반도체 층을 포함할 수 있다. 반도체 층 구조체는 제1 전도형을 갖는 드리프트 영역을 포함할 수 있다. 반도체 층 구조체는 드리프트 영역 상에 제2 전도형을 갖는 웰 영역들을 추가로 포함할 수 있다. 복수의 게이트 트렌치는 반도체 층 구조체의 상부 표면 내에 형성된다(블록(910)). 게이트 트렌치들은 제1 방향으로 연장될 수 있고 제1 방향에 수직인 제2 방향으로 서로 이격될 수 있다. 각각의 게이트 트렌치는 하단 표면, 제1 방향으로 연장되는 제1 측벽 및 제1 방향으로 연장되는 제2 측벽을 가질 수 있다. 제1 전도형과 대향하는 제2 전도형을 갖는 도펀트들은 각각의 게이트 트렌치들의 하단 표면들 및 제1 측벽들 내로 주입될 수 있다(블록(920)). 일부 실시예들에서, 제2 전도형을 갖는 도펀트들은 각진 이온 임플란트를 사용하여 게이트 트렌치들의 제1 측벽들 내로 주입될 수 있다. 각진 이온 임플란트는 일부 실시예에서 예를 들어, 2도 내지 15도의 주입 각도에 있을 수 있다. 게이트 트렌치들의 하단 표면들 내로 주입되는 제2 전도성 도펀트들은 각각의 게이트 트렌치들 아래에 복수의 깊은 차폐 패턴을 형성할 수 있고, 게이트 트렌치들의 제1 측벽 내로 주입되는 제2 전도성 도펀트들은 깊은 차폐 영역들을 각각의 웰 영역들에 전기적으로 연결하는 복수의 깊은 차폐 연결 패턴을 형성할 수 있다. 게이트 절연 층들 및 게이트 전극들은 게이트 트렌치들 내에 형성될 수 있다(블록(930)). 제1 전도형을 갖는 소스 영역들은 이온 주입을 통해 웰 영역들 상에 형성될 수 있다(블록(940)). 컨택트들은 디바이스를 완성하기 위해 반도체 층 구조체의 상단 및 하단 표면들 상에 형성될 수 있다(블록(950)).
완성된 디바이스는 게이트 트렌치들의 각각의 제2 측벽들 내에 형성되는 채널 영역들을 포함할 수 있다. 일부 실시예들에서, 각각의 채널 영역은 게이트 트렌치들의 제1 측벽들 내에 형성되는 깊은 차폐 연결 패턴들의 각각의 것의 일부와 직접 대향할 수 있다.
상기 설명에서, 각각의 예시적 실시예는 특정 전도형을 갖는다. 대향 전도형 디바이스들은 상기 실시예들 각각에서 n-형 및 p-형 층들의 전도성을 간단히 반전시킴으로써 형성될 수 있다는 점이 이해될 것이다. 따라서, 본 발명은 각각의 상이한 디바이스 구조체에 대한 n-채널 및 p-채널 디바이스들(예를 들어, MOSFET, IGBT 등) 둘 다를 커버한다는 점이 이해될 것이다. 본원에서, 컨택트가 소스 컨택트 또는 드레인 컨택트일 수 있는 경우에 그것은 "소스/드레인 컨택트"로 언급될 수 있다.
본 발명이 전력 MOSFET 및 전력 IGBT 구현들에 대해 상기 설명되었지만, 본원에 설명되는 기술들은 게이트 트렌치를 갖는 다른 유사한 수직 전력 디바이스들에 동등하게 잘 적용된다는 점이 이해될 것이다. 따라서, 본 발명의 실시예들은 MOSFET들 및 IGBT들에 제한되지 않고, 본원에 개시되는 기술들은 임의의 적절한 게이트 트렌치 디바이스 상에 사용될 수 있다.
본 발명은 탄화 규소계 전력 반도체 디바이스들에 대해 위에 주로 논의되었다. 그러나, 탄화 규소는 일 예로서 본원에 사용된다는 점 및 본원에 논의되는 디바이스들이 임의의 적절한 넓은 밴드갭 반도체 재료 시스템 내에 형성될 수 있다는 점이 이해될 것이다. 일 예로서, 질화 갈륨계 반도체 재료들(예를 들어, 질화 갈륨, 알루미늄 질화 갈륨 등)은 상기 설명된 실시예들 중 어느 것에서 탄화 규소 대신에 사용될 수 있다.
또한 본원에 설명되는 상이한 실시예들의 상이한 특징들은 부가 실시예들을 제공하기 위해 조합될 수 있다는 점이 이해될 것이다. 예를 들어, 그것은 접합 종단 연장들이 가드 링들을 대신해서 사용될 수 있는 일 실시예에 대해 상기 논의되었다. 이것은 본원에 개시되는 각각의 실시예에서 마찬가지이다. 마찬가지로, 게이트 트렌치들 아래의 차폐 영역들은 실시예들 중 어느 것에 포함되거나 생략될 수 있다. 실시예들 중 어느 것은 또한 더 낮게 도핑된 채널 영역들을 포함하는 가변 도펀트 농도들을 갖는 웰 영역들을 포함할 수 있다.
본 발명의 실시예들은 발명의 실시예들이 도시되는 첨부 도면들을 참조하여 상기 설명되었다. 그러나, 본 발명은 많은 상이한 형태들로 구체화될 수 있고 상기 제시된 실시예들에 제한되는 것으로 해석되지 않아야 한다는 점이 이해될 것이다. 오히려, 이러한 실시예들은 본 개시가 철저하고 완전하고, 발명의 범위를 본 기술분야의 통상의 기술자들에게 완전히 전달하도록 제공된다. 유사한 번호들은 도처에서 유사한 요소들을 언급한다.
용어들 제1, 제2 등이 다양한 요소들을 설명하기 위해 본 명세서 도처에서 사용되지만, 이러한 요소들이 이러한 용어들에 의해 제한되지 않아야 한다는 점이 이해될 것이다. 이러한 용어들은 일 요소를 다른 요소와 구별하기 위해서만 사용된다. 예를 들어, 본 발명의 범위를 벗어나는 것 없이, 제1 요소는 제2 요소로 칭해질 수 있고, 유사하게, 제2 요소는 제1 요소로 칭해질 수 있다. 용어 "및/또는"은 연관된 열거 항목들 중 하나 이상의 임의의 및 모든 조합들을 포함한다.
본원에 사용되는 전문용어는 특정 실시예들만을 설명하는 목적을 위한 것이고 발명을 제한하도록 의도되지 않는다. 본원에 사용되는 바와 같이, 단수 형태들(하나의("a", "an") 및 상기("the"))은 맥락이 달리 분명히 표시하지 않는 한, 또한 복수 형태들을 포함하도록 의도된다. 용어들 "구성되다" "구성되는", "포함하다" 및/또는 "포함하는"은 본원에 사용될 때, 명시된 특징들, 정수들, 단계들, 동작들, 요소들, 및/또는 구성요소들의 존재를 지정하지만, 하나 이상의 다른 특징, 정수, 단계, 동작, 요소, 구성요소, 및/또는 그것의 그룹들의 존재 또는 추가를 배제하지 않는다는 점이 추가로 이해될 것이다.
층, 영역 또는 기판과 같은 요소가 다른 요소 "위" 있거나 다른 요소 "위로" 연장되는 것으로 언급될 때, 그것이 다른 요소 바로 위에 있거나 다른 요소 바로 위로 연장될 수 있거나 개재 요소들이 또한 존재할 수 있다는 점이 이해될 것이다. 대조적으로, 요소가 다른 요소 "바로 위에" 있거나 다른 요소 "바로 위로" 연장되는 것으로 언급될 때, 어떠한 개재 요소들도 존재하지 않는다. 또한 요소가 다른 요소에 "연결" 또는 "결합"된 것으로 언급될 때, 그것이 다른 요소에 직접 연결되거나 결합될 수 있거나 개재 요소들이 존재할 수 있다는 점이 이해될 것이다. 대조적으로, 요소가 다른 요소에 "직접 연결" 또는 "직접 결합"된 것으로 언급될 때, 어떠한 개재 요소들도 존재하지 않는다.
관계 용어들 예컨대 "아래에" 또는 "위에" 또는 "상부" 또는 "하부" 또는 "상단" 또는 "하단"은 도면들에 예시된 바와 같이 다른 요소, 층 또는 영역에 대한 일 요소, 층 또는 영역의 관계를 설명하기 위해 본원에 사용될 수 있다. 이러한 용어들은 도면들에 도시된 배향에 더하여 디바이스의 상이한 배향들을 망라하도록 의도된다는 점이 이해될 것이다.
발명의 실시예들은 발명의 이상화된 실시예들(및 개재 구조체들)의 개략 예시들인 단면 예시들을 참조하여 본원에 설명된다. 도면들 내의 층들 및 영역들의 두께는 명료성을 위해 과장될 수 있다. 부가적으로, 예를 들어, 제조 기술들 및/또는 공차들의 결과로서 예시들의 형상들로부터의 변화들이 예상되어야 한다. 발명의 실시예들은 또한 흐름도를 참조하여 설명된다. 흐름도에 도시된 단계들은 도시된 순서로 수행될 필요가 없다는 점이 이해될 것이다.
발명의 일부 실시예들은 n-형 또는 p-형과 같은 전도형을 갖는 것을 특징으로 하는 반도체 층들 및/또는 영역들을 참조하여 설명되며, 그것은 층 및/또는 영역 내의 다수 캐리어 농도를 언급한다. 따라서, n-형 재료는 음전하 전자들의 다수 평형 농도를 갖는 반면에, p-형 재료는 양전하 정공들의 다수 평형 농도를 갖는다. 일부 재료는 다른 층 또는 영역과 비교하여 다수 캐리어들의 상대적으로 더 큰("+") 또는 작은("-") 농도를 표시하기 위해, "+" 또는 "-"(n+, n-, p+, p-, n++, n--, p++, p-- 등에서와 같음)로 지정될 수 있다. 그러나, 그러한 표기법은 층 또는 영역 내의 다수 또는 소수 캐리어들의 특정 농도의 존재를 시사하지 않는다.
도면들 및 명세서에서, 발명의 전형적 실시예들이 개시되었고, 특정 용어들이 이용되지만, 그들은 일반적이고 설명적 의미만에만 사용되고 제한의 목적들을 위해 사용되지 않으며, 발명의 범위는 이하의 청구항들에 제시된다.

Claims (39)

  1. 반도체 디바이스로서,
    넓은 밴드갭 반도체 재료를 포함하는 드리프트 영역을 포함하는 반도체 층 구조체 - 상기 드리프트 영역은 제1 전도형을 가짐 -;
    상기 반도체 층 구조체의 상부 부분 내의 게이트 트렌치 - 상기 게이트 트렌치는 상기 반도체 층 구조체의 상부 부분에서 제1 방향으로 연장되는 제1 및 제2 대향 측벽들을 가짐 -;
    상기 게이트 트렌치의 하단 표면 아래의 상기 반도체 층 구조체에서 상기 제1 전도형과 대향하는 제2 전도형을 갖는 깊은 차폐 패턴;
    상기 게이트 트렌치의 제1 측벽에서 상기 제2 전도형을 갖는 깊은 차폐 연결 패턴; 및
    상기 게이트 트렌치의 제2 측벽에서 상기 제1 전도형을 갖는 반도체 채널 영역
    을 포함하는 반도체 디바이스.
  2. 제1항에 있어서, 상기 반도체 채널 영역은 상기 깊은 차폐 연결 패턴의 일부를 포함하는 제1 측벽의 일부와 직접 대향하는 상기 제2 측벽의 일부 내에 있는 반도체 디바이스.
  3. 제2항에 있어서, 상기 반도체 층 구조체는 상기 제2 전도형을 갖는 웰 영역을 추가로 포함하며, 상기 깊은 차폐 연결 패턴은 상기 깊은 차폐 패턴을 상기 웰 영역에 전기적으로 연결하는 반도체 디바이스.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 게이트 트렌치는 상기 반도체 디바이스의 능동 영역 내에 있으며, 상기 반도체 디바이스는 상기 능동 영역을 둘러싸는 종단 영역을 추가로 포함하고, 상기 종단 영역은 상기 반도체 층 구조체의 상부 부분 내의 복수의 종단 트렌치를 포함하는 반도체 디바이스.
  5. 제4항에 있어서, 상기 각각의 종단 트렌치들 밑에 제공되는 상기 제2 전도형을 갖는 복수의 종단 구조체를 추가로 포함하는 반도체 디바이스.
  6. 제4항 또는 제5항에 있어서, 상기 종단 구조체들은 또한 내부 측벽 내로 연장되지만 상기 각각의 종단 트렌치들의 제1 부분의 외부 측벽 내로 연장되지 않고 상기 외부 측벽 내로 연장되지만 상기 각각의 종단 트렌치들의 제2 부분의 내부 측벽 내로 연장되지 않는 반도체 디바이스.
  7. 제4항 내지 제6항 중 어느 한 항에 있어서, 상기 깊은 차폐 패턴의 하단은 각각의 종단 구조체의 하단과 같이 상기 반도체 층 구조체 내의 거의 동일한 깊이에 있는 반도체 디바이스.
  8. 제4항 내지 제7항 중 어느 한 항에 있어서, 상기 종단 구조체들은 가드 링들을 포함하는 반도체 디바이스.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 게이트 트렌치의 하단 표면 및 제1 및 제2 측벽들을 적어도 부분적으로 커버하는 상기 게이트 트렌치 내의 게이트 절연 층;
    상기 게이트 절연 층 상의 상기 게이트 트렌치 내의 게이트 전극;
    상기 반도체 층 구조체의 상부 부분 상의 제1 소스/드레인 컨택트; 및
    상기 반도체 층 구조체의 하부 표면 상의 제2 소스/드레인 컨택트
    를 추가로 포함하는 반도체 디바이스.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 반도체 층 구조체의 상부 부분 내의 부가적인 복수의 게이트 트렌치 - 상기 부가적인 복수의 게이트 트렌치 각각은 상기 제1 방향으로 연장되는 각각의 제1 및 제2 대향 측벽들을 가짐 -;
    상기 각각의 부가적인 복수의 게이트 트렌치의 하단 표면들 아래의 상기 반도체 층 구조체에서 상기 제2 전도형을 갖는 부가적인 복수의 깊은 차폐 패턴;
    상기 각각의 부가적인 복수의 게이트 트렌치의 제1 측벽들에서 상기 제2 전도형을 갖는 부가적인 복수의 깊은 차폐 연결 패턴; 및
    상기 각각의 부가적인 복수의 게이트 트렌치의 제2 측벽들 내의 상기 제1 전도형을 갖는 부가적인 복수의 반도체 채널 영역
    을 추가로 포함하는 반도체 디바이스.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서, 상기 게이트 트렌치의 제1 측벽은 상기 반도체 층 구조체의 상부 부분에 대해 80도 미만의 각도에서 각진 반도체 디바이스.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서, 상기 깊은 차폐 패턴은 상기 게이트 트렌치 아래의 복수의 이격된 깊은 차폐 영역을 포함하고, 상기 깊은 차폐 연결 패턴은 상기 게이트 트렌치의 제1 측벽 내의 복수의 이격된 깊은 차폐 연결 영역을 포함하며, 상기 반도체 채널 영역은 상기 깊은 차폐 연결 영역들의 제1 및 제2 영역들 사이에 있는 상기 제1 측벽의 일부와 대향하는 상기 제2 측벽의 일부 내에 있는 반도체 디바이스.
  13. 제1항 내지 제12항 중 어느 한 항에 있어서, 상기 깊은 차폐 패턴은 상기 게이트 트렌치 아래에 연장되는 연속적 깊은 차폐 영역을 포함하고, 상기 깊은 차폐 연결 패턴은 상기 게이트 트렌치의 제1 측벽 내의 연속적 깊은 차폐 연결 영역을 포함하는 반도체 디바이스.
  14. 제1항 내지 제13항 중 어느 한 항에 있어서, 상기 넓은 밴드갭 반도체는 탄화 규소를 포함하는 반도체 디바이스.
  15. 반도체 디바이스로서,
    능동 영역 및 종단 영역을 갖는 반도체 층 구조체 - 상기 반도체 층 구조체는 제1 전도형을 갖는 넓은 밴드갭 반도체 재료를 포함하는 드리프트 영역을 포함함 -;
    상기 반도체 층 구조체의 상부 부분 내에 형성되는 능동 영역 내의 복수의 게이트 트렌치 - 상기 게이트 트렌치들은 제1 방향으로 연장되고 상기 제1 방향에 수직인 제2 방향으로 서로 이격됨 -;
    상기 제1 전도형에 대향하는 제2 전도형을 갖는 도펀트들로 도핑되는 복수의 깊은 차폐 패턴 - 상기 깊은 차폐 패턴들은 상기 각각의 게이트 트렌치들 아래의 상기 반도체 층 구조체 내에 위치됨 -;
    상기 반도체 층 구조체의 상부 부분 내에 형성되는 상기 종단 영역 내의 복수의 종단 트렌치;
    상기 제2 전도형을 갖는 도펀트들로 도핑되는 복수의 종단 구조체 - 상기 종단 구조체들은 상기 각각의 종단 트렌치들 아래의 상기 반도체 층 구조체 내에 위치됨 -
    를 포함하는 반도체 디바이스.
  16. 제15항에 있어서, 각각의 종단 구조체는 또한 상기 각각의 종단 트렌치들의 적어도 하나의 측벽 내로 연장되는 반도체 디바이스.
  17. 제15항 또는 제16항에 있어서, 상기 각각의 게이트 트렌치들의 제1 측벽들 내의 제2 전도형을 갖는 복수의 깊은 차폐 연결 패턴을 추가로 포함하며, 각각의 깊은 차폐 연결 패턴은 상기 깊은 차폐 패턴들의 각각의 패턴을 공통 소스 컨택트에 전기적으로 연결하는 반도체 디바이스.
  18. 제15항 내지 제17항 중 어느 한 항에 있어서, 상기 각각의 게이트 트렌치들의 제2 측벽들 내의 제1 전도형을 갖는 복수의 반도체 채널 영역을 추가로 포함하는 반도체 디바이스.
  19. 제15항 내지 제18항 중 어느 한 항에 있어서, 각각의 반도체 채널 영역은 상기 깊은 차폐 연결 패턴들의 각각의 패턴의 일부를 포함하는 상기 제1 측벽의 일부와 직접 대향하는 반도체 디바이스.
  20. 제15항 내지 제19항 중 어느 한 항에 있어서, 상기 종단 구조체들은 또한 내부 측벽 내로 연장되지만 상기 각각의 종단 트렌치들의 제1 부분의 외부 측벽 내로 연장되지 않고 외부 측벽 내로 연장되지만 상기 각각의 종단 트렌치들의 제2 부분의 내부 측벽 내로 연장되지 않는 반도체 디바이스.
  21. 제15항 내지 제20항 중 어느 한 항에 있어서, 각각의 깊은 차폐 패턴의 하단은 각각의 종단 구조체의 하단과 같이 상기 반도체 층 구조체 내의 거의 동일한 깊이에 있는 반도체 디바이스.
  22. 제15항 내지 제21항 중 어느 한 항에 있어서, 상기 넓은 밴드갭 반도체는 탄화 규소를 포함하는 반도체 디바이스.
  23. 반도체 디바이스를 형성하는 방법으로서,
    기판 상에 넓은 밴드갭 반도체 층 구조체를 형성하는 단계 - 상기 반도체 층 구조체는 제1 전도형을 갖는 드리프트 영역을 포함함 -;
    상기 반도체 층 구조체의 상부 부분 내에 복수의 게이트 트렌치를 형성하는 단계 - 상기 게이트 트렌치들은 제1 방향으로 연장되고 상기 제1 방향에 수직인 제2 방향으로 서로 이격되고, 각각의 게이트 트렌치는 하단 표면, 상기 제1 방향으로 연장되는 제1 측벽 및 상기 제1 방향으로 연장되는 제2 측벽을 가짐 -; 및
    상기 제1 전도형과 대향하는 제2 전도형을 갖는 도펀트들을 상기 게이트 트렌치들의 하단 표면들 및 제1 측벽들 내로 주입하는 단계
    를 포함하는 방법.
  24. 제23항에 있어서, 상기 제2 전도형을 갖는 도펀트들은 각진 이온 임플란트를 사용하여 상기 게이트 트렌치들의 제1 측벽들 내로 주입되는 방법.
  25. 제23항 또는 제24항에 있어서, 상기 반도체 디바이스는 상기 반도체 층 구조체의 제1 주요 표면 상의 제1 소스/드레인 컨택트 및 상기 제1 주요 표면과 대향하는 상기 반도체 층 구조체의 제2 주요 표면 상의 제2 소스/드레인 컨택트를 갖는 수직 반도체 디바이스인 방법.
  26. 제23항 내지 제25항 중 어느 한 항에 있어서, 상기 반도체 층 구조체는 상기 게이트 트렌치들 사이에 상기 제2 전도형을 갖는 복수의 웰 영역을 포함하는 방법.
  27. 제23항 내지 제26항 중 어느 한 항에 있어서, 상기 게이트 트렌치들의 하단 표면들 내로 주입되는 상기 제2 전도성 도펀트들은 상기 각각의 게이트 트렌치들 아래에 복수의 깊은 차폐 패턴을 형성하고, 상기 게이트 트렌치들의 제1 측벽 내로 주입되는 상기 제2 전도성 도펀트들은 상기 깊은 차폐 영역들을 상기 각각의 웰 영역들에 전기적으로 연결하는 복수의 깊은 차폐 연결 패턴을 형성하는 방법.
  28. 제23항 내지 제27항 중 어느 한 항에 있어서, 채널 영역들은 상기 게이트 트렌치들의 각각의 제2 측벽들 내에 형성되는 방법.
  29. 제23항 내지 제28항 중 어느 한 항에 있어서, 각각의 채널 영역은 상기 깊은 차폐 연결 패턴들의 각각의 패턴의 일부와 직접 대향하는 방법.
  30. 제23항 내지 제29항 중 어느 한 항에 있어서, 상기 웰 영역들은 상기 반도체 층 구조체 내에 있고, 상기 반도체 층 구조체는 단일 에피택셜 성장 공정에서 형성되는 방법.
  31. 제23항 내지 제30항 중 어느 한 항에 있어서, 상기 게이트 트렌치의 제1 측벽은 상기 반도체 층 구조체의 상부 부분에 대해 80도 미만의 각도에서 각진 방법.
  32. 제23항 내지 제31항 중 어느 한 항에 있어서, 상기 반도체 디바이스의 종단 영역 내에 종단 구조체를 형성하는 단계를 추가로 포함하며, 상기 종단 구조체는 상기 깊은 차폐 패턴들 및 상기 깊은 차폐 연결 패턴들과 동시에 이온 주입에 의해 형성되는 방법.
  33. 제23항 내지 제32항 중 어느 한 항에 있어서, 상기 종단 구조체를 형성하는 단계는,
    상기 종단 영역 내에 복수의 종단 트렌치를 형성하는 단계; 및
    각각의 종단 트렌치의 하단 표면 및 제1 측벽을 상기 제2 전도형을 갖는 도펀트들로 주입하는 단계
    를 포함하는 방법.
  34. 제23항 내지 제33항 중 어느 한 항에 있어서, 상기 종단 트렌치들의 하단 표면들 및 제1 측벽들은 각진 이온 임플란트를 통해 형성되는 방법.
  35. 제23항 내지 제34항 중 어느 한 항에 있어서, 제2 전도형 도펀트들을 상기 게이트 트렌치들의 제2 측벽들 내로 주입하기 위해 제2 각진 이온 임플란트를 형성하는 단계를 추가로 포함하는 방법.
  36. 제23항 내지 제35항 중 어느 한 항에 있어서, 각각의 깊은 차폐 패턴은 각각의 게이트 트렌치 아래의 복수의 이격된 깊은 차폐 영역을 포함하는 방법.
  37. 제23항 내지 제36항 중 어느 한 항에 있어서, 상기 넓은 밴드갭 반도체는 탄화 규소를 포함하는 방법.
  38. 제23항 내지 제37항 중 어느 한 항에 있어서, 상기 각진 이온 임플란트의 적어도 일부는 수직 임플란트로부터 2도 내지 15도의 주입 각도에 있는 방법.
  39. 제23항 내지 제38항 중 어느 한 항에 있어서, 상기 각진 이온 임플란트는 1보다 많은 각도 및 1보다 많은 주입 에너지에서 상기 도펀트들을 주입하는 방법.
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