CN110036461A - 具有带有注入侧壁的栅极沟槽的功率半导体器件及相关方法 - Google Patents

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Abstract

半导体器件包括半导体层结构，半导体层结构具有宽带隙半导体漂移区域，宽带隙半导体漂移区域具有第一导电类型。栅极沟槽被设置在半导体层结构的上部部分中，栅极沟槽具有在半导体层结构的上部部分中在第一方向上延伸的相对的第一侧壁和第二侧壁。这些器件进一步包括深屏蔽图案和深屏蔽连接图案，深屏蔽图案在栅极沟槽的底部表面下方的半导体层结构中、具有与第一导电类型相反的第二导电类型，深屏蔽连接图案在栅极沟槽的第一侧壁中、具有第二导电类型。器件包括栅极沟槽的第二侧壁中的具有第一导电类型的半导体沟道区域。

Description

具有带有注入侧壁的栅极沟槽的功率半导体器件及相关方法
美国政府利益声明
本发明是在陆军研究实验室资助的合作协议No.W911NF-12-2-0064的政府支持下完成的。政府拥有本发明的一定的权利。
技术领域
本发明涉及功率半导体器件，并且更具体地，涉及具有栅极沟槽的功率半导体器件以及制造这种器件的方法。
背景技术
功率半导体器件用于承载大电流并且支持高电压。在本领域中已知多种功率半导体器件，包括例如功率金属氧化物半导体场效应晶体管(“MOSFET”)、双极结晶体管(“BJT”)、绝缘栅极双极晶体管(“IGBT”)、结势垒肖特基二极管、栅极关断晶体管(“GTO”)、MOS控制晶闸管和各种其它器件。这些功率半导体器件通常由诸如基于碳化硅(“SiC”)或氮化镓(“GaN”)的半导体材料的宽带隙半导体材料制造。这里，宽带隙半导体材料指的是具有大于1.40eV的带隙的半导体材料。
功率半导体器件可以具有横向结构或垂直结构。在具有横向结构的器件中，器件的端子(例如，用于功率MOSFET器件的漏极、栅极和源极端子)处于半导体层结构的同一主表面(即，顶部或底部)上。相反，在具有垂直结构的器件中，至少一个端子被设置在半导体层结构的每个主表面上(例如，在垂直MOSFET器件中，源极可以处于半导体层结构的顶部表面上并且漏极可以处于半导体层结构的底部表面上)。半导体层结构可以包括或不包括下面的衬底。这里，术语“半导体层结构”指的是包括诸如半导体衬底和/或半导体外延层的一个或更多个半导体层的结构。
常规的功率半导体器件通常具有半导体衬底，诸如具有第一导电类型的碳化硅衬底(例如，n型衬底)，在该衬底上，形成具有第一导电类型(例如，n型)的外延层结构。该外延层结构(可以包括一个或更多个分离的层)的一部分用作功率半导体器件的漂移区域。该器件通常包括“有源区域”，该“有源区域”包括具有诸如p-n结的结的一个或更多个功率半导体器件。有源区域可以形成于漂移区域上和/或漂移区域中。有源区域充当用于阻断反向偏置方向上的电压并提供正向偏置方向上的电流流动的主结。功率半导体器件同样可以在与有源区域相邻的终端区域中具有边缘终端。可以在衬底上形成一个或更多个功率半导体器件，并且每个功率半导体器件通常将具有其自己的边缘终端。在完全处理衬底之后，可以切割所得到的结构以分离单独的边缘终端的功率半导体器件。功率半导体器件可以具有单位单元结构，在该单位单元结构中，每个功率半导体器件的有源区域包括多个单独的“单位单元”器件，该多个单独的“单位单元”器件被相互平行设置并且一起用作单个功率半导体器件。
功率半导体器件被设计为阻断(在正向或反向阻断状态中)或通过(在正向操作状态中)大电压和/或电流。例如，在阻断状态中，功率半导体器件可以被设计为维持数百或数千伏的电势。然而，当施加的电压接近或超过器件被设计为阻断的电压水平时，非不重要的电流水平可能开始流过功率半导体器件。这种通常被称为“泄漏电流”的电流可能是非常不期望的。如果电压增加超过器件的设计电压阻断能力，则泄漏电流可能开始流动，其可能是除了其它之外，漂移区域的掺杂和厚度的函数。泄漏电流同样可能由于其它原因而出现，诸如边缘终端的故障和/或器件的主要结。如果施加到器件的电压增加超过击穿电压到临界水平，则增加的电场可能导致半导体器件内的电荷载流子的不可控制和不期望的失控生成，导致被认为是雪崩击穿的状况。
功率半导体器件同样可以开始允许非不重要的量的泄漏电流以低于器件的设计击穿电压的电压水平流动。特别地，泄漏电流可能开始在有源区域的边缘处流动，在该边缘处，由于电场拥挤效应可能出现高电场。为了减少这种电场拥挤(以及致使的增加的泄漏电流)，上述边缘终端可以被设置为围绕功率半导体器件的部分或全部有源区域。这些边缘终端可以将电场散布到更大的区域上，由此减少电场拥挤。
包括MOSFET晶体管的垂直功率半导体器件可以具有晶体管的栅极电极形成于半导体层结构上的标准栅极电极设计，或者可替换地，可以具有被掩埋入半导体层结构内的沟槽中的栅极电极。具有掩埋栅极电极的MOSFET通常被称为栅极沟槽MOSFET。利用标准栅极电极设计，每个单位单元晶体管的沟道区域水平地设置在栅极电极下方。相反，在栅极沟槽MOSFET设计中，沟道被垂直地设置。栅极沟槽MOSFET可以提供增强的性能，但通常需要更复杂的制造处理。
发明内容
依据本发明的实施例，提供了包括半导体层结构的半导体器件，该半导体层结构包括漂移区域，该漂移区域包括宽带隙半导体材料，漂移区域具有第一导电类型。栅极沟槽被设置在半导体层结构的上部部分中，栅极沟槽具有在半导体层结构的上部部分中在第一方向上延伸的第一和第二相对侧壁。在宽带隙半导体材料是碳化硅的一些实施例中，栅极沟槽的侧壁可以沿碳化硅半导体层结构的晶面取向，诸如对碳化硅的硅面(0001)面成90度取向的A面{11-20}或M-面{1-100}面族，硅面到典型的碳化硅晶片表面平面成几度。可替换地，栅极沟槽可以与这些面族成小角度形成，或者在诸如R-面{0-33-8}面族的其它面附近形成。这些器件进一步包括在栅极沟槽的底部表面下方的半导体层结构中的具有与第一导电类型相反的第二导电类型的深屏蔽图案以及在栅极沟槽的第一侧壁中的具有第二导电类型的深屏蔽连接图案。最后，器件包括在栅极沟槽的第二侧壁中的具有第一导电类型的半导体沟道区域。
在一些实施例中，半导体沟道区域可以在第二侧壁的与第一侧壁的一部分直接相对的一部分中，第一侧壁的该部分包括深屏蔽连接图案的一部分。
在一些实施例中，半导体层结构进一步可以包括具有第二导电类型的阱区域，并且，深屏蔽连接图案可以将深屏蔽图案电连接到阱区域。
在一些实施例中，栅极沟槽可以处于半导体器件的有源区域中，并且半导体器件进一步可以包括围绕有源区域的终端区域。终端区域可以包括半导体层结构的上部部分中的多个终端沟槽。
在一些实施例中，半导体器件进一步可以包括设置在相应终端沟槽下方的具有第二导电类型的多个终端结构。
在一些实施例中，终端结构还可以延伸到相应的终端沟槽的第一部分的内侧壁中但是不延伸到外侧壁中，并且终端结构可以延伸到相应的终端沟槽的第二部分的外侧壁中但是不延伸到内侧壁中。
在一些实施例中，深屏蔽图案的底部可以在半导体层结构中处于与每个终端结构的底部大致相同的深度处。在一些实施例中，终端结构可以是防护环。
在一些实施例中，栅极沟槽的第一侧壁可以关于半导体层结构的上部部分以小于八十度的角度成角度。
在一些实施例中，深屏蔽图案可以包括栅极沟槽下方的多个间隔开的深屏蔽区域，并且深屏蔽连接图案可以包括栅极沟槽的第一侧壁中的多个间隔开的深屏蔽连接区域。半导体沟道区域可以处于第二侧壁的与第一侧壁的一部分相对的一部分中，第一侧壁的该部分在深屏蔽连接区域的第一深屏蔽连接区域和第二深屏蔽连接区域之间。
在一些实施例中，深屏蔽图案可以是在栅极沟槽下方延伸的连续的深屏蔽区域，并且深屏蔽连接图案可以是栅极沟槽的第一侧壁中的连续的深屏蔽连接区域。
在一些实施例中，宽带隙半导体可以是碳化硅。
依据本发明的进一步实施例，提供了包括具有有源和终端区域的半导体层结构的半导体器件。半导体层结构包括漂移区域，该漂移区域包括用具有第一导电类型的掺杂剂掺杂的宽带隙半导体材料。多个栅极沟槽被设置在有源区域中、在半导体层结构的上部部分中形成，栅极沟槽在第一方向上延伸并且在与第一方向垂直的第二方向上相互间隔开。半导体器件进一步包括用具有与第一导电类型相反的第二导电类型的掺杂剂掺杂的多个深屏蔽图案，深屏蔽图案位于相应的栅极沟槽下方的半导体层结构中。器件还包括在半导体层结构的上部部分中形成的终端区域中的多个终端沟槽。最后，半导体器件包括用具有第二导电类型的掺杂剂掺杂的多个终端结构，终端结构位于相应的终端沟槽下方的半导体层结构中。
在一些实施例中，每个终端结构还可以延伸到相应的终端沟槽的至少一个侧壁中。
在一些实施例中，半导体器件进一步可以包括在相应的栅极沟槽的第一侧壁中的具有第二导电类型的多个深屏蔽连接图案。每个深屏蔽连接图案可以将深屏蔽图案中的相应一个电连接到公共源极触件。
在一些实施例中，半导体器件进一步可以包括在相应的栅极沟槽的第二侧壁中的具有第一导电类型的多个半导体沟道区域。
在一些实施例中，每个半导体沟道区域可以与第一侧壁的一部分直接相对，第一侧壁的该部分包括深屏蔽连接图案的相应一个的一部分。
在一些实施例中，终端结构可以延伸到相应的终端沟槽的第一部分的内侧壁中但不延伸到外侧壁中，并且延伸到相应的终端沟槽的第二部分的外侧壁中但不延伸到内侧壁中。
在一些实施例中，每个深屏蔽图案的底部可以在半导体层结构中处于与每个终端结构的底部大致相同的深度处。
在一些实施例中，宽带隙半导体可以是碳化硅。
依据本发明的又一些实施例，提供了形成半导体器件的方法，在该半导体器件中，在衬底上形成宽带隙半导体层结构，半导体层结构包括具有第一导电类型的漂移区域。在半导体层结构的上部部分中形成多个栅极沟槽，栅极沟槽在第一方向上延伸并且在与第一方向垂直的第二方向上相互间隔开，每个栅极沟槽具有底部表面、在第一方向上延伸的第一侧壁和在第一方向上延伸的第二侧壁。将具有与第一导电类型相反的第二导电类型的掺杂剂注入到栅极沟槽的底部表面和第一侧壁中。
在一些实施例中，可以使用成角度的离子注入将具有第二导电类型的掺杂剂注入到栅极沟槽的第一侧壁中。
在一些实施例中，半导体器件可以是具有在半导体层结构的第一主表面上的第一源极/漏极触件和在半导体层结构的与第一主表面相对的第二主表面上的第二源极/漏极触件的垂直半导体器件。
在一些实施例中，半导体层结构可以包括在栅极沟槽之间的具有第二导电类型的多个阱区域。
在一些实施例中，注入到栅极沟槽的底部表面中的第二导电性的掺杂剂可以形成相应的栅极沟槽下方的多个深屏蔽图案，并且，注入到栅极沟槽的第一侧壁中的第二导电性的掺杂剂可以形成将深屏蔽区域电连接到相应的阱区域的多个深屏蔽连接图案。
在一些实施例中，沟道区域可以形成于栅极沟槽的相应的第二侧壁中。
在一些实施例中，每个沟道区域可以与深屏蔽连接图案中的相应一个的一部分直接相对。
在一些实施例中，阱区域可以处于半导体层结构中，并且，可以在单个外延生长处理中形成半导体层结构。
在一些实施例中，栅极沟槽的第一侧壁可以关于半导体层结构的上部部分以小于八十度的角度成角度。
在一些实施例中，可以在半导体器件的终端区域中形成终端结构。可以与深屏蔽图案和深屏蔽连接图案同时地通过离子注入形成终端结构。
在一些实施例中，形成终端结构可以包括在终端区域中形成多个终端沟槽；以及用具有第二导电类型的掺杂剂注入每个终端沟槽的底部表面和第一侧壁。
在一些实施例中，可以经由成角度的离子注入形成终端沟槽的底部表面和第一侧壁。
在一些实施例中，可以执行第二成角度的离子注入以将第二导电类型的掺杂剂注入到栅极沟槽的第二侧壁中。
在一些实施例中，每个深屏蔽图案可以包括每个栅极沟槽下方的多个间隔开的深屏蔽区域。
附图说明
图1是第一常规栅极沟槽功率MOSFET的示意性截面图。
图2是第二常规栅极沟槽功率MOSFET的示意性截面图。
图3是第三常规栅极沟槽功率MOSFET的示意性截面图。
图4A是根据本发明的实施例的栅极沟槽功率MOSFET的一部分的示意性平面图。
图4B是沿图4A的线4B-4B获得的图4A的栅极沟槽功率MOSFET的示意性截面图。
图5是包括成角度的栅极沟槽的根据本发明的其它实施例的栅极沟槽功率MOSFET的示意性截面图。
图6A是根据本发明的实施例的p沟道碳化硅功率绝缘栅极双极晶体管(“IGBT”)的简化电路图。
图6B是图6A的IGBT的单位单元的示意性截面图。
图7A是根据本发明的还进一步实施例的栅极沟槽功率MOSFET的示意性截面图，其示出了在器件的终端区域中形成的边缘终端。
图7B是图7A的栅极沟槽功率MOSFET的示意性平面图，其进一步详细地示出了器件的边缘终端。
图8是图4A-图4B的功率MOSFET的修改版本的平面图。
图9A-图9F是示出了制造图4A-图4B的栅极沟槽功率MOSFET的方法的示意性截面图。
图10A是根据本发明的进一步实施例的栅极沟槽功率MOSFET的一部分的示意性平面图。
图10B是沿图10A的线10B-10B获得的图10A的栅极沟槽功率MOSFET的示意性截面图。
图10C是沿图10A的线10C-10C获得的图10A的栅极沟槽功率MOSFET的示意性截面图。
图10D是沿图10A的线10D-10D获得的图10A的栅极沟槽功率MOSFET的示意性截面图。
图11是沿图10A的线10C-10C获得的截面图，其示出了图10A-图10D的功率MOSFET的修改版本的设计。
图12是示出了根据本发明的实施例的制造栅极沟槽功率半导体器件的方法的流程图。
图13是包括使用台面蚀刻形成的防护环边缘终端的根据本发明的进一步实施例的栅极沟槽功率MOSFET的示意性截面图。
图14是包括使用台面蚀刻形成的结终端延伸边缘终端的根据本发明的又进一步实施例的栅极沟槽功率MOSFET的示意性截面图。
图15是包括防护环边缘终端的根据本发明的附加实施例的栅极沟槽功率MOSFET的平面图。
具体实施方式
制造宽带隙半导体功率器件的一个挑战是，可能更难以用杂质掺杂宽带隙半导体材料以在功率半导体器件的一定的区域中赋予n型或p型导电性。在包括栅极沟槽的垂直功率器件中特别如此，因为经常需要在器件内的深水平处在具有第二导电类型的层内形成具有第一导电类型的区域，深水平例如从器件的上部表面起的1-5微米或更多。当以碳化硅或其它宽带隙半导体材料制造功率半导体器件时，这可能造成挑战。
用n型和/或p型掺杂剂掺杂半导体材料的主要方法是(1)在其生长期间掺杂半导体材料，(2)将掺杂剂扩散到半导体材料中和(3)使用离子注入以选择性地将掺杂剂注入半导体材料中。当在外延生长期间掺杂碳化硅时，掺杂剂趋于不均匀地累积，并且因此掺杂剂浓度可能变化例如+/-15％，其可能负面地影响器件操作和/或可靠性。附加地，由于即使在高温下，n型和p型掺杂剂也不会趋于很好地(或根本不)扩散在那里的材料中，所以在碳化硅、氮化镓和各种宽带隙半导体器件中，通过扩散掺杂不是选项。
因为以上限制，经常使用离子注入以掺杂诸如碳化硅的宽带隙半导体材料。然而，在栅极沟槽垂直功率器件中，可能期望在器件的阱区域和/或栅极电极下方形成深屏蔽图案，并且这些深屏蔽图案经常延伸到器件中至1-3微米的深度或更多。注入离子的深度与注入的能量直接相关，即，以更高能量注入到半导体层中的离子趋于更深地进入层。因而，经由离子注入形成深屏蔽图案要求高能量注入。当掺杂剂离子注入到半导体层中时，离子破坏半导体层的晶体晶格，并且这种破坏通常仅可以通过热退火来部分地修复。而且，晶格破坏的量同样与注入能量直接相关，较高能量的注入比较低能量的注入趋于引起更多的晶格破坏，并且离子注入的均匀性同样趋于随着注入深度的增加而减小。因而，为了形成具有好的深度掺杂均匀性和/或可接受的晶格破坏水平的注入区域，可能需要执行多个连续外延生长/离子注入步骤以形成深注入。这可能显着增加制造处理的复杂性和成本，并且在许多实例中可能不是商业上可行的选项。
常规地已经使用各种方法以在栅极沟槽垂直功率半导体器件中形成深屏蔽图案。图1-图3示意性地示出了几种不同的方法。
图1是第一宽带隙功率MOSFET 100的示意性截面图。如图1中所示，功率MOSFET100包括重度掺杂(n+)n型碳化硅衬底110。轻度掺杂(n-)碳化硅漂移区域120被设置在衬底110上。n型碳化硅漂移区域120的上部部分可以是n型碳化硅电流散布层(“CSL”)130。n型碳化硅电流散布层130可以在与n型碳化硅漂移区域120的其余部分的同一处理步骤中生长，并且可以被视为是碳化硅漂移区域120的一部分。n型碳化硅电流散布层130可以是具有超过n型碳化硅漂移区域120的其余部分的掺杂浓度的掺杂浓度的适度掺杂层，该n型碳化硅漂移区域120可以是更轻度掺杂的n-碳化硅。
通过离子注入在n型电流散布层130的上部表面中形成间隔开的重度掺杂(p+)p型碳化硅深屏蔽图案140。然后通过外延生长在n型电流散布层130的上部表面上和p+碳化硅深屏蔽图案140上形成适度掺杂的p型碳化硅层170。这种适度掺杂的p型碳化硅层170充当器件100的p阱172。重度掺杂的p+碳化硅区域174经由离子注入形成于p阱172中，该重度掺杂的p+碳化硅区域174电连接到其下方的深屏蔽图案140。p阱172还包括与重度掺杂区域174相邻的适度掺杂的p型区域176。p型区域174、176一起形成p阱172。如下面将讨论的那样，可以在p阱172的适度掺杂区域176中形成晶体管沟道。衬底110、漂移区域120(包括电流散布层130)以及适度掺杂p型层170连同在其中形成的各种区域/图案包括MOSFET 100的半导体层结构106。
在半导体层结构106中形成栅极沟槽180。栅极沟槽180延伸通过适度掺杂的p型层170以限定p阱172。在每个栅极沟槽180的底部表面和侧壁上形成栅极绝缘层182。栅极电极184形成在每个栅极绝缘层182上以填充相应的栅极沟槽180。垂直沟道区域178被设置在与栅极绝缘层182相邻的p阱172中。
经由离子注入在p阱172的上部部分中形成重度掺杂n+碳化硅源极区域160。源极触件190形成在重度掺杂的n型源极区域160上和p阱172上。漏极触件192形成在衬底110的下部表面上。栅极触件(未示出)可以形成在每个栅极电极184上。
重度掺杂p+碳化硅深屏蔽图案140包括在p阱172的适度掺杂部分176下延伸的下部横向延伸142。为了保护栅极绝缘层182的角落免受高电场，在反向阻断操作期间，这些横向延伸142可以帮助阻断电场。如果通常实施为氧化硅层的栅极绝缘层182受到过度地高的电场，则其可能随时间劣化并且最终不能使栅极电极184与下面的电流散布层130绝缘，其可能导致器件故障。
上述的功率MOSFET 100的设计具有几个潜在的缺点。第一，通常在外延生长期间掺杂p阱172，使得其区域174、176可以具有不同的掺杂浓度，而不需要两个分离的p型掺杂剂离子注入步骤以形成这些区域。如上所讨论的，在宽带隙半导体材料中的外延生长期间掺杂时可能难以保持一致的掺杂浓度，并且掺杂水平的变化可能导致器件性能劣化和/或器件故障的可能性增加。第二，要求附加的离子注入步骤以在p阱172中形成重度掺杂p+区域174，其增加了制造时间和成本。第三，在形成栅极沟槽180以及在形成深屏蔽图案140之后发生的各种其它处理步骤期间要求精确对准，以确保栅极沟槽180和p阱172的重度掺杂p+部分174相对于其下方的深屏蔽图案140正确地对准。这种精确对准可能难以在生产设定中一致地实现，并且当未实现时，可能导致器件故障。
图2是第二常规宽带隙功率MOSFET 200的示意性截面图。通过比较图1和图2可以看出，功率MOSFET 100和200在设计上类似。结果，两个功率MOSFET 100、200的相同或相似的部件已经用相同的附图标记来标记，并且由于它们已经在上面被描述，所以关于功率MOSFET 200通常将省略这些相同/类似的部件的描述。功率MOSFET 100和200之间的主要不同是包括在功率MOSFET 200中的重度掺杂p+深屏蔽图案240不具有包括在功率MOSFET 100的深屏蔽图案140中的横向延伸142。
可以通过在单个外延生长处理中生长层120、130和170来制造功率MOSFET 200。然后在器件的上部表面中形成一系列沟槽。这些沟槽中的每隔一个用作完成的器件200中的栅极沟槽180。然后可以在器件上形成掩模层，使将不用作栅极沟槽的沟槽(即，每隔一个沟槽)暴露，并且，可以在这些暴露的沟槽的底部中执行离子注入处理，以形成多个重度掺杂p+深屏蔽图案240。为了形成p阱172的重度掺杂p+区域174，可以执行附加的外延生长处理以用半导体材料填充将不用作栅极沟槽的沟槽。然后，可以执行离子注入步骤以形成重度掺杂n+源极区域160。然后，可以参照功率MOSFET 100以上述相同的方式形成栅极绝缘层182和栅极电极184。
功率MOSFET 200的设计克服了上述功率MOSFET 100的各种潜在问题。特别地，MOSFET 200避免了在MOSFET 100制造中存在的对准问题，并且不要求分离的离子注入步骤来形成p阱172的重度掺杂p+区域174。然而，功率MOSFET 200的一个挑战是要求两倍沟槽的形成。附加地，由于功率MOSFET 200中的深屏蔽图案240不包括在MOSFET 100的深屏蔽图案140中包括的横向延伸142，所以功率MOSFET 200的电场阻断性能可能不如功率MOSFET 100的电场阻断性能好。
图3是第三常规宽带隙功率MOSFET 300的示意性截面图。功率MOSFET 300在设计上类似于上述功率MOSFET 100、200。结果，功率MOSFET 100、200、300的相同或类似的部件已经用相同的附图标记来标记，并且关于功率MOSFET 300通常将省略这些相同/类似的部件的描述。
功率MOSFET 100、200和功率MOSFET 300之间的主要不同是，功率MOSFET 300包括在每个栅极沟槽180下设置的深屏蔽图案340，相比之下，深屏蔽图案140、240设置在在功率MOSFET 100、200的p阱172下。深屏蔽图案340可以非常有效地在反向阻断操作期间保护栅极绝缘层182的角落免受高电场。然而，设置深屏蔽图案340的一个潜在问题是它们需要电连接到p阱372，并且在深屏蔽图案340和p阱372之间形成好的电连接可能是有挑战的。而且，形成这样的电连接通常要求附加的处理步骤和/或可能在器件结构中占据附加的“基板面(real estate)”，其可能例如减少可以包括在器件中的单位单元的数量。
依据本发明的实施例，提供了诸如功率MOSFET和功率IGBT的栅极沟槽宽带隙功率半导体器件，该器件在栅极沟槽的下方具有深沟槽屏蔽图案，该深沟槽屏蔽图案具有到通常易于制造的阱区域的好的电连接。在一些实施例中，可以通过使用成角度的离子注入形成栅极沟槽宽带隙功率半导体器件，该成角度的离子注入在单个注入处理中形成(1)栅极沟槽下的深屏蔽图案和(2)将深屏蔽图案电连接到器件的阱区域的深屏蔽连接图案两者。根据本发明的实施例的技术同样可以用于形成终端结构，诸如例如器件的终端区域中的防护环，使得终端结构将与在器件的有源区域中形成的深屏蔽图案在半导体层结构内延伸到相同的深度。这可以进一步改善器件的性能。
在示例实施例中，可以通过在形成栅极沟槽之后执行成角度的离子注入，形成根据本发明的实施例的深屏蔽图案。成角度的离子注入步骤将掺杂剂离子注入到每个栅极沟槽的底部表面和一个侧壁两者的至少部分中，而不将离子注入到每个栅极沟槽的另一个侧壁中。由于掺杂剂离子被注入到每个栅极沟槽的底部表面中，该掺杂剂离子可能已经深入到半导体层结构中多于1-2微米深，所以可以很容易地将深屏蔽图案注入到期望的深度，并且通常可以使用相对低的离子注入能量将其注入。这可以减少对晶格结构的破坏，并且可以在深屏蔽图案中提供更精确和均匀的掺杂浓度。而且，由于掺杂剂离子被注入到每个栅极沟槽的一个侧壁中以在其中形成深屏蔽连接图案，所以从每个深屏蔽图案到附近的阱区域形成电连接。可以不注入栅极沟槽的相对侧壁，并且因此用于器件的沟道仍然设置在每个栅极沟槽的一侧。
依据进一步的实施例，可以执行一对成角度的离子注入步骤以形成上述深屏蔽图案和深屏蔽连接图案。第一成角度的注入可以将掺杂剂离子注入到栅极沟槽的第一侧壁和底部表面中，并且第二成角度的注入可以将掺杂剂离子注入到栅极沟槽的第二侧壁和底部表面中。因而，在这些实施例中，可以在每个栅极沟槽的两个侧壁上形成深屏蔽连接图案。在这些实施例中，在每个栅极沟槽的旁边和下方延伸的深屏蔽图案和深屏蔽连接图案可以被分段，以在每个栅极沟槽下具有多个间隔开的深屏蔽区域和深屏蔽连接区域。可以在分段的深屏蔽区域和深屏蔽连接区域之间设置沟道区域。
在还进一步的实施例中，栅极沟槽可以具有倾斜的侧壁。当栅极沟槽具有这种倾斜的侧壁时，由于可以在不使用成角度的离子注入的情况下注入栅极沟槽的一个或两个侧壁，所以可以使用垂直(即，不成角度的)离子注入处理形成深屏蔽图案和深屏蔽连接图案。同样可以在这些实施例中使用成角度的离子注入。
这里公开的用于形成深屏蔽图案的新方法允许形成深屏蔽图案，由于深屏蔽图案240仅形成在每隔一个沟槽的底部，因此该深屏蔽图案与包括在上述功率MOSFET 200中的深屏蔽图案240相比至少两倍地靠近在一起。因而，与使用上面关于图2的功率MOSFET 200讨论的技术形成的器件相比，根据本发明的实施例的器件可以表现出更好的电场阻断和导通状态电阻性能。而且，通过在用于形成深屏蔽图案的同一注入步骤中在栅极沟槽下面的深屏蔽图案和阱区域之间形成电连接，可以避免在形成该电连接时上面关于图3的功率MOSFET 300讨论的问题。根据本发明的实施例的方法同样避免了对在制造图1的功率MOSFET 100时要求的附加外延生长步骤的需要和在执行多个外延生长步骤时发生的相关对准问题。另外，根据本发明的实施例的器件在栅极沟槽的正下面形成深屏蔽图案，这里，它可以更有效，而不是上面图1-图2的功率MOSFET 100、200的情况。
现在将参照图4A-图12描述本发明的实施例。应当理解，这里公开的不同实施例的特征可以以任何方式组合以提供许多附加的实施例。因而，例如，这里描述的任何MOSFET实施例的特征可以结合到任何IGBT实施例中，反之亦然。作为另一个示例，这里描述的每个边缘终端可以与任何实施例一起使用，而不仅仅与包括特定边缘终端的实施例一起使用。因而，将理解，下面关于特定示例描述了发明概念的各种特征，但是这些特征可以被添加到其它实施例和/或用于代替其它实施例的示例特征以提供许多附加的实施例。因而，本发明应被理解为包括这些不同的组合。
图4A是根据本发明的实施例的栅极沟槽功率MOSFET 400的示意性平面图。在图4A的平面图中，省略了源极触件490以更好地示出下面的半导体层。图4B是沿图4A的线4B-4B获得的栅极沟槽功率MOSFET 400的示意性截面图。在图4A和图4B中，从图中省略了延伸到栅极沟槽外部的任何栅极电极/触件材料，以更清楚地示出MOSFET 400的其它特征并简化图。
首先参照图4A，功率MOSFET 400包括有源区域402和围绕有源区域402的终端区域(未示出)。图4A-图4B描绘了包括并行布置的多个单位单元408的单个功率MOSFET 400。由图4B中的虚线框示出了一个示例单位单元408。功率MOSFET 400可以包括比图4B中所示的约三个单位单元408更多的单位单元408。同样将理解，可以在单个晶片上生长多个功率MOSFET 400。
如图4A-图4B中所示，功率MOSFET 400包括重度掺杂(n+)n型宽带隙半导体衬底410。衬底410可以包括例如单晶4H碳化硅半导体衬底。衬底410可以掺杂有n型杂质(例如，n+碳化硅衬底)。杂质可以包括例如氮或磷。尽管可以使用其它掺杂浓度，但是衬底410的掺杂浓度可以是例如1×1018原子/cm3和1×1021原子/cm3之间。衬底410可以是任何适当的厚度(例如，在一些实施例中，在100和500微米厚度之间)。
轻度掺杂(n-)碳化硅漂移区域420被设置在衬底410上。可以通过在碳化硅衬底410上外延生长形成碳化硅漂移区域420。碳化硅漂移区域420可以是厚区域，该厚区域具有在衬底410上方例如3-100微米的垂直高度。碳化硅漂移层420的上部部分可以包括n型碳化硅电流散布层430。为了提供具有超过更轻度掺杂的n-碳化硅漂移区域420的其余部分掺杂浓度的掺杂浓度的适度掺杂的电流散布层430，可以通过例如外延生长形成电流散布层430。尽管可以使用其它掺杂浓度，但是碳化硅漂移区域420的更轻度掺杂部分可以具有例如1×1016原子/cm3和5×1017原子/cm3之间的掺杂浓度。尽管可以使用其它掺杂浓度，但是电流散布层430可以具有例如1×1017原子/cm3和5×1018原子/cm3之间的掺杂浓度。在一些实施例中，电流散布层430的掺杂浓度可以比碳化硅漂移区域420的更轻度掺杂部分的掺杂浓度大至少一个数量级。
在电流散布层430上形成适度掺杂的p型碳化硅层470。可以在用于形成n型电流散布层430的同一外延生长步骤期间，关闭n型掺杂剂源气体并且打开p型掺杂剂源气体，形成适度掺杂的p型碳化硅层470。在其它实施例中，可以经由外延生长在电流散布层430上生长未掺杂(或轻度掺杂)的外延层，并且然后可以由将p型掺杂剂离子注入到该层中形成适度掺杂的p型碳化硅层470。离子注入方法要求附加的处理步骤，但是可以在整个适度掺杂的p型碳化硅层470中提供更一致的掺杂水平。适度掺杂的p型碳化硅层470可以具有例如5×1016/cm3和5×1017/cm3之间的掺杂浓度。层410、420、430、470可以全部在具有处理停止以在n型掺杂和p型掺杂之间切换的单个外延生长处理中生长，以形成半导体层结构406。
重度掺杂(n+)n型碳化硅源极区域460可以形成在适度掺杂的p型碳化硅层470的上部部分中。可以由例如离子注入形成n型源极区域460。重度掺杂(n+)n型碳化硅区域460充当用于MOSFET 400的源极区域。漂移区域420/电流散布层430和衬底410一起充当用于功率MOSFET 400的公共漏极区域。
栅极沟槽480被蚀刻通过(或靠近)n+碳化硅区域460、穿过适度掺杂的p型碳化硅层470，并且被蚀刻到n型碳化硅电流散布层430的上部表面中。栅极沟槽480可以将适度掺杂的p型碳化硅层470转换为设置在栅极沟槽480之间的多个p型阱区域(“p阱”)472。如图4B中所示，在一些实施例中，栅极沟槽480可以具有U形截面。栅极沟槽480的底部边缘的圆化可以帮助减小栅极沟槽480的底部角落处的电场。在一些实施例中可以省略圆角。
每个栅极沟槽480可以具有第一侧壁481和与第一侧壁481相对的第二侧壁483。第一和第二侧壁481、483各自在沿半导体层结构406的上部表面的第一方向上延伸。每个侧壁481、483包括半导体层结构406的限定栅极沟槽480的侧部分(即，轻度倾斜的侧壁)的一部分。在一些实施例中，第一和第二侧壁481、483可以是基本垂直的侧壁。在其它实施例中，第一和第二侧壁481、483可以关于栅极沟槽480的底部表面具有轻微大于90度的角度。这种增加的角度可以由例如用于形成栅极沟槽480的蚀刻处理造成(因为侧壁的顶部部分可以比底部部分蚀刻掉更多)。在还其它实施例中，如参照图5将解释的，栅极沟槽的第一和第二侧壁可以有意地被设计为具有更明显斜率的侧壁。
在形成栅极沟槽480之后，形成掩模以保护重度掺杂n+源极区域。然后，将p型掺杂剂注入到器件的顶部表面中以形成多个重度掺杂深屏蔽图案440和多个重度掺杂深屏蔽连接图案444。如本领域技术人员所知，由电离所期望的离子种类并且在离子注入靶室中以预定的动能将离子加速为向着半导体层的表面的离子束，可以将诸如n型或p型掺杂剂的离子注入到半导体层或区域中。基于预定的动能，期望的离子种类可以穿透到半导体层中达一定的深度。
深屏蔽图案440在n型漂移区域420/电流散布层430的上部表面中形成在相应的栅极沟槽480的下方，并且深屏蔽连接图案444形成在栅极沟槽480的第一侧壁481中。每个深屏蔽连接图案444可以从深屏蔽图案440的相应一个通过p阱472延伸到半导体层结构406的顶部表面。每个深屏蔽连接图案444可以将深屏蔽图案440中的相应一个电连接到到相应的p阱472。尽管可以使用其它的深度(例如，0.5至3微米或1至3.5微米)，p型碳化硅屏蔽图案440可以延伸到漂移层420/电流散布层430中的例如约1-2微米的深度。每个深屏蔽图案440可以具有关联的深屏蔽连接图案444。深屏蔽图案440及其关联的深屏蔽连接图案444可以在栅极沟槽沿半导体层结构406的上部表面延伸的第一方向上延伸。深屏蔽图案440及其关联的深屏蔽连接图案444可以在垂直于第一方向的第二方向上相互间隔开。
在一些实施例中，可以使用成角度的离子注入形成深屏蔽图案440和深屏蔽连接图案444。注入角度α被限定为离子被注入与垂直于器件的上部表面的轴的角度(见图9C)。在一些实施例中，注入角度α可以是小的，诸如2和15度之间。在其它实施例中，注入角度α可以是15和45度之间。在其它实施例中，注入角度α可以是45度和80度之间。这可以允许在每个栅极沟槽480大部分的下方的深p型注入，同时仍然确保每个栅极沟槽480的一个侧壁481被注入而另一个侧壁483不被注入。在一些实施例中，在形成深屏蔽图案440和深屏蔽连接图案444期间，在蚀刻栅极沟槽480中使用的同一掩模层可以被用作离子注入掩模。将理解，为了在栅极沟槽480下方和栅极沟槽480的第一侧壁481中实现期望的掺杂水平和掺杂深度，注入角度α和/或注入能量可以在成角度的离子注入期间改变。例如，注入可以在较低的(一个或多个)注入角度具有较高的能量，并且在较高的(一个或多个)注入角度具有较低的能量。
诸如氧化硅层的栅极绝缘层482形成于每个栅极沟槽480的底部表面和侧壁上。栅极电极484形成于每个栅极绝缘层482上。每个栅极电极484可以填充其相应的栅极沟槽480的其余部分。栅极电极484可以包括例如半导体栅极电极或金属栅极电极。可以选择栅极沟槽480的取向、尺寸和形状，以在导通状态下的沟道电阻和断开状态下的电压阻断性能之间提供期望的平衡。
源极触件490可以形成于重度掺杂n型源极区域460和重度掺杂深屏蔽连接图案444的顶部表面上。源极触件490可以全部电连接以形成单个源极触件。漏极触件492可以形成于衬底410的下部表面上。源极和漏极触件490、492可以包括例如金属触件。栅极触件(未示出)可以电连接到每个栅极电极484。
重度掺杂p型区域475可以形成于深屏蔽连接图案和源极区域460之间的每个p阱472的上部部分中(其减小了源极区域460的宽度)。虽然在图4A-图4B的实施例中不包括重度掺杂p型区域475，但是标记为475的虚线框已经包括在图4B的单位单元408中的一个中，以示出当被包括时这个区域可以位于每个单位单元中的位置。如果例如深屏蔽连接图案444的宽度不足够宽，可以设置这样的重度掺杂p型区域475，以保证每个深屏蔽连接图案444将与关联的源极触件490直接接触。
垂直沟道区域478沿每个栅极沟槽480的一侧(即在每个栅极沟槽480的第二侧壁483中)形成于与栅极绝缘层482相邻的p阱472中。当电压被施加到栅极电极484时，电流可以从n型源极区域460通过沟道区域478流到漂移区域420/电流散布层430。在每个栅极电极484的另一侧(例如，在每个栅极沟槽480的第一侧壁481中)没有设置沟道，作为替代，在第一侧壁481中形成将相应的p型深屏蔽图案440电连接到p阱472和源极触件490的p型深屏蔽连接图案444。
p型碳化硅深屏蔽图案440可以帮助减小当器件在反向阻断状态下操作时(即，当器件关断时)在漂移区域420中形成的电场向上朝向栅极绝缘层482延伸的程度。如果电场太高，则电场可能随时间使栅极绝缘层482的下部部分劣化，其可能最终导致器件故障。
功率MOSFET 400可以表现优于诸如以上参照图1-图3讨论的功率MOSFET设计的常规功率MOSFET设计的几个优点。首先，MOSFET 400包括在栅极沟槽480下面的深p型屏蔽图案440。与具有在p阱下而不是在栅极沟槽下的深屏蔽图案的图1和图2的功率MOSFET相比，这可以提供增强的电场阻断。其次，功率MOSFET 400可以具有在p型深屏蔽图案440与p阱472和源电极490之间延伸的深屏蔽连接图案444形式的好的电连接，并且可以在用于形成p型深屏蔽图案440的同一处理步骤中形成这些连接。第三，所有外延层可以在同一步骤中形成，与例如以上的图1的功率MOSFET 100相比，其可以简化MOSFET 400的制造。第四，功率MOSFET 400具有到器件400的有源区域402内的深屏蔽图案440的高导电性p型连接。第五，功率MOSFET 400仅要求图2的功率MOSFET 200中所要求的沟槽数量的一半。第六，功率MOSFET 400不要求以功率MOSFET 100所需的方式的精确对准。
关于在碳化硅晶体的垂直于C轴的具有高电子迁移率功率的面上形成的基于碳化硅的MOSFET，功率MOSFET 400的结构可能是特别有利的，以上面诸如是A面{11-20}和M面{1-100}。
图5是根据本发明的进一步实施例的栅极沟槽功率MOSFET 500的示意性截面图。与具有几乎垂直的侧壁的功率MOSFET 400的栅极沟槽480相反，功率MOSFET 500具有V形栅极沟槽580。因为功率MOSFET 500与以上参照图4A-图4B讨论的功率MOSFET 400类似，因此功率MOSFET 500的相同要素使用相同的附图标记编号，并且下面将不再进一步讨论，因为已经在上面描述了它们。以下的讨论将集中在功率MOSFET 500和功率MOSFET 400之间的不同。
通过比较图4B和图5可以看出，功率MOSFET 400和500之间的主要不同是功率MOSFET 500包括具有倾斜的第一侧壁和第二侧壁581、583的V形栅极沟槽580。每个侧壁的角度在这里被限定为栅极沟槽580的底部表面和侧壁之间的角度β。栅极绝缘层582和栅极电极584可以形成于栅极沟槽580中。栅极绝缘层582和栅极电极584可以与上面关于MOSFET400描述的栅极绝缘层482和栅极电极484相同，除了它们具有不同的形状以便与栅极沟槽580符合以外。沟槽580在底部宽度较窄并且在顶部宽度较宽。为了形成功率MOSFET 500，在用于形成深屏蔽图案540和深屏蔽连接图案544的离子注入步骤期间使用的离子注入角度α可以更大，以确保沿栅极沟槽580的第一侧壁581的碳化硅层被一直充分地注入器件的顶部表面。附加地，深屏蔽图案540和深屏蔽连接图案544可以比包括于功率MOSFET 400中的深屏蔽图案440和深屏蔽连接图案444的情况更偏向一侧。由于更大的注入角度α，因此可以对深屏蔽区域540做成更好的电连接。
虽然，可以使用成角度的注入形成功率MOSFET 500，但是在其它实施例中，可以使用注入角度α是0度的垂直注入。栅极沟槽580的成角度的侧壁581、583允许注入到形成每个栅极沟槽580的第一侧壁581的碳化硅中。可以使用掩模以防止注入到每个栅极沟槽580的第二侧壁583中。使用成角度的离子注入以形成深屏蔽图案540和深屏蔽连接图案544的一个优点是，当使用成角度的离子注入时，在形成栅极沟槽580的蚀刻步骤期间使用的同一掩模可以被用作离子注入掩模。然而，当执行垂直注入而不是成角度的注入时，一般可以避免以下参照图7A-图7B讨论的成角度的注入可能对边缘终端的形成具有的复杂化。
关于形成于碳化硅晶体的具有高电子迁移率并且不垂直于C轴的面上的基于碳化硅的MOSFET，功率MOSFET 500的结构可能是特别有利的，以上面诸如是角度呈54.7度的R面。
在图4A-图4B和图5的实施例中，离子注入角度α可能牵涉深屏蔽图案440、540的宽度与深屏蔽连接图案444、544的宽度之间的折衷。如果注入角度α被选择为刚好大于栅极沟槽480、580的侧壁关于垂直于器件的顶部表面的轴的角度，则深屏蔽图案440、540的宽度可以最大化，但是到栅极沟槽480、580的侧壁中会发生注入很少。因而，为了形成深屏蔽连接图案444、544，增加注入角度α以获得足够的注入到侧壁中，但是这减小深屏蔽图案440、540的宽度。
图6A是根据本发明的实施例的p沟道碳化硅功率IGBT 600的简化电路图。图6B是图6A的IGBT 600的示意性截面图。
如图6A中所示，IGBT 600包括具有基极、发射极和集电极的n-p-n碳化硅功率BJT607。IGBT 600进一步包括具有栅极、源极和漏极的碳化硅MOSFET 609。碳化硅MOSFET 609的源极电连接到碳化硅功率BJT 607的基极，并且碳化硅MOSFET 609的漏极电连接到碳化硅功率BJT 607的集电极。按照惯例，BJT 607的集电极是IGBT 600的发射极603，并且BJT607的发射极是IGBT 600的集电极605，并且MOSFET 609的栅极684是IGBT 600的栅极601。
IGBT 600可以如下操作。外部驱动电路(未示出)连接到IGBT 600的栅极601，用于向MOSFET 609施加栅极偏置电压。当该外部驱动电路向IGBT 600的栅极601施加大于MOSFET 609的阈值电压的电压时，在栅极601旁边的半导体层中形成反转层，该反转层充当将IGBT 600的p+发射极603电连接到BJT 607的基极的沟道678。注意，IGBT 600的栅极601是MOSFET 609的栅极684。空穴从p+发射极区域603通过沟道676被注入到BJT 607的基极中。该空穴电流充当驱动BJT 607的基极电流。响应于该空穴电流，电子从IGBT 600的集电极605穿过BJT 607的基极被注入到IGBT 600的发射极603。因而，碳化硅MOSFET 609将碳化硅功率BJT 607从电流驱动器件转换为电压驱动器件，其可以允许简化的外部驱动电路。碳化硅MOSFET 609充当驱动器晶体管，并且碳化硅功率BJT 607充当IGBT 600的输出晶体管。
图6B是示出了功率IGBT 600的几个单位单元的图6A的IGBT 600的一部分的示意性截面图。将理解，为了形成功率IGBT 600，通常并行地实现大量单位单元。IGBT 600同样可以包括终端区域。下面参照图7A-图7B讨论根据本发明的实施例的用于功率半导体器件的合适终端区域的示例实施例。将理解，图7A-图7B中所示的终端区域可以包括在图6A和图6B的IGBT 600中。
如图6B中所示，IGBT 600可以形成于例如重度掺杂n+的n型碳化硅层610上。该n+碳化硅层610充当IGBT 600的集电极605(并且因此同样作为BJT 607的发射极)。p+碳化硅场停止层615可以可选地被设置在层610上。轻度掺杂(p-)p型碳化硅漂移层620被设置在场停止层615上。适度掺杂的p型碳化硅电流散布层630被设置在漂移区域620的上部部分中。p型碳化硅层615、620、630充当BJT 607的基极和MOSFET 609的源极区域。可以经由外延生长在随后去除的衬底(未示出)上形成碳化硅层610、615、620、630。
可以经由外延生长在p型碳化硅电流散布层630上面形成适度掺杂的n型碳化硅层670。该适度掺杂的n型碳化硅层670将被用于在器件中形成多个n阱672。在适度掺杂的n型碳化硅层670中形成栅极沟槽680以限定n阱672。栅极沟槽680还可以延伸到p型电流散布层630的上部表面中。栅极沟槽680可以各自具有U形截面。
在栅极沟槽680的每个的下方形成重度掺杂的n型碳化硅深屏蔽图案640，并且在栅极沟槽680的第一侧壁中形成重度掺杂的n型碳化硅深屏蔽连接图案644。可以以与形成功率MOSFET 400的区域440、444相同的方式(除了区域640、644被掺杂n型而不是p型之外)，使用根据本发明的实施例的成角度的离子注入技术，形成这些区域640、644。如果栅极沟槽680替代地形成为具有倾斜(非垂直)侧壁，则可以使用垂直离子注入步骤而不是如上面参照MOSFET 500讨论的成角度的离子注入形成深屏蔽图案640和深屏蔽连接图案644。
接下来，可以通过离子注入掺杂每个n阱672的上部部分，以形成重度掺杂的n+碳化硅发射极区域662(其同样充当BJT 607的集电极)。可以通过离子注入在与相应的重度掺杂n型碳化硅发射极区域662相邻的n阱672的上部部分中形成重度掺杂(p+)p型碳化硅漏极区域660。每个p型漏极区域660可以与更重度掺杂的n型碳化硅发射极区域662中的相应一个直接相邻并且接触。p+碳化硅漏极区域660充当IGBT 600的公共漏极。欧姆接触690形成为接触n+碳化硅发射极区域662和p+碳化硅漏极区域660，并且在n+碳化硅衬底610的背侧上形成欧姆接触692。
在每个栅极沟槽680的底部表面和侧壁上形成诸如氧化硅层的栅极绝缘层682。充当IGBT 600的栅极601的栅极电极684在每个栅极绝缘层682上形成，以填充相应的栅极沟槽680。栅极电极684可以包括例如半导体栅极电极或金属栅极电极。栅极触件(未示出)可以电连接到每个栅极电极684。
MOSFET 609的垂直沟道区域678被设置在与每个栅极电极684的一侧相邻的n阱672中。这些垂直沟道678在p+漏极区域660和p型电流散布层630之间延伸。
现在将讨论IGBT 600的操作。如图6B中的实线粗箭头所示，当超过MOSFET 609的阈值电压的偏置电压被施加到栅极601时，空穴电流流过MOSFET 609的沟道678进入BJT607的基极。响应于该基极电流，电子电流(由图6B中的虚线箭头示出)从IGBT 600的重度掺杂n型发射极区域662通过n阱670流到IGBT 600的集电极605。
虽然图6A-图6B示出了p沟道IGBT，将理解，依据本发明的实施例，同样可以提供n沟道IGBT。例如，简单地通过用p型半导体层(例如，重度掺杂的p型半导体层)代替n+衬底410，图4A-图4B中所描绘的MOSFET 400可以被转换成根据本发明的实施例的n沟道IGBT。
图7A是根据本发明的进一步实施例的栅极沟槽功率MOSFET 700的示意性截面图，该截面图示出了在器件的终端区域704中形成的边缘终端。除了功率MOSFET 700具有包括多个防护环750的终端区域704以外，功率MOSFET 700可以与上面描述的功率MOSFET 400相同。防护环750可以形成于终端沟槽780的底部表面的下方和终端沟槽780的第一侧壁781中，该终端沟槽780形成在MOSFET 700的终端区域704中。由于功率MOSFET 700的有源区域702可以与上面参照图4A-图4B讨论的功率MOSFET 400的有源区域402相同，因此下面的讨论将集中在MOSFET 700的终端区域704。虽然在该特别的实施例中防护环750形成于终端沟槽780的下方和侧壁中，但是如这里所示，这不是必须在其它实施例中的情况。
如图7A中所示，功率MOSFET 700包括形成于器件的终端区域704中的多个防护环750。在图7B的平面图中，防护环750的下部部分在形成于终端沟槽780中的钝化绝缘层782的下方，并且因此仅形成于每个终端沟槽780的第一侧壁781中的每个防护环750的上部部分是可见的。终端沟槽780可以与栅极沟槽480同时形成，并且防护环750可以与深屏蔽图案440和深屏蔽连接图案444同时形成。结果，防护环750可以与深屏蔽图案440延伸到电流散布层430中相同的深度。使防护环750(或其它终端结构)与器件的有源区域702中的深屏蔽图案440延伸到漂移区域420/电流散布层430中相同的深度可以在反向偏置操作期间提供改善的阻断性能。如图7A中所示，在终端区域704中，省略设置在有源区域702中的栅极电极484和源极触件490。
防护环750形成于终端区域704中以围绕有源区域702。因而，如图7B中所示，当从上面观察时，每个防护环750可以具有例如一般圆形或一般方形的形状。如果防护环750具有一般方形的形状，则角落可以是圆的以减少电场拥挤。由于通过注入到终端沟槽780的底部表面和侧壁中形成防护环750，因此为了形成具有这种圆角的防护环750，终端沟槽780可以形成为具有圆角。防护环750可以包括边缘终端结构。当诸如功率MOSFET 700的功率半导体器件在阻断状态中操作时，随着电压增加，泄漏电流可能开始在有源区域的边缘处流动。因为在器件的边缘处的电场拥挤效应可能导致这些区域中增加的电场，因此泄漏电流趋于在这些边缘区域中流动。如果器件上的电压超过击穿电压增加到临界水平，则增加的电场可能导致半导体器件内的电荷载流子的失控生成，导致雪崩击穿。当发生雪崩击穿时，电流急剧增加并且可能变得不可控制，并且雪崩击穿事件可能破坏或损坏半导体器件。
为了减少这种电场拥挤(以及致使的增加的泄漏电流)，可以围绕功率MOSFET 700的有源区域702的部分或全部设置诸如防护环750的边缘终端结构。这些边缘终端结构可以被设计为将电场散布到更大的区域上，由此减少电场拥挤。防护环是一种已知的边缘终端结构型。如图7A-图7B中所示，防护环750可以包括在n型电流散布层430中间隔开的p型区域。虽然图7A示出了使用两个防护环750作为边缘终端结构的功率MOSFET 700，但是将理解，可以使用不同数量的防护环750，并且可以使用其它边缘终端结构。例如，在其它实施例中，防护环750可以用结终端延伸代替。同样将理解，在一些实施例中可以省略边缘终端结构。
在一些实施例中，可以执行第二离子注入步骤以调整边缘终端。二次离子注入步骤可以将离子注入到MOSFET 700的终端区域704的上部表面中。二次离子注入步骤可以取决于所需的调整将要么n型要么p型的掺杂剂离子注入到器件中。如图7A中所示，防护环750之间的半导体区域776可以包括n型区域。同样如图7A中所示，钝化绝缘层782可以被施加于终端区域704中。钝化绝缘层782可以与栅极绝缘层482同时形成。在一些实施例中，每个钝化绝缘层782可以填充其相应的终端沟槽780。可以在有源区域702和终端区域704之间设置重度掺杂的p型过渡区域752。可以通过在执行离子注入步骤以形成深屏蔽区域440和防护环750期间去除掩模的一部分，形成p型过渡区域752。在一些实施例中，它也可以通过分离的注入形成。
图7B是图7A的栅极沟槽功率MOSFET 700的示意性平面图，其示出了器件的终端区域704的结构。在图7B中，未示出有源区域702的结构特性，并且，为了更好地示出终端区域704的细节，有源区域702被描绘为小于其通常大小。
如图7B中所示，两个终端沟槽780围绕有源区域702。终端沟槽780可以形成于半导体层结构的上部表面中。半导体层结构的上部部分可以包括例如未掺杂的半导体材料或轻度掺杂的n型或p型半导体材料。在所描绘的实施例中，半导体层结构的最上部部分生长为是轻度掺杂的n型。
如图7B中进一步所示，在所描绘的实施例中，钝化绝缘层782形成于每个终端沟槽780的侧壁和底部表面上。在其它实施例中可以省略钝化绝缘层782，或用不同的材料代替。如图7A的左侧所示，两个终端沟槽780的右侧壁经由成角度的离子注入被注入p型掺杂剂。如图7B的左侧所示，图7A中所示的右侧壁对应于相应的终端沟槽780的内侧壁。然而，如所示，在图7B的右侧中，在有源区域702的相对侧，成角度的离子注入再次将p型掺杂剂注入到终端沟槽780的右侧壁中，但是在图7B中的器件的左侧，右侧壁是终端沟槽780的外侧壁。而且，图7B的顶部和底部的终端沟槽780的侧壁不通过成角度的离子注入步骤在任一侧被注入。侧壁的这种不均匀注入是围绕有源区域402的沟槽上的成角度的离子注入的结果。
为了使防护环750正确地操作，可以改变在有源区域702的不同侧的终端沟槽780的部分的位置，使得它们在有源区域702的四侧中的每侧上不相同。例如，在图7A-图7B的实施例中，图7B的右侧的终端沟槽780的部分可以比图7B的左侧的终端沟槽780的部分位于稍微更靠近有源区域702，以考虑终端沟槽780的部分的外侧壁在图7B的右侧被注入和终端沟槽780的部分的内侧壁在图7B的左侧被注入的事实。可以使得图7B的平面图中的有源区域702上面和下面的终端沟槽780的部分的距离和/或终端沟槽780的这些部分的宽度与图7B的右侧和左侧的终端沟槽780的部分的距离和宽度不同，以考虑图7B中的有源区域上面和下面的终端沟槽780的部分的侧壁没有被注入的事实。例如，有源区域780上面和下面的终端沟槽780的部分可以比图7B的右侧和左侧的终端沟槽780的部分更宽，以实现遍及终端区域704的电荷平衡。
在其它实施例中，可以遍及终端区域704执行台面蚀刻，而不是在终端区域704中形成终端沟槽780，使得在图7A中标记为776的区域和防护环750的上部部分遍及终端区域704被去除(并且，有源区域702是在终端区域704上面延伸的台面)。终端区域704中的台面蚀刻可以与有源区域702中的栅极沟槽480的蚀刻的深度相同。当采用这种方法时，可以在离子注入步骤期间用掩模图案掩蔽终端区域704，使得在期望的区域中形成防护环750。掩模中的开口的宽度可以关于有源区域702不对称，使得通过离子注入步骤形成的防护环750将在有源区域702的边缘周围电荷平衡。
图13-图14示出了根据本发明的进一步实施例的两个示例功率MOSFET，其中通过在终端区域中执行台面蚀刻形成器件。特别地，图13和图14分别是在遍及器件的终端区域执行台面蚀刻之后形成的、具有防护环和结终端延伸边缘终端的栅极沟槽功率MOSFET的示意性截面图。
首先参照图13，示出了根据本发明的实施例的功率MOSFET 1000，该功率MOSFET1000可以与上面参照图7A-图7B描述的功率MOSFET 700类似。然而，在功率MOSFET 1000中，在用于在器件1000的有源区域1002中形成栅极沟槽480的蚀刻步骤期间，在器件1000的终端区域1004中执行可以用于完全蚀刻掉终端区域1004中的半导体层结构1006的上部部分的所谓的“台面蚀刻”。因为在蚀刻完成之后，有源区域1002是升高到周围终端区域1004上面的台面，所以这种蚀刻处理被称为台面蚀刻。
功率MOSFET 1000的有源区域1002可以与功率MOSFET 700的有源区域702相同，并且因此这里将省略其进一步的描述。然而，MOSFET 1000的终端区域1004与MOSFET 700的终端区域704不同，因为除了其中形成有源区域1002的台面的侧壁之外，它不包括终端沟槽780，同样不包括具有注入侧壁的结构。
如图13中所示，边缘终端可以包括形成为围绕有源区域1002的多个防护环1050。防护环1050可以具有图15中所示的防护环1150的一般形状(见下面的讨论)，其中防护环1050可以围绕有源区域1002，可以具有圆角，并且在一些实施例中可以具有一般正方形或矩形的形状(具有圆角)。可以在终端区域1004中的防护环1050之上形成诸如例如氧化硅层或氮化硅层的钝化层1078，以保护防护环1050。
与功率MOSFET 700相比，功率MOSFET 1000的一个潜在优点是，其可以更容易地确定将导致适当的电荷平衡的防护环1050的布局。虽然MOSFET 700中的终端沟槽780的注入侧壁对电荷平衡没有显著影响，但是它们确实具有一些影响，并且这在防护环750的设计中必须被考虑。附加地，成角度的离子注入到功率MOSFET 700中的终端沟槽780中影响注入区域的底部的宽度，并且在终端区域704的不同区域中如此不同地进行(基于终端结构与成角度的离子注入的倾斜方向是平行还是垂直)。而且，如上面参照图7B所讨论的，仅终端沟槽780的一些部分的侧壁被注入，其复杂化了设计。在MOSFET 1000的终端区域1004中不存在终端沟槽和/或注入的侧壁因而可以简化其设计。因而，当在终端区域中执行台面蚀刻时，可能可以使用完全对称的边缘终端(例如，要么防护环要么结终端延伸)并且仍然实现可接受的电荷平衡。
图14是功率MOSFET 1000'的示意性截面图，该功率MOSFET 1000'是图13的功率MOSFET 1000的稍微修改的形式。通过比较图13和图14可以见到，不同为MOSFET 1000'包括终端区域1004'中的结终端延伸边缘终端，以代替包括于功率MOSFET 1000中的防护环边缘终端。如本领域技术人员所知，结终端延伸可以形成为在器件的终端区域中的第二导电类型(这里为n型)半导体层结构的上部表面中形成的第一导电类型材料(这里为p型)的一系列环(例如，从上面观察时具有圆角的方形或矩形环)。随着与有源区域的距离增加，环可以具有减小的第一导电类型掺杂剂的浓度。在所描绘的实施例中，结终端延伸包括在半导体层结构1006的上部表面中的总共三个p型注入环1052、1054、1056，内环1052具有最高p型掺杂剂浓度并且外环1056具有最低p型掺杂剂浓度。可以设置更多或更少的环。由于MOSFET1000'在其它方面可以与功率MOSFET 1000相同，因此将省略其进一步的描述。
图15是根据本发明的进一步实施例的功率MOSFET 1100的水平截面。功率MOSFET1100可以具有上面图7A-图7B的功率MOSFET 700的一般设计，并且因此具有形成于终端沟槽1180的下面和侧壁中的防护环1150。图15的水平截面是通过防护环1150的位于终端沟槽1180下面的部分获得的。使用单个成角度的离子注入形成功率MOSFET 1100，以形成其深屏蔽图案(未示出)和防护环1150。
图15示出了如何可以改变防护环1150的宽度以考虑与成角度的离子注入相关联的不对称性。特别地，因为成角度的离子注入用于注入终端沟槽780的底部表面，所以防护环1150的与其中离子注入的倾斜方向垂直的部分的宽度可以稍微地减小。如图15中所示，在图15的视图中终端沟槽1180的在有源区域上面和下面的部分具有宽度W3，并且终端区域1104的这些部分中的相邻沟槽1180之间的间隙具有宽度W4。为了适应防护环1150的垂直于其中离子注入的倾斜方向的部分的宽度的稍微减小，终端沟槽1180的在有源区域1102的左侧和右侧的部分被蚀刻以具有稍微更大的宽度W2(W2＝W3+δ，其中δ是正数)，并且有源区域1102的左侧和右侧的相邻终端沟槽1180之间的间隙具有稍微更小的宽度W1＝W4-δ。这方法可以用于在终端区域1104周围始终提供相邻防护环1150之间的相等距离。
如果如下面参照图10A-图10C的实施例所讨论的执行一对成角度的离子注入(成角度的注入在相反的方向上倾斜)而不是单个成角度的离子注入，则双成角度的注入的作用是稍微地增加防护环1150的垂直于其中离子注入的倾斜方向的部分的宽度。结果，当使用双成角度的注入时，除了δ是负数之外，终端沟槽1180可以形成为具有图15中所示的宽度W2和W3。
上面参照图4A-图7B描述的功率半导体器件400、500、600和700各自具有线性地遍及器件延伸的深屏蔽图案和相关联的深屏蔽连接图案。例如，在深屏蔽连接图案444各自在栅极沟槽480旁边线性地延伸跨过有源区域402的图4A中，可以见到这一点。然而，将理解，在其它实施例中，功率半导体器件400、500、600和700的每个可以被修改为具有分段的深屏蔽图案和相关联的深屏蔽连接图案。
作为示例，图8是功率MOSFET 400'的平面图，该功率MOSFET 400'是图4A-图4B的功率MOSFET 400的修改版本。功率MOSFET 400和功率MOSFET 400'之间的一个不同是，在用于形成深屏蔽图案和深屏蔽连接图案的离子注入步骤期间使用附加的掩模图案。添加的附加掩模图案以虚线示出为图8中的附加掩模808。明显的是，附加掩模材料的包括将深屏蔽图案和深屏蔽连接图案分成在图8中标记为深屏蔽图案440'和深屏蔽连接图案444'的分段。当使用这样的设计时，每个深屏蔽图案440'的侧面上的p阱472的部分可以用作附加的导电沟道区域478'，其可以帮助降低器件的整体导通状态电阻。换句话说，在图8的MOSFET400'中，沟道478沿栅极沟槽480的第二侧壁483形成，就像在MOSFET 400中一样，并且在深屏蔽图案440'和深屏蔽连接图案444'之间的区域中沿栅极沟槽480的两个侧壁481、483形成附加的沟道区域478'。沟道478、478'将直接在图8中的附图标记478、478'的下面。同样可以对上面所描述的功率半导体器件500、600和700做完全相同的修改。
图9A-图9F是示出制造图4A-图4B的栅极沟槽功率MOSFET 400的方法的示意性截面图。首先参照图9A，设置包括有源区域402(仅示出有源区域402)的重度掺杂(n+)n型碳化硅衬底410。经由外延生长在衬底410上形成轻度掺杂(n-)碳化硅漂移区域420。形成包括n-碳化硅漂移层420的上部部分的n型碳化硅电流散布层430。在n型碳化硅电流散布层430的上部表面上形成适度掺杂的p型层470。在适度掺杂的p型层470上形成碳化硅层464。在一些实施例中，碳化硅层464可以是未掺杂的层。层410、420、430、470、464可以全部在单个外延生长处理中生长，该单个外延生长处理具有处理停止以在n型掺杂和p型掺杂之间切换，以形成半导体层结构406。
参照图9B，栅极沟槽480可以被蚀刻到半导体层结构406的上部表面中。栅极沟槽480可以各自在第一方向上延伸并且可以在第二方向上彼此间隔开。栅极沟槽480可以彼此平行地延伸。为了将碳化硅层464转换成最终将充当功率MOSFET 400的源极区域460的多个间隔开的区域464'，每个栅极沟槽480可以延伸穿过重度掺杂的n型碳化硅层464。为了将层470转换成多个p阱472，每个栅极沟槽480还可以延伸穿过适度掺杂的p型碳化硅层470。每个栅极沟槽480还可以延伸到n型电流散布层430的上部表面中。在一些实施例中，栅极沟槽480可以具有U形截面。
参照图9C，可以执行成角度的离子注入步骤以在相应的栅极沟槽480下方形成多个间隔开的重度掺杂p型碳化硅深屏蔽图案440并且在栅极沟槽480的第一侧壁中形成重度掺杂的p型深屏蔽连接图案444。深屏蔽连接图案444将p型碳化硅深屏蔽图案440电连接到p阱472(等)。重度掺杂p型深屏蔽连接图案444可以延伸到器件的上部表面。
接下来，参照图9D，在每个栅极沟槽480的底部表面和侧壁上形成诸如氧化硅层的栅极绝缘层482。栅极电极484形成于每个栅极绝缘层482上。每个栅极电极484可以填充其相应的栅极沟槽480的其余部分。
接下来，参照图9E，执行另一个离子注入步骤以将未掺杂区域464'转换成重度掺杂(n+)n型碳化硅源极区域460。垂直沟道区域478被设置在与每个栅极沟槽480的一侧相邻的p阱472中(图9E中的左侧)。沟道区域478在重度掺杂(n+)n型碳化硅源极区域460和n型碳化硅电流散布层430之间延伸。
参照图9F，源极触件490形成于重度掺杂的n型源极区域460上和重度掺杂的p型深屏蔽连接图案444上。漏极触件492形成于衬底410的下部表面上以完成器件。
虽然在上面的讨论中以一个示例顺序阐述了制造步骤，但是将理解制造步骤可以以不同的顺序执行。例如，各种蚀刻和离子注入步骤的顺序可以从上面所描述的改变。
图10A-图10D示出了根据本发明的进一步实施例的功率MOSFET 800。特别地，图10A是功率MOSFET 800的一部分的示意性平面图，并且图10B、图10C和图10D分别是沿图10A的线10B-10B、10C-10C和10D-10D获得的功率MOSFET 800的示意性截面图。
参照图10A-图10D，功率MOSFET 800与图8的功率MOSFET 400'类似。特别地，功率MOSFET 800包括形成在跨过器件的水平条带中(当器件如图10A中所示取向时)的深屏蔽图案840。在用于形成深屏蔽图案840的离子注入步骤期间，包括水平条带的掩模被放置在有源区域之上，使得在MOSFET 400中的每个栅极沟槽480的下方/旁边延伸的深屏蔽图案440和深屏蔽连接图案444反而被分段，使得多个深屏蔽区域840和深屏蔽连接图案844被设置在每个栅极沟槽480的下方/旁边。而且，执行一对成角度的离子注入，使得在每个栅极沟槽480的两个侧壁中形成深屏蔽连接图案844。如下面将参照图10C和图10D更详细地讨论的，MOSFET 800的沟道形成于这些掩蔽区域下方(即，在沿栅极沟槽480的方向彼此相邻的深屏蔽图案840和深屏蔽连接图案844之间的区域中)。
如上面所提到的，功率MOSFET 800和功率MOSFET 400'之间的主要不同之一是在功率MOSFET 800的制造期间执行一对成角度的注入。在图10B中示意性地示出这一点，其中标记为801的箭头表示用于形成深屏蔽图案840和深屏蔽连接图案844的第一部分的第一注入(这里，“第一深注入”)，并且标记为803的箭头表示用于形成深屏蔽图案840和深屏蔽连接图案844的第二部分的第二注入(这里，“第二深注入”)。第一深注入可以用于将p型掺杂剂注入到每个栅极沟槽480的右侧下的电流散布层430的部分中和每个栅极沟槽480的右侧壁中，而第二深注入可以用于将p型掺杂剂注入到每个栅极沟槽480的左侧下的电流散布层430的部分中和每个栅极沟槽480的右侧壁中。包括在每个深屏蔽图案840中的垂直点线用于近似分开通过相应的第一深注入和第二深注入形成的深屏蔽图案840的相应部分。
如上面所提到的，深屏蔽图案840被分段成间隔开的区域，而不是如图4A-图4B的实施例中的沿栅极沟槽480连续地延伸。在图10C的截面中可以见到，沟道区域878形成于深屏蔽图案840之间的器件中。如所示，沟道878形成于栅极沟槽480的两侧。虽然深屏蔽图案840不在形成沟道878的器件的区域中的栅极沟槽480下延伸，但是在栅极沟槽480的其它部分下的深屏蔽图案840的设置可以保护栅极绝缘层482免于反向阻断操作期间的过电场。应当注意，虽然为了注入栅极沟槽480的第一侧壁和第二侧壁，第一注入和第二注入在垂直于栅极沟槽480(见图10B)延伸的第一方向上成角度，但是注入不是在平行于栅极沟槽480延伸的垂直方向上成角度。
功率MOSFET 800的一个优点是，由于使得注入到栅极沟槽480的底部表面中，因此深屏蔽图案840可以容易地形成到期望的深度，而同时通过注入栅极沟槽480的所选择部分的侧壁以形成深屏蔽连接图案844在深屏蔽图案840和p阱472之间提供好的电连接。与上面图2的功率MOSFET 200相比，这个方法允许深屏蔽图案840一起更靠近地间隔，其有利于控制器件的阻断性质和导通状态电阻。附加地，由于成角度的注入提供深屏蔽图案840和p阱472之间的电连接，因此可以消除对分离电连接的需要，该对分离电连接的需要是上面图3的功率MOSFET 300的缺点之一。而且，功率MOSFET 800的制造不需要用于制造图1的功率MOSFET的第二外延生长步骤，该第二外延生长步骤可以导致对准困难并且需要额外的制造步骤。
图11是沿图10A的线10C-10C获得的截面图，示出了图10A-图10D的功率MOSFET800的修改版本800'的设计。如图11中所示，功率MOSFET 800'和功率MOSFET 800之间的一个不同是功率MOSFET 800'中的p阱872进一步包括未注入的n型碳化硅874的细条带(例如，小于0.5微米宽)。在一些实施例中，包括在p阱872中的n型碳化硅的条带874可以具有例如小于1×1017/cm3的掺杂浓度。其余的p阱872可以是更高度掺杂的p型，至少掺杂浓度大于1×1017/cm3。n型碳化硅条带874的设置可以增强通过沟道区域的电流，并且由于它们具有低掺杂浓度，因此n型碳化硅条带874可以在正常断开状态操作期间被耗尽。
图12是示出了根据本发明的实施例的制造具有掩埋边缘终端的栅极沟槽功率半导体器件的方法的流程图。
参照图12和图9A-图9F，操作可以以宽带隙半导体层结构开始(框900)。半导体层结构可以包括衬底和通过外延生长在衬底上生长的多个半导体层。半导体层结构可以包括具有第一导电类型的漂移区域。半导体层结构可以进一步包括漂移区域上的具有第二导电类型的阱区域。在半导体层结构的上部表面中形成多个栅极沟槽(框910)。栅极沟槽可以在第一方向上延伸并且可以在垂直于第一方向的第二方向上彼此间隔开。每个栅极沟槽可以具有底部表面、在第一方向上延伸的第一侧壁和在第一方向上延伸的第二侧壁。具有与第一导电类型相反的第二导电类型的掺杂剂可以被注入到相应的栅极沟槽的底部表面和第一侧壁中(框920)。在一些实施例中，可以使用成角度的离子注入将具有第二导电类型的掺杂剂注入到栅极沟槽的第一侧壁中。在一些实施例中，成角度的离子注入可以处于例如2到15度之间的注入角度。注入到栅极沟槽的底部表面中的第二导电性的掺杂剂可以在相应的栅极沟槽下方形成多个深屏蔽图案，并且注入到栅极沟槽的第一侧壁中的第二导电性的掺杂剂可以形成将深屏蔽区域电连接到相应的阱区域的多个深屏蔽连接图案。可以在栅极沟槽中形成栅极绝缘层和栅极电极(框930)。可以经由离子注入在阱区域上形成具有第一导电类型的源极区域(框940)。可以在半导体层结构的顶部表面和底部表面上形成触件以完成器件(框950)。
完成的器件可以包括形成于栅极沟槽的相应的第二侧壁中的沟道区域。在一些实施例中，每个沟道区域可以与形成于栅极沟槽的第一侧壁中的深屏蔽连接图案中的相应一个的一部分直接相对。
在上面的描述中，每个示例实施例具有一定的导电类型。将理解，通过简单地反转上面每个实施例中的n型和p型层的导电性可以形成相反导电类型的器件。因而，将理解本发明覆盖用于每个不同器件结构(例如，MOSFET、IGBT等)的n沟道和p沟道器件两者。这里，触件可以是要么源极触件要么漏极触件，它可以被称为“源极/漏极触件”。
虽然上面关于功率MOSFET和功率IGBT的实施方式描述了本发明，但是将理解，这里描述的技术同等地同样适用于具有栅极沟槽的其它类似的垂直功率器件。因而，本发明的实施例不限于MOSFET和IGBT，并且这里公开的技术可以被用于任何适当的栅极沟槽器件上。
上面主要关于基于碳化硅的功率半导体器件讨论了本发明。然而，将理解，碳化硅在这里被用作示例，并且可以在任何适当的宽带隙半导体材料系统中形成这里讨论的器件。作为示例，在上面描述的任何实施例中，可以使用基于氮化镓的半导体材料(例如，氮化镓、氮化铝镓等)代替碳化硅。
同样将理解，可以组合这里描述的不同实施例的不同特征以提供附加的实施例。例如，上面讨论了关于可以使用结终端延伸代替防护环的一个实施例。这在这里公开的每个实施例中都是如此。同样地，在任何实施例中可以包括或省略栅极沟槽下面的屏蔽区域。任何实施例同样可以包括具有包括较低掺杂的沟道区域的变化掺杂剂浓度的阱区域。
上面已经参照附图描述了本发明的实施例，在附图中示出了发明的实施例。然而将理解，本发明可以以许多不同的形式实施，并且不应该被解释为限于上面陈述的实施例。相反，提供这些实施例使得本公开将彻底和完整，并且向本领域技术人员完全地传达本发明的范围。相同的数字始终指的是相同的要素。
将理解，尽管遍及说明书使用术语第一、第二等以描述各种要素，但是这些要素不应受这些术语的限制。这些术语仅用于区分一个要素与另一个要素。例如，第一要素可以被称为第二要素，并且类似地，第二要素可以被称为第一要素，而不脱离本发明的范围。术语“和/或”包括相关联的所列项目的一个或更多个的任何和所有组合。
这里使用的术语仅是出于描述特别的实施例的目的，并且不意图限制本发明。如这里所使用的，单数形式“一”、“一个”和“该”旨在同样包括复数形式，除非上下文另有明确说明。进一步将理解，这里使用的术语“包括”、“包括有”、“包含”和/或“包含有”指定所陈述特征、整体、步骤、操作、要素和/或部件的存在，但是不排除存在或添加一个或更多个其它特征、整体、步骤、操作、要素、部件和/或其群组。
将理解，当诸如层、区域或衬底的要素被称为在另一要素“上”或延伸到另一要素“上”时，它可以直接在另一要素“上”或直接延伸到另一要素“上”，或者同样可以存在其它要素或介于中间的要素。相反，当要素被称为“直接在......上”或“直接”延伸到另一要素“上”时，不存在有介于中间的要素。同样将理解，当要素被称为“连接”或“耦合”到另一要素时，它可以直接连接或耦合到另一要素，或者可以存在介于中间的要素。相反，当要素被称为“直接连接”或“直接耦合”到另一要素时，不存在有介于中间的要素。
这里可以使用诸如“下面”或“上面”或“上部”或“下部”或“顶部”或“底部”的相对术语以如图中所示的描述要素、层或区域与另一要素、层或区域的关系。将理解，除了图中所描绘的取向之外，这些术语旨在包括器件的不同取向。
这里参照发明的理想化实施例(和介于中间的结构)的示意图的截面图描述了发明的实施例。为清楚起见，图中的层和区域的厚度可能被夸大。附加地，可以预期由于例如制造技术和/或容差导致的图示形状的变化。同样参照流程图描述了发明的实施例。将理解，流程图中所示的步骤不需要按所示顺序执行。
参照表征为具有诸如n型或p型的导电类型的半导体层和/或区域描述发明的一些实施例，该导电类型指的是层和/或区域中的多数载流子浓度。因而，n型材料具有带负电的电子的多数平衡浓度，而p型材料具有带正电的空穴的多数平衡浓度。一些材料可以用“+”或“-”(如n+、n-、p+、p-、n++、n--、p++、p--等)标出，与另一层或区域相比，表示相对更大(“+”)或更小(“-”)的多数载流子的浓度。然而，这种表示法不意味着在层或区域中存在特别浓度的多数或少数载流子。
在图和说明书中，已经公开了发明的通常实施例，并且，虽然采用了特定术语，但是它们仅用于一般性和描述性意义并且不是用于限制的目的，发明的范围在以下的权利要求中被阐述。

Claims (39)

1.一种半导体器件，包括：
半导体层结构，所述半导体层结构包括包含宽带隙半导体材料的漂移区域，所述漂移区域具有第一导电类型；
半导体层结构的上部部分中的栅极沟槽，所述栅极沟槽具有在所述半导体层结构的所述上部部分中在第一方向上延伸的相对的第一侧壁和第二侧壁；
具有第二导电类型的深屏蔽图案，在所述栅极沟槽的底部表面下方的半导体层结构中，所述第二导电类型与所述第一导电类型相反；
具有所述第二导电类型的深屏蔽连接图案，所述深屏蔽连接图案在所述栅极沟槽的所述第一侧壁中；和
具有所述第一导电类型的半导体沟道区域，所述半导体沟道区域在所述栅极沟槽的所述第二侧壁中。
2.根据权利要求1所述的半导体器件，其中，所述半导体沟道区域在所述第二侧壁的与所述第一侧壁的一部分直接相对的一部分中，所述第一侧壁的该部分包括所述深屏蔽连接图案的一部分。
3.根据权利要求2所述的半导体器件，其中，所述半导体层结构进一步包括具有所述第二导电类型的阱区域，其中所述深屏蔽连接图案将所述深屏蔽图案电连接到所述阱区域。
4.根据权利要求1-3的任一项所述的半导体器件，其中所述栅极沟槽在所述半导体器件的有源区域中，所述半导体器件进一步包括围绕所述有源区域的终端区域，所述终端区域包括在所述半导体层结构的上部部分中的多个终端沟槽。
5.根据权利要求4所述的半导体器件，进一步包括设置在相应的终端沟槽下方的具有所述第二导电类型的多个终端结构。
6.根据权利要求4或5的任一项所述的半导体器件，其中所述终端结构还延伸到相应的终端沟槽的第一部分的内侧壁中但是不延伸到外侧壁中，并且所述终端结构延伸到相应的终端沟槽的第二部分的外侧壁中但是不延伸到内侧壁中。
7.根据权利要求4-6的任一项所述的半导体器件，其中所述深屏蔽图案的底部在所述半导体层结构中处于与每个终端结构的底部大致相同的深度处。
8.根据权利要求4-7的任一项所述的半导体器件，其中所述终端结构包括防护环。
9.根据权利要求1-8的任一项所述的半导体器件，进一步包括：
所述栅极沟槽中的栅极绝缘层，所述栅极绝缘层至少部分地覆盖所述栅极沟槽的所述底部表面以及所述第一侧壁和所述第二侧壁；
所述栅极沟槽中在所述栅极绝缘层上的栅极电极；
所述半导体层结构的上部部分上的第一源极/漏极触件；和
所述半导体层结构的下部表面上的第二源极/漏极触件。
10.根据权利要求1-9的任一项所述的半导体器件，进一步包括：
所述半导体层结构的所述上部部分中的附加的多个栅极沟槽，所述附加的多个栅极沟槽中的每个具有在所述第一方向上延伸的相应的相对的第一侧壁和第二侧壁；
在相应的所述附加的多个栅极沟槽的底部表面下方的所述半导体层结构中的附加的多个深屏蔽图案，所述附加的多个深屏蔽图案具有所述第二导电类型；
在相应的所述附加的多个栅极沟槽的第一侧壁中的附加的多个深屏蔽连接图案，所述附加的多个深屏蔽连接图案具有所述第二导电类型；和
在相应的所述附加的多个栅极沟槽的所述第二侧壁中的附加的多个半导体沟道区域，所述附加的多个半导体沟道区域具有所述第一导电类型。
11.根据权利要求1-10的任一项所述的半导体器件，其中所述栅极沟槽的所述第一侧壁关于所述半导体层结构的所述上部部分以小于八十度的角度成角度。
12.根据权利要求1-11的任一项所述的半导体器件，其中所述深屏蔽图案包括在所述栅极沟槽下方的多个间隔开的深屏蔽区域，并且所述深屏蔽连接图案包括在所述栅极沟槽的所述第一侧壁中的多个间隔开的深屏蔽连接区域，其中所述半导体沟道区域在所述第二侧壁的与所述第一侧壁的一部分相对的一部分中，所述第一侧壁的该部分在所述深屏蔽连接区域的第一深屏蔽连接区域和第二深屏蔽连接区域之间。
13.根据权利要求1-12的任一项所述的半导体器件，其中所述深屏蔽图案包括在所述栅极沟槽下方延伸的连续的深屏蔽区域，并且所述深屏蔽连接图案包括在所述栅极沟槽的所述第一侧壁中的连续的深屏蔽连接区域。
14.根据权利要求1-13的任一项所述的半导体器件，其中宽带隙半导体包括碳化硅。
15.一种半导体器件，包括：
具有有源区域和终端区域的半导体层结构，所述半导体层结构包括包含具有第一导电类型的宽带隙半导体材料的漂移区域；
在所述半导体层结构的上部部分中形成的所述有源区域中的多个栅极沟槽，所述栅极沟槽在第一方向上延伸并且在与所述第一方向垂直的第二方向上彼此间隔开；
用具有与所述第一导电类型相反的第二导电类型的掺杂剂掺杂的多个深屏蔽图案，所述深屏蔽图案位于相应的栅极沟槽下方的所述半导体层结构中；
在所述半导体层结构的所述上部部分中形成的所述终端区域中的多个终端沟槽；
用具有所述第二导电类型的掺杂剂掺杂的多个终端结构，所述终端结构位于相应的终端沟槽下方的所述半导体层结构中。
16.根据权利要求15所述的半导体器件，其中每个终端结构还延伸到相应的终端沟槽的至少一个侧壁中。
17.根据权利要求15或16所述的半导体器件，进一步包括在相应的栅极沟槽的第一侧壁中的具有所述第二导电类型的多个深屏蔽连接图案，每个深屏蔽连接图案将所述深屏蔽图案的相应一个电连接到公共源极触件。
18.根据权利要求15-17的任一项所述的半导体器件，进一步包括在相应的栅极沟槽的所述第二侧壁中的具有所述第一导电类型的多个半导体沟道区域。
19.根据权利要求15-18的任一项所述的半导体器件，其中每个半导体沟道区域与所述第一侧壁的一部分直接相对，所述第一侧壁的该部分包括所述深屏蔽连接图案的相应一个的一部分。
20.根据权利要求15-19的任一项所述的半导体器件，其中所述终端结构还延伸到相应的终端沟槽的第一部分的内侧壁中但是不延伸到外侧壁中，并且所述终端结构延伸到相应的终端沟槽的第二部分的外侧壁中但是不延伸到内侧壁中。
21.根据权利要求15-20的任一项所述的半导体器件，其中每个深屏蔽图案的底部在所述半导体层结构中处于与每个终端结构的底部大致相同的深度处。
22.根据权利要求15-21的任一项所述的半导体器件，其中宽带隙半导体包括碳化硅。
23.一种形成半导体器件的方法，所述方法包括：
在衬底上形成宽带隙半导体层结构，该半导体层结构包括具有第一导电类型的漂移区域；
在所述半导体层结构的上部部分中形成多个栅极沟槽，所述栅极沟槽在第一方向上延伸并且在与所述第一方向垂直的第二方向上彼此间隔开，每个栅极沟槽具有底部表面、在所述第一方向上延伸的第一侧壁和在所述第一方向上延伸的第二侧壁；和
将具有与所述第一导电类型相反的第二导电类型的掺杂剂注入到所述栅极沟槽的所述底部表面和所述第一侧壁中。
24.根据权利要求23所述的方法，其中使用成角度的离子注入将具有所述第二导电类型的所述掺杂剂注入到所述栅极沟槽的所述第一侧壁中。
25.根据权利要求23或24所述的方法，其中所述半导体器件是垂直半导体器件，所述垂直半导体器件具有在所述半导体层结构的第一主表面上的第一源极/漏极触件和在所述半导体层结构的与所述第一主表面相对的第二主表面上的第二源极/漏极触件。
26.根据权利要求23-25的任一项所述的方法，其中所述半导体层结构包括在所述栅极沟槽之间的具有所述第二导电类型的多个阱区域。
27.根据权利要求23-26的任一项所述的方法，其中，注入到所述栅极沟槽的底部表面中的第二导电性的掺杂剂形成在相应的栅极沟槽下方的多个深屏蔽图案，并且注入到所述栅极沟槽的所述第一侧壁中的第二导电性的掺杂剂形成将所述深屏蔽区域电连接到相应的阱区域的多个深屏蔽连接图案。
28.根据权利要求23-27的任一项所述的方法，其中沟道区域形成于所述栅极沟槽的相应的第二侧壁中。
29.根据权利要求23-28的任一项所述的方法，其中每个沟道区域与所述深屏蔽连接图案的相应一个的一部分直接相对。
30.根据权利要求23-29的任一项所述的方法，其中所述阱区域在所述半导体层结构中，并且其中在单个外延生长处理中形成所述半导体层结构。
31.根据权利要求23-30的任一项所述的方法，其中所述栅极沟槽的所述第一侧壁关于所述半导体层结构的上部部分以小于八十度的角度成角度。
32.根据权利要求23-31的任一项所述的方法，进一步包括在所述半导体器件的终端区域中形成终端结构，其中所述终端结构通过离子注入与所述深屏蔽图案和所述深屏蔽连接图案同时地形成。
33.根据权利要求23-32的任一项所述的方法，其中形成所述终端结构包括：
在所述终端区域中形成多个终端沟槽；和
用具有所述第二导电类型的掺杂剂注入每个终端沟槽的底部表面和第一侧壁中。
34.根据权利要求23-33的任一项所述的方法，其中经由成角度的离子注入形成所述终端沟槽的所述底部表面和第一侧壁。
35.根据权利要求23-34的任一项所述的方法，进一步包括形成第二成角度的离子注入以将第二导电类型的掺杂剂注入到所述栅极沟槽的所述第二侧壁中。
36.根据权利要求23-35的任一项所述的方法，其中每个深屏蔽图案包括每个栅极沟槽下方的多个间隔开的深屏蔽区域。
37.根据权利要求23-36的任一项所述的方法，其中宽带隙半导体包括碳化硅。
38.根据权利要求23-37的任一项所述的方法，其中所述成角度的离子注入的至少一部分处于从垂直注入起二和十五度之间的注入角度。
39.根据权利要求23-38的任一项所述的方法，其中所述成角度的离子注入以多于一个的角度并且以多于一个的注入能量注入掺杂剂。
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