CN116666224A - 沟槽型绝缘栅场效应管器件及其制造方法、电子元件 - Google Patents

沟槽型绝缘栅场效应管器件及其制造方法、电子元件 Download PDF

Info

Publication number
CN116666224A
CN116666224A CN202310948875.3A CN202310948875A CN116666224A CN 116666224 A CN116666224 A CN 116666224A CN 202310948875 A CN202310948875 A CN 202310948875A CN 116666224 A CN116666224 A CN 116666224A
Authority
CN
China
Prior art keywords
prefabricated
trench
source contact
contact region
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202310948875.3A
Other languages
English (en)
Other versions
CN116666224B (zh
Inventor
任娜
盛况
林超彪
徐弘毅
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Zhejiang University ZJU
Original Assignee
Zhejiang University ZJU
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Zhejiang University ZJU filed Critical Zhejiang University ZJU
Priority to CN202310948875.3A priority Critical patent/CN116666224B/zh
Publication of CN116666224A publication Critical patent/CN116666224A/zh
Application granted granted Critical
Publication of CN116666224B publication Critical patent/CN116666224B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00Field-effect transistors [FET]
    • H10D30/01Manufacture or treatment
    • H10D30/021Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/025Manufacture or treatment of FETs having insulated gates [IGFET] of vertical IGFETs
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00Field-effect transistors [FET]
    • H10D30/60Insulated-gate field-effect transistors [IGFET]
    • H10D30/63Vertical IGFETs
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149Source or drain regions of field-effect devices
    • H10D62/151Source or drain regions of field-effect devices of IGFETs 
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00Electrodes of devices having potential barriers
    • H10D64/01Manufacture or treatment
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00Electrodes of devices having potential barriers
    • H10D64/20Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311Gate electrodes for field-effect devices
    • H10D64/411Gate electrodes for field-effect devices for FETs
    • H10D64/511Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/512Disposition of the gate electrodes, e.g. buried gates
    • H10D64/513Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本公开涉及沟槽型绝缘栅场效应管器件及其制造方法、电子元件。该方法包括:形成依次堆叠的预制复合衬底、预制沟道层及预制第一源接触区,预制第一源接触区具有第一掺杂类型;形成贯穿预制第一源接触区的第二源接触区;形成图案化的第一掩膜;通过第一掩膜刻蚀形成第一沟槽段,第一沟槽段贯穿预制第一源接触区及预制沟道层,并延伸入预制复合衬底,第一沟槽段与第二源接触区沿第一方向相对并被预制第一源接触区间隔;通过第一掩膜对第一沟槽段的沿第一方向相对两个侧壁面中的第一侧壁面进行第一离子注入工艺,形成第一保护区,第一保护区具有第二掺杂类型;以及去除掩膜。该方法可以较容易地制造可靠性较好的沟槽型绝缘栅场效应管器件。

Description

沟槽型绝缘栅场效应管器件及其制造方法、电子元件
技术领域
本公开涉及半导体技术领域,特别是涉及沟槽型绝缘栅场效应管器件及其制造方法、电子元件。
背景技术
绝缘栅场效应管又可称金属氧化物半导体场效应晶体管(Metal OxideSemiconductor Field Effect Transistor,MOSFET),其广泛应用于电力电子系统等领域。
沟槽型MOSFET相比于平面型MOSFET具有更好的沟道利用率、更优的界面态、更小的导通电阻及更小的元胞尺寸等优势,有利于实现电力电子系统的小型化、轻量化及高功率密度化。
但是沟槽型MOSFET的制造工艺更加困难,并且栅氧结构中的氧化物层在阻断状态下直接暴露在高电场下,面临可靠性的严峻考验。
发明内容
基于此,有必要针对栅氧结构的可靠性问题,提供一种沟槽型绝缘栅场效应管器件、一种用于制造沟槽型绝缘栅场效应管器件的方法及一种电子元件。
本公开实施方式提供一种用于制造沟槽型绝缘栅场效应管器件的方法,该方法包括:形成依次堆叠的预制复合衬底、预制沟道层及预制第一源接触区,其中,预制复合衬底和预制第一源接触区具有第一掺杂类型,预制沟道层具有第二掺杂类型;形成贯穿预制第一源接触区的第二源接触区,其中,第二源接触区具有第二掺杂类型;形成图案化的第一掩膜,第一掩膜位于预制第一源接触区背向预制沟道层的一侧;通过第一掩膜刻蚀形成第一沟槽段,第一沟槽段贯穿预制第一源接触区及预制沟道层,并延伸入预制复合衬底,第一沟槽段与第二源接触区沿第一方向相对并被预制第一源接触区间隔;通过第一掩膜对第一沟槽段的沿第一方向相对两个侧壁面中的第一侧壁面进行第一离子注入工艺,形成第一保护区,第一保护区具有第二掺杂类型;以及去除掩膜。
通过设置第一掩膜,既可以形成第一沟槽段,又可以借助该掩膜形成预制第一保护区。本公开实施方式提供的方法工艺难度小,该方法所制造的沟槽型绝缘栅场效应管器件的性能好,批量产品的性能波动小、参数波动小。此外该方法可以形成自源极侧延伸于预制沟道层的预制第二源接触区,使得预制沟道层可电性连接至源极侧。
在一些实施方式中,预制沟道层具有p-型掺杂,第二源接触区具有p+型掺杂,第一保护区具有p+型掺杂。
该方法可以形成p+型掺杂的第一保护区,以保护待形成的栅氧结构的一侧。
在一些实施方式中,该方法还包括:对预制复合衬底进行第二离子注入工艺,形成延伸入预制复合衬底的第二保护区,第二保护区具有第二掺杂类型;第二保护区沿堆叠方向将第一沟槽段与预制复合衬底分隔。
该方法可以形成第二保护区以保护待形成的栅氧结构的底部,前后工艺之间的相互干扰小;该方法工艺容差小,元胞各部分的尺寸不必过于严格,工艺控制也不必过于严格。第一保护区与第二保护区的交接处融合良好,所制造的沟槽型绝缘栅场效应管器件的性能好。
在一些实施方式中,该方法还包括:形成图案化的第二掩膜,第二掩膜覆盖预制第一源接触区、第一保护区及预制复合衬底;通过第二掩膜刻蚀形成第二沟槽段,第二沟槽段贯穿预制第一源接触区及预制沟道层,并延伸入预制复合衬底,第二沟槽段沿第二方向连通于第一沟槽段构成沟槽,第二方向垂直于第一方向;去除第二掩膜位于第一沟槽段底壁的部分;形成栅介质层,栅介质层沿沟槽的内壁面延展;及形成栅极,栅极填充于栅介质层围绕形成的空间。
本公开实施方式提供的方法可形成完整的沟槽,继而形成完整的栅氧结构,以实现较好的电路控制能力;在该沟槽中形成的栅氧结构,该栅氧结构的具有较好的综合性能,可在受到第一保护区的保护的情况下,实现场效应。另外,可复用第二掩膜,有助于降低工艺成本。
在一些实施方式中,该方法还包括:通过第一掩膜对第一沟槽段的沿第一方向相对两个侧壁面中的第二侧壁面进行第三离子注入工艺,及/或通过第二掩膜对第二沟槽段中沿第一方向与第一侧壁面相对的侧壁面进行第三离子注入工艺,以形成具有第二掺杂类型的第三保护区。
如此设置,可分步、可控地形成第三保护区,以与第一保护区配合实现对栅介质层的良好保护,同时所形成的沟槽型绝缘栅场效应管器件的导通效果好。此外,第三保护区与第二保护区的衔接好,第一掩膜被充分利用。
在一些实施方式中,方法还包括:对于沿第二方向依次布置的多个第二源接触区,形成沿第二方向间隔布置的多个第一沟槽段,相邻两个第一沟槽段之间布置有至少一个第二源接触区。
如此设置,可增强导通性能,同时仍具有保护能力。
本公开在另一方面提供一种沟槽型绝缘栅场效应管器件,该沟槽型绝缘栅场效应管器件包括:叠层结构,包括依次堆叠的复合衬底、沟道层及第一源接触区,其中,复合衬底和第一源接触区具有第一掺杂类型,沟道层具有第二掺杂类型;第二源接触区,贯穿第一源接触区并与沟道层电性连接;栅氧结构,贯穿第一源接触区和沟道层,栅氧结构与第二源接触区沿第一方向相对并被第一源接触区间隔;以及第一保护区,通过倾斜注入工艺形成并具有第二掺杂类型,其中,沿垂直于堆叠方向的第一方向,第一保护区位于栅氧结构与第二源接触区之间,并沿第一方向将栅氧结构与叠层结构分隔。
本公开实施方式提供的沟槽型绝缘栅场效应管器件具有较好的可靠性。该沟槽型绝缘栅场效应管器件的尺寸容差大而产品参数波动小,栅氧结构在用于实现电路功能的情况下得到了较好的保护。此外,可以使沟道层通过第二源接触区电性连接到第一源接触区的源极侧。
在一些实施方式中,第一保护区具有p+型掺杂,沟道层具有p-型掺杂,第二源接触区具有p+型掺杂。
p+型掺杂的第二源接触区有助于增强导电性能,而p+型掺杂的第一保护区位于栅氧结构和叠层结构之间,可在栅氧结构的一侧形成良好的保护。
在一些实施方式中,该沟槽型绝缘栅场效应管器件还包括具有第二掺杂类型的第二保护区,沿堆叠方向,第二保护区位于栅氧结构朝向复合衬底的一侧,并将栅氧结构与复合衬底分隔,其中,第二保护区通过垂直注入工艺形成。
如此设置,第二掺杂类型的第二保护区可在栅氧结构的底部形成良好的保护,有助于避免栅氧结构底部处于高电场环境。该沟槽型绝缘栅场效应管器件具有较高的可靠性。
在一些实施方式中,沟槽型绝缘栅场效应管器件还包括具有第二掺杂类型的第三保护区,第三保护区与第一保护区位于栅氧结构的两侧,第三保护区沿第二方向对应地位于或交错于第二源接触区的位置,第二方向垂直于第一方向。
如此设置,可利用第三保护区与第一保护区实现对栅介质层的良好保护,并具有好的导通效果。
在一些实施方式中,沟槽型绝缘栅场效应管器件包括沿第二方向依次布置的多个第二源接触区,及沿第二方向间隔布置的多个第一保护区,第二方向垂直于第一方向,相邻两个第一保护区之间布置有至少一个第二源接触区。
如此设置,沟槽型绝缘栅场效应管器件可具有较强的导通性能,同时仍具有保护能力。
本公开在第三方面提供一种电子元件,该电子元件包括电路和前述的沟槽型绝缘栅场效应管器件;沟槽型绝缘栅场效应管器件与电路电连接。
本公开实施方式提供的电子元件的性能稳定、可靠性好且工艺成本低。
附图说明
图1为本公开实施方式提供的用于制造沟槽型绝缘栅场效应管器件的方法的流程框图;
图2为本公开实施方式提供的用于制造沟槽型绝缘栅场效应管器件的方法的流程框图;
图3为本公开实施方式提供的预制叠层结构的示意图;
图4为本公开实施方式中形成预制第二源接触区后的预制半导体结构示意图;
图5为图4中A-A处的剖面示意图;
图6为图4中B-B处的剖面示意图;
图7为本公开实施方式中形成第一沟槽段后的预制半导体结构示意图;
图8为图7中A-A处的结构示意图;
图9为图7中B-B处的结构示意图;
图10为本公开实施方式中形成预制第一保护区后的预制半导体结构的第二位置处的剖视示意图;
图11为本公开实施方式中未示出第一掩膜的预制半导体结构的示意性俯视图;
图12为本公开实施方式中形成第二掩膜后的预制半导体结构的俯视图;
图13为本公开实施方式中形成沟槽后的预制半导体结构的第一位置处的剖视示意图;
图14为本公开实施方式中形成牺牲保护层后的预制半导体结构的第二位置处的剖视示意图;
图15为本公开实施方式中形成第三掩膜后的预制半导体结构的第一位置处的剖视示意图;
图16为本公开实施方式中刻蚀第二掩膜后的预制半导体结构的第二位置处的剖视示意图;
图17为本公开实施方式中形成预制第二保护区后的预制半导体结构的第一位置处的剖视示意图;
图18为本公开实施方式中形成预制第二保护区后的预制半导体结构的第二位置处的剖视示意图;
图19为本公开实施方式提供的沟槽型绝缘栅场效应管器件的第一位置处的示意性结构图;
图20为本公开实施方式提供的沟槽型绝缘栅场效应管器件的第二位置处的示意性结构图;
图21为本公开实施方式提供的沟槽型绝缘栅场效应管器件的结构示意图;
图22为本公开实施方式提供的沟槽型绝缘栅场效应管器件的结构示意图;
图23为本公开实施方式中形成预制第一保护区和预制第二保护区后的预制半导体结构的第二位置处的剖视示意图;
图24为图23中预制半导体结构的示意性俯视图;
图25为本公开实施方式提供的沟槽型绝缘栅场效应管器件的结构示意图;
图26为本公开实施方式提供的沟槽型绝缘栅场效应管器件的结构示意图;
图27为本公开实施方式中形成预制第三保护区后的预制半导体结构的第一位置处的剖视示意图;
图28为本公开实施方式提供的沟槽型绝缘栅场效应管器件的结构示意图;
图29为本公开实施方式提供的电子元件的结构框图。
附图标记说明:1、预制衬底;2、预制外延层;3、预制沟道层;4、预制第一源接触区;5、预制复合衬底;6、预制第二源接触区;7、第一掩膜;70、第二掩膜;8、第一沟槽段;80、第二沟槽段;9、预制第一保护区;10、第三掩膜;11、预制第二保护区;12、预制第三保护区;
21、衬底;22、外延层;23、沟道层;24、第一源接触区;25、复合衬底;26、栅氧结构;27、栅极;28、栅介质层;29、第一保护区;30、第二保护区;31、第二源接触区;32、第三保护区;
100、沟槽型绝缘栅场效应管器件;200、电路;300、电子元件。
具体实施方式
为使本公开实施方式的上述目的、特征和优点能够更加明显易懂,下面结合附图对本公开实施方式的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本公开实施方式。但是本公开实施方式能够以很多不同于在此描述的其它方式来实施,本领域技术人员可以在不违背本公开实施方式内涵的情况下做类似改进,因此本公开实施方式不受下面公开实施方式的具体实施例的限制。
在本公开实施方式的描述中,需要理解的是,术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“垂直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系,仅是为了便于描述本公开实施方式和简化描述,而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作,因此不能理解为对本公开实施方式的限制。
在本公开实施方式中,除非另有明确的规定和限定,第一特征在第二特征“上”或“下”可以是第一和第二特征直接接触,或第一和第二特征通过中间媒介间接接触。而且,第一特征在第二特征“之上”、“上方”和“上面”可是第一特征在第二特征正上方或斜上方,或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”可以是第一特征在第二特征正下方或斜下方,或仅仅表示第一特征水平高度小于第二特征。
此外,术语“第一”、“第二”、“第三”等仅用于描述目的,而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此,限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。示例性地,第一元胞也可被称作第二元胞,第二元胞也可被称作第一元胞。在本公开实施方式的描述中,“多个”的含义是至少两个,例如两个,三个等,除非另有明确具体的限定。
在本公开实施方式中,除非另有明确的规定和限定,术语“相连”、“连接”等应做广义理解,例如,可以是固定连接,也可以是可拆卸连接,或成一体;可以是柔性连接,也可以是沿至少一个方向的刚性连接;可以是机械连接,也可以是电连接;可以是直接相连,也可以通过中间媒介间接相连,或者使直接相连同时存在中间媒介,还可以是两个元件内部的连通或两个元件的相互作用关系,除非另有明确的限定。术语“安装”、“设置”、“固定”等可以广义理解为连接。对于本领域的普通技术人员而言,可以根据具体情况理解上述术语在本公开实施方式中的具体含义。
本文中所使用的,术语“层”、“区”指代包括具有一定厚度的区域的材料部分。层能够水平地、垂直地和/或沿着锥形表面延伸。层能够是均匀或不均匀连续结构的区域,其垂直于延伸方向的厚度可不大于连续结构的厚度。层能够包括多个层。附图中各种区域、层的形状及它们之间的相对大小、位置关系仅是示例性地,实际可能因制造公差或技术限制而有所偏差,并可根据实际需求而调整设计。特殊地,图案化的区域也可包括不连续的多块。
参阅图1,图1示出了本公开实施例中的用于制造沟槽型绝缘栅场效应管器件的方法。本公开实施例提供的用于制造沟槽型绝缘栅场效应管器件的方法1000可包括在预制半导体结构形成第一保护区的步骤。
示例性地,该方法1000包括形成预制半导体结构的步骤,具体可包括步骤S101及步骤S102。应当理解,本公开实施例中每一步形成的半导体结构,仍可称为下一步的预制半导体结构。
步骤S101,形成依次堆叠的预制复合衬底、预制沟道层及预制第一源接触区。预制复合衬底和预制第一源接触区具有第一掺杂类型,例如为电子型掺杂;预制沟道层具有第二掺杂类型,例如为空穴型掺杂。
步骤S102:形成第二源接触区。可选地,第二源接触区贯穿预制第一源接触区而电连接于预制沟道层;第二源接触区贯穿预制第一源接触区并可贯穿预制沟道层;第二源接触区贯穿预制第一源接触区、预制沟道层并延伸入预制复合衬底。第二源接触区可具有第二掺杂类型。
沟槽型绝缘栅场效应管器件的方法1000还包括步骤S201至步骤S204。
步骤S201,形成第一掩膜。第一掩膜位于预制第一源接触区背向预制沟道层的一侧。该第一掩膜的图案可用于形成第一沟槽段。沟槽与第二源接触区被预制第一源接触区间隔,换言之,待形成的栅氧结构与第二源接触区被预制第一源接触区间隔。
步骤S202,通过第一掩膜刻蚀形成第一沟槽段。第一沟槽段贯穿预制第一源接触区及预制沟道层,并延伸入预制复合衬底。
步骤S203,通过第一掩膜对第一沟槽段的两个侧壁面中的一个进行第一离子注入工艺,形成第一保护区。第一保护区具有第二掺杂类型。第一掩膜的材料及厚度适于在第一离子注入工艺中保护预制第一源接触区。
步骤S204,去除第一掩膜。
本公开实施方式提供的用于制造沟槽型绝缘栅场效应管器件的方法,可利用第一掩膜先后形成第一沟槽段和第一保护区,工艺连贯性好、难度小、成本低。第一保护区的性能均衡稳定,该方法所制造的沟槽型绝缘栅场效应管器件性能稳定。
示例性地,预制沟道层具有p-型掺杂,第二源接触区具有p+型掺杂,第一保护区具有p+型掺杂。可认为在形成第一保护区的步骤后,基于预制沟道层得到了沟道层,基于预制第一源接触区得到了第一源接触区。
结合图2所示,本公开实施方式提供的方法还包括形成栅氧结构的步骤。示例性地,形成栅氧结构步骤包括:步骤S601:形成栅介质层,栅介质层位于沟槽的内壁面;及步骤S602:形成栅极,栅极填充于栅介质层围绕形成的空间。栅介质层的材料可以为氧化物,但也可为其他绝缘物,示例性地,可称栅氧结构为绝缘栅结构。
可以理解的,本公开实施方式提供的方法还可包括其他的步骤以制造沟槽型绝缘栅场效应管器件,前述步骤所得到的结构仍可有所变化。示例性地,还可在第一源接触区及栅氧结构上形成源极金属层,或在复合衬底的漏极侧形成漏极金属层。
结合图2至图20所示,详述本公开实施方式提供的用于制造沟槽型绝缘栅场效应管器件的方法。
图3示出了本公开实施例中预制叠层结构。在一些实施例中,可在预制衬底1上通过外延生长工艺依次形成预制外延层2、预制沟道层3及预制第一源接触区4。预制衬底1与预制外延层2用于构成预制复合衬底5。在另一些实施方式中,也可通过离子注入工艺实现各层的掺杂。本公开实施方式中包括预制复合衬底仅含一个介质层的实施例。
预制衬底1可具有n+型掺杂,例如掺杂浓度为1×1019cm-3至1×1020cm-3,典型值为1×1019cm-3;预制外延层2可具有n-型掺杂,例如掺杂浓度为5×1015cm-3至8×1015cm-3,典型值为8×1015cm-3;预制第一源接触区4可具有n+型掺杂,例如掺杂浓度为1×1019cm-3至1×1020cm-3,典型值为1×1019cm-3。预制沟道层3可具有p-型掺杂例如掺杂浓度为1×1017cm-3至3×1017cm-3,典型值为2×1017cm-3。该叠层结构的材料可包括碳化硅、硅、硅锗、锗、Ⅲ-Ⅴ族化合物如氮化镓和砷化镓中的至少一种。该预制叠层结构沿Z轴方向的上侧可称为源极侧,下侧可称为漏极侧。
图4示出了本公开实施方式中形成预制第二源接触区后的预制半导体结构。示例性地,可在预制第一源接触区4上淀积硬掩蔽膜(未示出);继而通过光刻刻蚀方式对该硬掩蔽膜进行图案化处理,该图案界定出预制第二源接触区6的区域;可通过离子注入工艺形成预制第二源接触区6;之后洗去硬掩蔽膜。如图4所示,多个预制第二源接触区6可以间隔地阵列设置。沿Y轴方向,未设置预制第二源接触区6处可称为第一位置,设置了预制第二源接触区6处可称为第二位置。预制第二源接触区6具有第二掺杂类型,例如为p+型掺杂,例如掺杂浓度为2×1019cm-3至1×1020cm-3,典型值为2×1019cm-3
图5示出了图4中A-A处的剖面,图6示出了图4中B-B处的剖面。如图5所示,预制叠层结构的第一位置处在前步工艺中受到硬掩蔽膜的保护而未明显变化。如图6所示,预制第二源接触区6沿Z轴方向贯穿预制第一源接触区4,预制沟道层3可通过预制第二源接触区6电性连接至源极侧。示例性地,预制第二源接触区6沿Z轴方向向下可超过预制第一源接触区4继而可延伸入预制沟道层3。
图7示出了本公开实施方式中形成第一沟槽段后的预制半导体结构。示例性地,本公开实施方式提供的方法,可在预制叠层结构上淀积形成图案化的第一掩膜7;继而利用第一掩膜7刻蚀形成第一沟槽段8。可利用干法刻蚀或湿法刻蚀,第一掩膜7也可为硬掩膜。如图7所示,多个第一沟槽段8沿X轴方向间隔设置,预制第二源接触区6被第一掩膜7覆盖,并可与第一沟槽段8间隔设置。
示例性地,待制造的沟槽型绝缘栅场效应管器件可包括至少一个元胞结构,例如待形成于第一区域α处的元胞结构,还可包括待形成于第二区域β处的元胞结构,形成于第三区域γ处的元胞结构。沟槽型绝缘栅场效应管器件所包括的各部分可以指一个元胞结构中的各部分。
在一些情况下,针对单个元胞结构时,预制第一源接触区4可指一个元胞结构中的预制第一源接触区;在另一些情况下,对整个一体式半导体结构,预制第一源接触区4可指整个一体式第一源接触区。图7中沿X轴方向可排列四个元胞结构,沿Y轴方向可排列三个元胞结构。沟槽型绝缘栅场效应管器件所包括的元胞结构数量并不以此为限。
图8示出了图7中A-A处的结构,图9示出了图7中B-B处的结构。如图9所示,第一沟槽段8贯穿预制第一源接触区4和预制沟道层3,并延伸入预制复合衬底5,示例性地,第一沟槽段8延伸入预制外延层2。第一区域α处的结构、第二区域β的结构及第三区域γ处的结构可分别具有镜面对称的形状。如图9所示,在第二位置处沿X轴方向,预制第二源接触区6与第一沟槽段8被预制第一源接触区4隔开。第一沟槽段8包括沿X轴方向相对的两个侧壁面,侧壁面处暴露的结构为预制第一源接触区4、预制沟道层3及预制复合衬底5。两个侧壁面中可包括第一侧壁面和第二侧壁面。
图10示出了形成预制第一保护区后的预制半导体结构的第二位置处结构。示例性地,可通过第一离子注入工艺形成预制第一保护区9。第一沟槽段8的两个侧壁面中的一个被离子注入,另一个不做该离子注入。图10所示,第一沟槽段8的左侧内壁面即第一侧壁面被离子注入,形成预制第一保护区9;第一沟槽段8的右侧内壁面即第二侧壁面未被离子注入。第一离子注入工艺所注入的离子可以是例如硼离子,预制第一保护区9具有p+型掺杂,例如掺杂浓度为2×1019cm-3
第一离子注入工艺可为倾斜注入工艺,倾斜角根据第一沟槽段8的宽度(沿X轴方向的尺寸)、第一沟槽段8的深度(沿Z轴方向的尺寸)及第一掩膜7的厚度设定。第一沟槽段8的左侧内壁面从上边界至下边界整体均可被进行离子注入。第一沟槽段8的左侧角落也可被第一离子注入工艺影响,预制第一保护区9沿Z轴方向向下可突出于第一沟槽段8。参考图10,在该步骤中可以控制离子注入的深度,预制第二源接触区6与预制第一保护区9之间可被预制第一源接触区4分隔。在一些实施方式中,该步骤后,可认为根据预制沟道层得到了沟道层,根据预制第一源接触区4得到了第一源接触区,根据预制第二源接触区6得到了第二源接触区。在另一些实施方式中,本公开提供的方法仍可对各预制结构进行加工,例如在源极侧进行表面工艺。
图11示出了本公开实施方式中去除第一掩膜后的预制半导体结构。可以利用例如湿法清洗洗去第一掩膜7。第一沟槽段8的底部暴露出预制复合衬底5的预制外延层2。第一沟槽段8左侧最近的预制第二源接触区6与第一沟槽段8之间有预制第一保护区9。在一个元胞结构内,预制第一源接触区4可包括位于第一沟槽段8左侧的第一部分和右侧的第二部分,第一沟槽段8右侧最接近的预制第二源接触区6与第一沟槽段8之间被预制第一源接触区4的第二部分分隔。
图12示出了形成第二掩膜后的预制半导体结构。参考图2,本公开实施方式提供的用于制造沟槽型绝缘栅场效应管器件的方法1000可包括下述步骤:步骤S401,形成图案化的第二掩膜;步骤S402,通过第二掩膜刻蚀形成第二沟槽段;以及去除第二掩膜,去除第二掩膜的步骤可包括:步骤S403,去除第二掩膜位于第一沟槽段底壁的部分,及去除第二掩膜其他部分的步骤。
图14示出了本公开实施方式中形成第二掩膜后的预制半导体结构的第二位置处结构。如图12和图14所示,第二掩膜70覆盖预制第二源接触区6、覆盖第一沟槽段8、预制第一保护区9及预制第一源接触区4。第二掩膜70的图案化后得到的图案暴露出预制第一源接触区4的一部分。
图13示出了本公开实施方式中形成第二沟槽段后的预制半导体结构的第一位置处结构。参考图12和图13,第二掩膜70用在刻蚀形成第二沟槽段80的步骤。第二沟槽段80贯穿预制第一源接触区4、预制沟道层3并延伸入预制复合衬底5。第二沟槽段80沿Y轴方向连通于第一沟槽段8,二者的刻蚀深度可大致相同,可以有一定的差别。第二沟槽段80可和第一沟槽段8构成沟槽,该沟槽可沿Y轴方向延伸经过整个元胞结构。
图15示出了本公开实施方式中形成第三掩膜后的预制半导体结构的第一位置处截面,图16示出了本公开实施方式中形成第三掩膜后的预制半导体结构的第二位置处截面。示例性地,用于制造沟槽型绝缘栅场效应管器件的方法1000可包括:形成图案化的第三掩膜10,第三掩膜10的图案可暴露第二掩膜70位于原第一沟槽段8中的部分,包括但不限于位于底壁的部分。步骤S403可包括:通过第三掩膜10刻蚀第二掩膜70。第三掩膜10的材料可为光刻胶,可通过照射、显影实现图案化,该图案化的工艺要求较宽松。同时第二掩膜70可以为硬掩膜。参考图15及图16,沟槽中,原第一沟槽段8的位置暴露出预制复合衬底5。之后可去除第三掩膜10。
图17示出了形成预制第二保护区后的预制半导体结构的第一位置处的剖面,图18示出了形成预制第二保护区后的预制半导体结构的第二位置处的剖面。参考图2,示例性地,该方法1000可包括步骤S501,步骤S501包括:可通过第二离子注入工艺形成预制第二保护区11。预制第二保护区11自沟槽的底面向预制复合衬底5延伸。沿Z轴方向,预制第二保护区11将沟槽与预制复合衬底5分隔。示例性地,预制第二保护区11在预制外延层2内。第二离子注入工艺可以注入硼离子,预制第二保护区11可为p型掺杂,例如掺杂浓度为2×1018cm-3至1×1019cm-3,典型值为5×1018cm-3
预制第二保护区11可以沿X轴方向可涵盖沟槽的底面。如图18所示,预制第二保护区11在图示左侧角落可与预制第一保护区9比较完美地融合。可认为根据预制第一保护区9得到了第一保护区,根据预制复合衬底5的预制外延层2得到了复合衬底的外延层。形成预制第二保护区11的步骤也即形成第二保护区的步骤。例如步骤S501可为:对预制复合衬底进行第二离子注入工艺,形成延伸入预制复合衬底的第二保护区。本公开实施方式提供的方法,两步离子注入工艺衔接顺畅、工艺控制要求低、工艺容差高,还可保证产品的参数稳定,不会增加制造成本。
该方法可使第一保护区和第二保护区很好地连为一体,该方法的工艺控制难度小、容错性大,可避免过于严格地设置各部分的尺寸,避免过于严格地限定刻蚀及离子注入工艺的控制要求,并仍可使所制造的产品参数波动小。如此设置,还可实现利用第一保护区将第二保护区引出,有助于解决第二保护区的接地问题。在另一些实施方式中,可分步、分段地形成预制第二保护区。
在示例性实施方式中,该方法在离子注入工艺步骤中可包括形成牺牲保护层的步骤,继而在离子注入后可去除牺牲保护层。牺牲保护层可为氧化物膜,可生长或淀积出牺牲保护层,牺牲保护层可将所暴露的各个结构均覆盖。
本公开实施方式提供的方法,可通过湿法清洗洗去牺牲保护层,重新得到沟槽。沿堆叠方向,第二保护区的投影可覆盖沟槽的投影。继而可在沟槽的内壁面形成绝缘层;然后形成栅极,栅极填充于绝缘层在沟槽中围绕形成的沟槽空间。示例性地,该方法还包括在源极侧和漏极侧形成其他结构的步骤,或者对预制复合衬底进行其他工艺的步骤。
图19示出了本公开实施方式提供的沟槽型绝缘栅场效应管器件的第一位置处结构,图20示出了本公开实施方式提供的沟槽型绝缘栅场效应管器件的第二位置处结构。本公开实施方式提供一种沟槽型绝缘栅场效应管器件100,示例性地,可以由前述方法制造形成,也可能基于其他工艺形成。
如图19和图20所示,该沟槽型绝缘栅场效应管器件100包括叠层结构、栅氧结构26及第一保护区29。示例性地,该沟槽型绝缘栅场效应管器件100还包括第二保护区30。可将第一区域α处的结构视为一个元胞结构,沟槽型绝缘栅场效应管器件100可包括至少一个元胞结构。
如图19所示,叠层结构包括依次堆叠的衬底21、外延层22、沟道层23及第一源接触区24,堆叠方向可平行于Z轴方向。衬底21和外延层22可构成具有第一掺杂类型的复合衬底25。衬底21可为n+型掺杂,外延层22可为n型轻掺杂。第一源接触区24可为n+型掺杂。沟道层23可为p-型掺杂。
栅氧结构26贯穿第一源接触区24和沟道层23。示例性地,栅氧结构26包括栅极27和位于栅极27与叠层结构之间的栅介质层28。栅极27的材料包括导电材料,例如包括多晶硅。
第一保护区29位于栅氧结构26沿X轴方向的左侧,继而栅氧结构26的左端与叠层结构被第一保护区29分隔。第一保护区29可为p+型掺杂。
参考图19和图20,本公开实施例提供一种沟槽型绝缘栅场效应管器件100,其在沿Y轴方向不同位置的元胞的构造可不相同。例如在第一位置处,该沟槽型绝缘栅场效应管器件100在工作时,栅氧结构26在X轴方向的两侧都可提供电场以影响沟道层23。例如在第二位置处,该沟槽型绝缘栅场效应管器件100在工作时,一方面,栅氧结构26可向其右侧提供电场并影响沟道层23,叠层结构可用于导电;在另一方面,第一保护区29可作为电场屏蔽结构,保护栅氧结构26的左侧。该沟槽型绝缘栅场效应管器件100可用于高压场合,具有可靠的性能,并保证了其整体的导通性能。
示例性地,沟槽型绝缘栅场效应管器件100还包括第二保护区30。沿Z轴方向,第二保护区30位于栅氧结构26朝向复合衬底25的一侧。第二保护区30将栅氧结构26与复合衬底25分隔。第二保护区30为p型掺杂,其与第一保护区29将栅氧结构26的左侧和下侧包裹。第二保护区30可作为栅氧结构26下侧的电场屏蔽结构。沿Z轴方向,第二保护区30的投影覆盖栅氧结构26的投影。
示例性地,第二保护区30通过垂直注入工艺形成,离子注入的运动方向与注入界面大致垂直;第一保护区29通过倾斜注入工艺形成,离子注入的运动方向相比注入界面倾斜。
图21示出了沟槽型绝缘栅场效应管器件。如图21所示,沟槽型绝缘栅场效应管器件100包括第二源接触区31。第二源接触区31可为p+型掺杂。在一些可选的实施方式中,第二源接触区31贯穿第一源接触区24并与沟道层23电性连接,第二源接触区31可延伸入沟道层23。在第一区域A内,第二源接触区31可连接至沟道层23的远离栅氧结构26的部分。
元胞结构或称单元结构可包括沿Y轴方向的多个元胞位置,例如第一位置处元胞的构造与第二位置处元胞的构造不同。示例性地,沿Y轴方向,第一保护区29未延伸整个元胞结构。换言之,沟槽型绝缘栅场效应管器件100包括沿Y轴方向依次、间隔设置的多个第二源接触区31,还包括沿Y轴方向依次、间隔设置的多个第一保护区29。间隔设置的第一保护区29可保证沟槽型绝缘栅场效应管器件100具有较好的导通能力。
图22示出了沟槽型绝缘栅场效应管器件。示例性地,图22示出了该沟槽型绝缘栅场效应管器件100沿Y轴方向排列的三个元胞结构。该三个元胞结构中位于中间的一个元胞结构可以不设置第一保护区29。另外两个元胞结构中,第一保护区29未延伸整个元胞结构。
该沟槽型绝缘栅场效应管器件100中,沿Y轴方向相邻两个第一保护区29之间可设置有至少一个第二源接触区31,且每个第一保护区29可与一个第二源接触区31对应。第一保护区29位于栅氧结构26沿X轴方向的一侧;栅氧结构26的另一侧,至少在每个对应第一保护区29的位置可以不设置保护区。该沟槽型绝缘栅场效应管器件100具有良好的导通能力,并能够对栅氧结构26进行保护。
图23示出了形成预制第一保护区和预制第三保护区后预制半导体结构的第二位置处的截面。图24示出了预制半导体结构。在示例性地实施方式中,本公开实施方式提供的方法1000包括步骤S301,通过第一掩膜7对第一沟槽段8的沿第一方向相对两个侧壁面中的第二侧壁面进行第三离子注入工艺,可以形成预制第三保护区12,预制第三保护区12可具有第二掺杂类型,例如为P+型掺杂,例如掺杂浓度为2×1019cm-3。如图24所示,多个预制第二源接触区6沿Y轴方向依次布置,由于第一沟槽段8沿Y轴方向的位置与预制第二源接触区6相同,因此预制第三保护区12沿Y轴方向的位置也对应预制第二源接触区6的位置。
图25示出了沟槽型绝缘栅场效应管器件。该沟槽型绝缘栅场效应管器件100的栅氧结构26具有沿Y轴方向一体式延伸的结构。栅氧结构26沿X轴方向的两侧分别有多个第二源接触区31沿Y轴方向间隔地分布。多个第一保护区29沿Y轴方向间隔地分布,且第一保护区29位于该侧的第二源接触区31与栅氧结构26之间。多个第三保护区32沿Y轴方向间隔地分布,且第三保护区32位于该侧的第二源接触区31与栅氧结构26之间。换言之,沿Y轴方向的多个位置中每个设置有第二源接触区31的位置处,第二源接触区31、第一保护区29及第三保护区32可排成一排。该沟槽型绝缘栅场效应管器件100可靠性好。沿Z轴方向,第二保护区30的投影可覆盖栅氧结构26的投影。
图26示出了沟槽型绝缘栅场效应管器件。该沟槽型绝缘栅场效应管器件100中,沿Y轴方向相邻两个第一保护区29之间距离较大,具体地,相邻两个第一保护区29之间可设置有至少一个第二源接触区31,且每个第一保护区29可与一个第二源接触区31对应。第三保护区32也可对应其所在一侧的第二源接触区31并沿Y轴方向间隔至少一个第二源接触区31。示例性地,第一保护区29可与第三保护区32沿X轴方向正对。
示例性地,形成该沟槽型绝缘栅场效应管器件100的方法中,所形成的第一沟槽段可以为间隔设置,例如仅形成对应要形成第一保护区29的第一沟槽段。而形成第二沟槽段时,将相邻两个第一沟槽段连通。沿Z轴方向,第二保护区的投影可覆盖栅氧结构26的投影。
图27示出了形成预制第三保护区后的预制半导体结构的第一位置处的剖面。图28示出了沟槽型绝缘栅场效应管器件。在一些实施方式中,参考图2,用于制造沟槽型绝缘栅场效应管器件的方法1000可包括步骤S302,通过第二掩膜70对第二沟槽段80中沿第一方向与第一侧壁面相对的侧壁面进行第三离子注入工艺,以形成具有第二掺杂类型的预制第三保护区12。该预制第三保护区12可成为沟槽型绝缘栅场效应管器件100中的第三保护区32。
如图28所示,多对第二源接触区31沿Y轴方向依次设置。多个第一保护区29沿Y轴方向依次间隔地设置,且与第二源接触区31一一对应。多个第三保护区32沿Y轴方向依次间隔地设置,第三保护区32在Y轴方向的位置可与第二源接触区31错位。示例性地,沿Z轴方向,第二保护区的投影可覆盖栅氧结构26的投影。本公开实施方式提供的沟槽型绝缘栅场效应管器件100中,第一保护区及/或第三保护区的布置方式还可以采用其他方式,沟槽的分段制造工艺也可根据需要进行调整。
在另一些实施方式中,对于栅氧结构沿X轴方向的同一侧,可利用第一离子注入工艺形成第一保护区;还可利用第四离子注入工艺在第二沟槽段的侧避免形成一些第四保护区。第四保护区可与其邻近的第一保护区连接,至少一部分第一保护区可连接有第四保护区。该沟槽型绝缘栅场效应管器件具有高可靠性。示例性地,栅氧结构可分段形成一体式结构,沿Z轴方向,第二保护区的投影可覆盖栅氧结构的投影。示例性地,该栅氧结构的另一侧的对应该第四保护区的位置可不设置第三保护区。对应连接有第四保护区的第一保护区的位置处,也可不设置第三保护区。
图29示出了本公开实施方式提供的电子元件。示例性地,本公开实施方式提供的电子元件300包括沟槽型绝缘栅场效应管器件100和电路200。
沟槽型绝缘栅场效应管器件100可以为前述的实施例。电路200与沟槽型绝缘栅场效应管器件100电连接。示例性地,电路200可电连接至衬底21、第一源接触区24、第二源接触区31及栅极27。电路200可包括互连和触点。
本公开实施方式提供的电子元件可应用于高压环境,该电子元件的可靠性好,性能稳定,综合成本不高。
以上公开的各实施例的各技术特征可以进行任意的组合,为使描述简洁,未对上述实施例中的各个技术特征所有可能的组合都进行描述,然而,只要这些技术特征的组合不存在矛盾,都应当认为是本说明书记载的范围。
以上公开的实施例中,除非另有明确的规定和限定,否则不限制各步骤的执行顺序,例如可以并行执行,也可以不同次序地先后执行。各步骤的子步骤还可以交错地执行。可以使用上述各种形式的流程,还可重新排序、增加或删除步骤,只要能够实现本公开实施方式提供的技术方案所期望的结果,本文在此不进行限制。
以上公开的实施例仅表达了本发明创造的几种实施方式,其描述较为具体和详细,但并不能因此而理解为对发明创造的专利保护范围的限制。应当指出的是,对于本领域的普通技术人员来说,在不脱离本发明创造构思的前提下,还可以做出若干变形和改进,这些都属于本发明创造要求的专利保护范围。因此,本发明创造的专利保护范围应以所附权利要求为准。

Claims (12)

1.用于制造沟槽型绝缘栅场效应管器件的方法,包括:
形成依次堆叠的预制复合衬底、预制沟道层及预制第一源接触区,其中,所述预制复合衬底和所述预制第一源接触区具有第一掺杂类型,所述预制沟道层具有第二掺杂类型;形成贯穿所述预制第一源接触区的第二源接触区,其中,所述第二源接触区具有所述第二掺杂类型;
其特征在于,所述方法还包括:
形成图案化的第一掩膜,所述第一掩膜位于所述预制第一源接触区背向所述预制沟道层的一侧;
通过所述第一掩膜刻蚀形成第一沟槽段,所述第一沟槽段贯穿所述预制第一源接触区及所述预制沟道层,并延伸入所述预制复合衬底,所述第一沟槽段与所述第二源接触区沿第一方向相对并被所述预制第一源接触区间隔;
通过所述第一掩膜对所述第一沟槽段的沿所述第一方向相对两个侧壁面中的第一侧壁面进行第一离子注入工艺,形成第一保护区,所述第一保护区具有所述第二掺杂类型;以及
去除所述第一掩膜。
2.根据权利要求1所述的用于制造沟槽型绝缘栅场效应管器件的方法,其中,所述预制沟道层具有p-型掺杂,所述第二源接触区具有p+型掺杂,所述第一保护区具有p+型掺杂。
3.根据权利要求1所述的用于制造沟槽型绝缘栅场效应管器件的方法,其中,所述方法还包括:
对所述预制复合衬底进行第二离子注入工艺,形成延伸入所述预制复合衬底的第二保护区,所述第二保护区具有所述第二掺杂类型;所述第二保护区沿堆叠方向将所述第一沟槽段与所述预制复合衬底分隔。
4.根据权利要求1至权利要求3中任一项所述的用于制造沟槽型绝缘栅场效应管器件的方法,其中,所述方法还包括:
形成图案化的第二掩膜,所述第二掩膜覆盖所述预制第一源接触区、所述第一保护区及所述预制复合衬底;
通过所述第二掩膜刻蚀形成第二沟槽段,所述第二沟槽段贯穿所述预制第一源接触区及所述预制沟道层,并延伸入所述预制复合衬底,所述第二沟槽段沿第二方向连通于所述第一沟槽段构成沟槽,所述第二方向垂直于第一方向;
去除所述第二掩膜位于所述第一沟槽段底壁的部分;
形成栅介质层,所述栅介质层沿所述沟槽的内壁面延展;及
形成栅极,所述栅极填充于所述栅介质层围绕形成的空间。
5.根据权利要求4所述的用于制造沟槽型绝缘栅场效应管器件的方法,其中,所述方法还包括:
通过所述第一掩膜对所述第一沟槽段的沿所述第一方向相对两个侧壁面中的第二侧壁面进行第三离子注入工艺,及/或通过所述第二掩膜对所述第二沟槽段中沿所述第一方向与所述第一侧壁面相对的侧壁面进行所述第三离子注入工艺,以形成具有所述第二掺杂类型的第三保护区。
6.根据权利要求4所述的用于制造沟槽型绝缘栅场效应管器件的方法,其中,所述方法还包括:
对于沿所述第二方向依次布置的多个所述第二源接触区,形成沿所述第二方向间隔布置的多个所述第一沟槽段,相邻两个所述第一沟槽段之间布置有至少一个所述第二源接触区。
7.沟槽型绝缘栅场效应管器件,包括:
叠层结构,包括依次堆叠的复合衬底、沟道层及第一源接触区,其中,所述复合衬底和所述第一源接触区具有第一掺杂类型,所述沟道层具有第二掺杂类型;
第二源接触区,贯穿所述第一源接触区并与所述沟道层电性连接;
栅氧结构,贯穿所述第一源接触区和所述沟道层,所述栅氧结构与所述第二源接触区沿第一方向相对并被所述第一源接触区间隔;以及
其特征在于,所述沟槽型绝缘栅场效应管还包括:
第一保护区,通过倾斜注入工艺形成并具有所述第二掺杂类型,其中所述第一保护区位于所述栅氧结构与所述第二源接触区之间,并沿所述第一方向将所述栅氧结构与所述叠层结构分隔。
8.根据权利要求7所述的沟槽型绝缘栅场效应管器件,其中,所述第一保护区具有p+型掺杂,所述沟道层具有p-型掺杂,所述第二源接触区具有p+型掺杂。
9.根据权利要求7所述的沟槽型绝缘栅场效应管器件,其中,还包括具有所述第二掺杂类型的第二保护区,
沿所述堆叠方向,所述第二保护区位于所述栅氧结构朝向所述复合衬底的一侧,并将所述栅氧结构与所述复合衬底分隔,其中,所述第二保护区通过垂直注入工艺形成。
10.根据权利要求7所述的沟槽型绝缘栅场效应管器件,其中,还包括具有所述第二掺杂类型的第三保护区,所述第三保护区与所述第一保护区位于所述栅氧结构的两侧,
所述第三保护区沿第二方向对应地位于或交错于所述第二源接触区的位置,所述第二方向垂直于所述第一方向。
11.根据权利要求7所述的沟槽型绝缘栅场效应管器件,其中,包括沿第二方向依次布置的多个所述第二源接触区,及沿所述第二方向间隔布置的多个所述第一保护区,所述第二方向垂直于所述第一方向,相邻两个所述第一保护区之间布置有至少一个所述第二源接触区。
12.电子元件,包括电路,其特征在于,
所述电子元件还包括如权利要求7至权利要求11中任一项所述的沟槽型绝缘栅场效应管器件,所述沟槽型绝缘栅场效应管器件与所述电路电连接。
CN202310948875.3A 2023-07-31 2023-07-31 沟槽型绝缘栅场效应管器件及其制造方法、电子元件 Active CN116666224B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202310948875.3A CN116666224B (zh) 2023-07-31 2023-07-31 沟槽型绝缘栅场效应管器件及其制造方法、电子元件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202310948875.3A CN116666224B (zh) 2023-07-31 2023-07-31 沟槽型绝缘栅场效应管器件及其制造方法、电子元件

Publications (2)

Publication Number Publication Date
CN116666224A true CN116666224A (zh) 2023-08-29
CN116666224B CN116666224B (zh) 2024-06-07

Family

ID=87712202

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202310948875.3A Active CN116666224B (zh) 2023-07-31 2023-07-31 沟槽型绝缘栅场效应管器件及其制造方法、电子元件

Country Status (1)

Country Link
CN (1) CN116666224B (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10199466B1 (en) * 2017-11-22 2019-02-05 Kabushiki Kaisha Toshiba Semiconductor device, method for manufacturing semiconductor device, inverter circuit, driving device, vehicle, and elevator
CN110036461A (zh) * 2016-12-08 2019-07-19 克里公司 具有带有注入侧壁的栅极沟槽的功率半导体器件及相关方法
CN110709997A (zh) * 2017-06-06 2020-01-17 三菱电机株式会社 半导体装置以及电力变换装置
CN114497202A (zh) * 2021-12-31 2022-05-13 松山湖材料实验室 场效应晶体管器件、其制备方法及功率器件
CN115410921A (zh) * 2022-09-28 2022-11-29 深圳市至信微电子有限公司 Aot场效应管制备方法及aot场效应管

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110036461A (zh) * 2016-12-08 2019-07-19 克里公司 具有带有注入侧壁的栅极沟槽的功率半导体器件及相关方法
CN110709997A (zh) * 2017-06-06 2020-01-17 三菱电机株式会社 半导体装置以及电力变换装置
US10199466B1 (en) * 2017-11-22 2019-02-05 Kabushiki Kaisha Toshiba Semiconductor device, method for manufacturing semiconductor device, inverter circuit, driving device, vehicle, and elevator
CN114497202A (zh) * 2021-12-31 2022-05-13 松山湖材料实验室 场效应晶体管器件、其制备方法及功率器件
CN115410921A (zh) * 2022-09-28 2022-11-29 深圳市至信微电子有限公司 Aot场效应管制备方法及aot场效应管

Also Published As

Publication number Publication date
CN116666224B (zh) 2024-06-07

Similar Documents

Publication Publication Date Title
US8697520B2 (en) Method of forming an asymmetric poly gate for optimum termination design in trench power MOSFETS
JP4754353B2 (ja) 縦型トレンチゲート半導体装置およびその製造方法
US20150021685A1 (en) Semiconductor device and manufacturing method of the same
CN111584486A (zh) 具有交错结构的半导体装置及其制造方法及电子设备
CN112864018A (zh) 沟槽型场效应晶体管结构及其制备方法
CN108155237A (zh) 一种半导体器件及其制造方法和电子装置
CN116666224A (zh) 沟槽型绝缘栅场效应管器件及其制造方法、电子元件
CN117410347A (zh) 低终端面积的超结功率器件及制备方法
KR101076565B1 (ko) 고집적 mos 디바이스 및 그 제조방법
CN113809148B (zh) 功率元件及其制造方法
CN113380797B (zh) 半导体装置及其制造方法及包括其的电子设备
CN113540216B (zh) 半导体结构及其形成方法
CN115547836A (zh) Spst场效应管制备方法及spst场效应管
CN113517338B (zh) 半导体结构及其形成方法
JP4623656B2 (ja) 縦型ゲート半導体装置およびその製造方法
JP2007324507A (ja) 半導体装置及びその製造方法
TW202147620A (zh) 功率元件
KR100279262B1 (ko) 에스오아이 반도체 소자 및 그 제조방법
TWI852746B (zh) 半導體裝置
CN212113722U (zh) 具有肖特基二极管的半导体器件
CN113540217B (zh) 半导体结构及其形成方法
JP2008016726A (ja) 半導体装置
CN117334742A (zh) Mosfet器件及其制备方法
KR20230009275A (ko) 전력 반도체 소자 및 그 제조 방법
CN117317027A (zh) 场效应管及其制造方法、集成电路器件

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant