CN113540216B - 半导体结构及其形成方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 116
- 238000000034 method Methods 0.000 title claims abstract description 53
- 229910052751 metal Inorganic materials 0.000 claims abstract description 114
- 239000002184 metal Substances 0.000 claims abstract description 114
- 239000000758 substrate Substances 0.000 claims abstract description 65
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 62
- 238000002955 isolation Methods 0.000 claims abstract description 34
- 230000000903 blocking effect Effects 0.000 claims abstract description 10
- 229920005591 polysilicon Polymers 0.000 claims description 56
- 230000004888 barrier function Effects 0.000 claims description 32
- 229920002120 photoresistant polymer Polymers 0.000 claims description 16
- 230000000149 penetrating effect Effects 0.000 claims description 14
- 238000005530 etching Methods 0.000 claims description 8
- 238000005468 ion implantation Methods 0.000 claims description 3
- 230000002902 bimodal effect Effects 0.000 abstract description 4
- 239000010410 layer Substances 0.000 description 255
- 239000000463 material Substances 0.000 description 36
- 230000008569 process Effects 0.000 description 17
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 14
- 229910052814 silicon oxide Inorganic materials 0.000 description 14
- 229910021332 silicide Inorganic materials 0.000 description 11
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 11
- 239000011229 interlayer Substances 0.000 description 9
- 239000003989 dielectric material Substances 0.000 description 6
- 239000011810 insulating material Substances 0.000 description 6
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 239000002131 composite material Substances 0.000 description 4
- 229910000449 hafnium oxide Inorganic materials 0.000 description 4
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 4
- 239000012212 insulator Substances 0.000 description 4
- MRELNEQAGSRDBK-UHFFFAOYSA-N lanthanum(3+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[La+3].[La+3] MRELNEQAGSRDBK-UHFFFAOYSA-N 0.000 description 4
- 238000005240 physical vapour deposition Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 3
- 238000004891 communication Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- WEAMLHXSIBDPGN-UHFFFAOYSA-N (4-hydroxy-3-methylphenyl) thiocyanate Chemical compound CC1=CC(SC#N)=CC=C1O WEAMLHXSIBDPGN-UHFFFAOYSA-N 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 2
- 230000004075 alteration Effects 0.000 description 2
- UQZIWOQVLUASCR-UHFFFAOYSA-N alumane;titanium Chemical compound [AlH3].[Ti] UQZIWOQVLUASCR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 description 2
- 229910021334 nickel silicide Inorganic materials 0.000 description 2
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 2
- RJCRUVXAWQRZKQ-UHFFFAOYSA-N oxosilicon;silicon Chemical compound [Si].[Si]=O RJCRUVXAWQRZKQ-UHFFFAOYSA-N 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- -1 oxygen ions Chemical class 0.000 description 2
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 2
- 230000027756 respiratory electron transport chain Effects 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 2
- 229910001936 tantalum oxide Inorganic materials 0.000 description 2
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 2
- 229910021341 titanium silicide Inorganic materials 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910021355 zirconium silicide Inorganic materials 0.000 description 2
- 238000013473 artificial intelligence Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 230000001131 transforming effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Abstract
本申请提供半导体结构及其形成方法，所述半导体结构包括：半导体衬底，所述半导体衬底包括阱区，所述阱区中形成有第二漂移区以及位于所述第二漂移区中的第三隔离结构；栅极结构，位于所述隔离结构之间的半导体衬底上，所述栅极结构包括依次位于半导体衬底上的栅介电层、阻挡层、栅极以及位于所述栅介电层、所述阻挡层和所述栅极两侧的侧墙，所述栅极包括沿沟道宽度方向交替排布的多晶硅层以及第一功函数金属层和沿沟道长度方向排布的第二功函数金属层，所述第一功函数金属层的类型与所述阱区的类型相反。所述第一功函数金属层可以降低栅极阈值电压；所述第二功函数金属层可以弱化双峰效应。
Description
技术领域
本申请涉及半导体技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体技术的不断发展，半导体技术已经渗透至生活中的各个领域，例如航空航天、医疗器械、手机通讯、人工智能等方方面面都已离不开半导体电子器件(Semiconductor Electronic Device)，其利用半导体材料的特殊电性，采用不同的工艺和几何结构，来实现特定功能，可用来产生、控制、发送和接收、变换、放大和缩小信号，以及进行能量转换等。在半导体集成电路(IC)中，通常包含多种半导体器件，比如高压半导体器件和低压半导体器件。高压半导体器件的优点是符合成本效益且易相容于其他工艺，已广泛应用于显示器驱动IC元件、电源供应器、电力管理、通讯、车用电子或工业控制等领域。
然而，现有的高压半导体器件仍然存在栅极阈值电压过高的问题，需要提供更有效、更可靠的技术方案。
发明内容
针对一些高压半导体器件中，栅极阈值电压过高的问题，本申请提供一种半导体结构及其形成方法，其栅极包括沿沟道宽度方向交替排布的多晶硅层以及第一功函数金属层，以及沿沟道长度方向排布的第二功函数金属层，所述第一功函数金属层的类型与所述阱区的类型相反，所述第一功函数金属层可以降低栅极阈值电压，所述第二功函数金属层可以弱化栅极开启过程中的双峰效应，此外，所述第一功函数金属层和第二功函数金属层还可以提高栅极CMP的均匀性。
本申请的一个方面提供一种半导体结构的形成方法，包括：提供半导体衬底，所述半导体衬底包括阱区，所述阱区中形成有第二漂移区以及位于所述第二漂移区中的第三隔离结构；在所述第三隔离结构之间的半导体衬底上形成栅极结构，所述栅极结构包括位于半导体衬底上的栅介电层、阻挡层和多晶硅层，以及位于所述栅介电层、所述阻挡层和所述多晶硅层两侧的侧墙；沿沟道长度方向形成贯穿所述多晶硅层的若干第一沟槽；在所述若干第一沟槽中填充第一功函数金属层，所述第一功函数金属层的类型与所述阱区的类型相反。
在本申请的一些实施例中，所述半导体结构的形成方法还包括：在所述第二漂移区中形成保护结构。
在本申请的一些实施例中，所述在所述第二漂移区中形成保护结构的方法包括：在所述半导体衬底和所述栅极结构上形成掩膜层，所述掩膜层暴露所述保护结构的位置；进行离子注入，在所述漂移区中形成所述保护结构；去除所述掩膜层。
在本申请的一些实施例中，所述半导体结构的形成方法还包括：沿沟道宽度方向形成贯穿所述多晶硅层的至少一个第二沟槽，所述至少一个第二沟槽连通所述若干第一沟槽；在所述至少一个第二沟槽中填充第二功函数金属层。
在本申请的一些实施例中，所述沿沟道长度方向形成贯穿所述多晶硅层的若干第一沟槽的方法包括：在所述半导体衬底以及栅极结构表面形成图案化的光刻胶层，所述图案化的光刻胶层定义所述若干第一沟槽的位置；以所述图案化的光刻胶层为掩膜刻蚀所述多晶硅层，形成所述若干第一沟槽；去除所述图案化的光刻胶层。
在本申请的一些实施例中，所述第一沟槽在沟道宽度方向的尺寸为0.1微米至2微米。
本申请的另一个方面还提供一种半导体结构，包括：半导体衬底，所述半导体衬底包括阱区，所述阱区中形成有第二漂移区以及位于所述第二漂移区中的第三隔离结构；栅极结构，位于所述隔离结构之间的半导体衬底上，所述栅极结构包括依次位于半导体衬底上的栅介电层、阻挡层、栅极以及位于所述栅介电层、所述阻挡层和所述栅极两侧的侧墙，所述栅极包括沿沟道宽度方向交替排布的多晶硅层以及第一功函数金属层，所述第一功函数金属层的类型与所述阱区的类型相反。
在本申请的一些实施例中，所述第二漂移区中还形成有保护结构。
在本申请的一些实施例中，所述半导体结构还包括：沿沟道宽度方向贯穿所述多晶硅层的第二功函数金属层，所述第二功函数金属层连通所述第一功函数金属层。
在本申请的一些实施例中，所述第一功函数金属层在沟道宽度方向的尺寸为0.1微米至2微米。
本申请所述的半导体结构及其形成方法中，所述栅极包括沿沟道宽度方向交替排布的多晶硅层以及第一功函数金属层，以及沿沟道长度方向排布的第二功函数金属层，所述第一功函数金属层的类型与所述阱区的类型相反，所述第一功函数金属层可以降低栅极阈值电压，所述第二功函数金属层可以弱化栅极开启过程中的双峰效应，此外，所述第一功函数金属层和第二功函数金属层还可以提高栅极CMP的均匀性。
附图说明
以下附图详细描述了本申请中披露的示例性实施例。其中相同的附图标记在附图的若干视图中表示类似的结构。本领域的一般技术人员将理解这些实施例是非限制性的、示例性的实施例，附图仅用于说明和描述的目的，并不旨在限制本申请的范围，其他方式的实施例也可能同样的完成本申请中的发明意图。应当理解，附图未按比例绘制。其中：
图1为一种半导体结构的示意图；
图2为本申请一些实施例所述的半导体结构的形成方法流程图；
图3至图15为本申请一些实施例所述的半导体结构的形成方法中各步骤的结构示意图；
图16为本申请实施例中所述半导体结构在沟道长度方向的截面图。
具体实施方式
以下描述提供了本申请的特定应用场景和要求，目的是使本领域技术人员能够制造和使用本申请中的内容。对于本领域技术人员来说，对所公开的实施例的各种局部修改是显而易见的，并且在不脱离本申请的精神和范围的情况下，可以将这里定义的一般原理应用于其他实施例和应用。因此，本申请不限于所示的实施例，而是与权利要求一致的最宽范围。
下面结合实施例和附图对本发明技术方案进行详细说明。
图1为一种半导体结构的示意图。
参考图1所示，为一种半导体结构在沟道宽度方向(附图12中定义了本申请所述的沟道长度方向A-A和沟道宽度方向B-B)上的截面图，所述半导体结构包括：半导体衬底300，所述半导体衬底300包括阱区310，所述阱区310中形成有漂移区320以及位于所述漂移区320中的第三隔离结构330；栅极结构，位于所述第三隔离结构之间的半导体衬底300上，所述栅极结构包括位于半导体衬底300上的栅氧层340、阻挡层350和栅极360；侧墙370，位于所述栅氧层340、阻挡层350和栅极360两侧；保护结构380，位于所述栅极结构两侧的漂移区320中。其中，所述阻挡层350材料为TiN。
高压器件具有大沟道长度和宽度，可以与HKMG(High-K Metal Gate，高介电金属栅)核心器件集成在高压半导体中。为了避免严重的金属栅极化学机械研磨(CMP)凹陷，高压器件通常使用阻挡层TiN作为金属栅极，而不是功函数金属栅极。但使用所述阻挡层TiN作为金属栅极会导致栅极结构的阈值电压过高。
针对上述问题，本申请提供一种半导体结构的形成方法，将栅极改为包括沿沟道宽度方向交替排布的多晶硅层以及第一功函数金属层，所述第一功函数金属层的类型与所述阱区的类型相反，所述第一功函数金属层可以降低栅极阈值电压。
图2为本申请一些实施例所述的半导体结构的形成方法流程图。
参考图2所示，本申请实施例所述半导体结构的形成方法包括：
步骤S110：提供半导体衬底，所述半导体衬底包括阱区，所述阱区中形成有第二漂移区以及位于所述第二漂移区中的第三隔离结构；
步骤S120：在所述第三隔离结构之间的半导体衬底上形成栅极结构，所述栅极结构包括位于半导体衬底上的栅介电层、阻挡层和多晶硅层，以及位于所述栅介电层、所述阻挡层和所述多晶硅层两侧的侧墙；
步骤S130：沿沟道长度方向形成贯穿所述多晶硅层的若干第一沟槽；
步骤S140：在所述若干第一沟槽中填充第一功函数金属层，所述第一功函数金属层的类型与所述阱区的类型相反。
图3至图15为本申请实施例所述的半导体结构的形成方法中各步骤的结构示意图。下面结合图3至图15对本申请所述的半导体结构的形成方法进行描述。
参考图3，步骤S110，提供半导体衬底200，所述半导体衬底200包括阱区210，所述阱区210中形成有第二漂移区212以及位于所述第二漂移区212中的第三隔离结构223。
在本申请的一些实施例中，所述半导体衬底200的材料可以为硅(Si)、锗(Ge)、绝缘体上硅(SOI)或绝缘体上锗(GOI)等。所述半导体衬底200还可以是生长有外延层的结构。
所述阱区210可以为在所述半导体衬底200中进行掺杂形成。在本申请的一些实施例中，所述阱区210可以为P型阱区，所述P型阱区可以为在所述半导体衬底200中进行P型掺杂形成。在本申请的另一些实施例中，所述阱区210可以为N型阱区，所述N型阱区可以为在所述半导体衬底200中进行N型掺杂形成。
所述第二漂移区212可以为在所述阱区210中进行掺杂形成。所述第二漂移区212的掺杂类型与所述阱区210的掺杂类型相同。所述第二漂移区212的掺杂浓度高于所述阱区210的掺杂浓度。所述第二漂移区212中后续会形成保护结构，而保护结构的掺杂浓度会高于所述第二漂移区212。所述第二漂移区212可以避免所述保护结构的掺杂浓度与所述阱区210的掺杂浓度相差太大而产生漏电的问题。
所述第三隔离结构223可以由在沟槽中填充例如氧化硅之类的绝缘材料而形成。
参考图4至图6，步骤S120，在所述第三隔离结构223之间的半导体衬底200上形成栅极结构，所述栅极结构包括位于半导体衬底200上的栅介电层230、阻挡层240和多晶硅层250，以及位于所述栅介电层230、所述阻挡层240和所述多晶硅层250两侧的侧墙260。
参考图4，在所述半导体衬底200上依次形成栅介电材料层230a、阻挡材料层240a和多晶硅材料层250a。在本申请的一些实施例中，形成所述栅介电材料层230a、阻挡材料层240a和多晶硅材料层250a的方法包括化学气相沉积工艺或物理气相沉积工艺等。
参考图5，刻蚀所述栅介电材料层230a、阻挡材料层240a和多晶硅材料层250a，仅保留位于所述第三隔离结构223之间的半导体衬底200上的部分以及部分位于所述第三隔离结构223上的部分，形成栅介电层230、阻挡层240和多晶硅层250。
在本申请的一些实施例中，所述刻蚀所述栅介电材料层230a、阻挡材料层240a和多晶硅材料层250a的方法包括干法刻蚀或湿法刻蚀。
在本申请的一些实施例中，所述栅介电层230可以为多层介电层形成的复合结构，例如包括依次位于所述半导体衬底200上的第一介电层和第二介电层。其中，所述第一介电层的材料例如为氧化硅；所述第二介电层的材料例如为氧化铪。
在本申请的一些实施例中，所述栅介电层230的材料可以包括氧化硅、氧化铪、氧化镧、氧化钽、氧化钛以及氧化铝等。
所述阻挡层240一方面可以辅助所述栅介电层230调节栅极的电压；另一方面可以减少栅极与栅介电层230中的固有扩散，例如栅介电层中的氧离子扩散到栅极中；此外所述阻挡层240还可以在后续刻蚀所述多晶硅层250时保护所述栅介电层230。
在本申请的一些实施例中，所述阻挡层240的材料例如为氮化钛。在本申请的另一些实施例中，可以根据实际栅极和栅介电层所选材料的不同，选择合适的阻挡层材料。
参考图6在所述栅介电层230、所述阻挡层240和所述多晶硅层250两侧形成侧墙260。所述侧墙260可以保护所述栅介电层230、所述阻挡层240和所述多晶硅层250。
在本申请的一些实施例中，所述侧墙260的材料包括氮化硅或氧化硅。
在本申请的一些实施例中，所述侧墙260可以是单层结构。在本申请的另一些实施例中，所述侧墙260也可以是多层复合结构，例如氧化硅-氮化硅-氧化硅-氮化硅结构等。
在本申请的一些实施例中所述在所述栅介电层230、所述阻挡层240和所述多晶硅层250两侧形成侧墙260的方法包括：在所述半导体衬底200以及所述多晶硅层250上形成侧墙材料层；刻蚀所述侧墙材料层形成所述侧墙260。
在本申请的一些实施例中，所述在所述半导体衬底200以及所述多晶硅层250上形成侧墙材料层的方法包括化学气相沉积工艺或物理气相沉积工艺等。
在本申请的一些实施例中，所述刻蚀所述侧墙材料层形成所述侧墙260的方法包括湿法刻蚀。
参考图7，在所述半导体衬底200和所述栅极结构上形成掩膜层261，所述掩膜层261暴露所述保护结构272的位置；进行离子注入，在所述第二漂移区212中形成所述保护结构272。所述保护结构272可以将栅极结构有源区与其他有源区分隔开，控制所述阱区210的电压。
参考图8，去除所述掩膜层261。
所述保护结构272的掺杂类型与所述第二漂移区212的掺杂类型相同。所述保护结构272的掺杂浓度高于所述第二漂移区212的掺杂浓度。
参考图9，在所述保护结构272表面形成金属硅化物290。
在本申请的一些实施例中，所述金属硅化物290的材料包括硅化镍、硅化钛、硅化锆、硅化钨或硅化钽等。
在本申请的一些实施例中，形成所述金属硅化物290的方法包括化学气相沉积工艺或物理气相沉积工艺等。
参考图10，在所述半导体衬底200上形成介质层293，所述介质层293与所述栅极结构上表面平齐。所述介质层293可以使所述半导体结构表面平整，提高后续工艺中刻蚀所述多晶硅层250时的精准度。
在本申请的一些实施例中，所述在所述半导体衬底200上形成介质层293，所述介质层293与所述栅极结构上表面平齐的方法包括：在所述半导体衬底200上和所述栅极结构上形成介质层293；使用化学机械研磨工艺去除高于所述栅极结构上表面的介质层293。
参考图11，步骤S130，沿沟道长度方向形成贯穿所述多晶硅层250的若干第一沟槽251。所述若干第一沟槽251的数量可以根据栅极的尺寸设置。
在本申请的一些实施例中，所述沿沟道长度方向形成贯穿所述多晶硅层250的若干第一沟槽251的方法包括：在所述半导体衬底200以及栅极结构上形成图案化的光刻胶层，所述图案化的光刻胶层定义所述若干第一沟槽251的位置；以所述图案化的光刻胶层为掩膜刻蚀所述多晶硅层250，形成所述若干第一沟槽251；去除所述图案化的光刻胶层。
在本申请的一些实施例中，所述第一沟槽251在沟道宽度方向的尺寸为0.1微米至2微米。
参考图12，图12为本申请另一些实施例中所述步骤S130的俯视图，图中定义了沟道长度方向A和沟道宽度方向B。沿沟道长度方向形成贯穿所述多晶硅层250的若干第一沟槽251，沿沟道宽度方向形成贯穿所述多晶硅层250的至少一个第二沟槽252，所述至少一个第二沟槽252连通所述若干第一沟槽251。需要说明的是，这里仅示出了部分半导体结构，其目的一方面是为了说明所述保护结构272是环状的形状，所述保护结构包围所述栅极结构以及源区270和漏区271；另一方面是为了展示另一些实施例中所述第一沟槽251和第二沟槽252的分布情况。
在本申请的一些实施例中，所述沿沟道长度方向形成贯穿所述多晶硅层250的若干第一沟槽251，沿沟道宽度方向形成贯穿所述多晶硅层250的至少一个第二沟槽252，所述至少一个第二沟槽252连通所述若干第一沟槽251的方法包括：在所述半导体衬底200以及栅极结构上形成图案化的光刻胶层，所述图案化的光刻胶层定义所述若干第一沟槽251和至少一个第二沟槽252的位置；以所述图案化的光刻胶层为掩膜刻蚀所述多晶硅层250，形成所述若干第一沟槽251和至少一个第二沟槽252；去除所述图案化的光刻胶层。
在本申请的一些实施例中，所述第一沟槽251在沟道宽度方向的尺寸为0.1微米至2微米；所述第二沟槽252在沟道长度方向的尺寸为0.1微米至2微米。
参考图13，步骤S140，在所述第一沟槽251中填充第一功函数金属层280，所述第一功函数金属层280的类型与所述阱区210的类型相反。例如所述阱区210为P型阱区时，所述第一功函数金属层280的材料为N型功函数金属，例如为钛铝；所述阱区210为N型阱区时，所述第一功函数金属层280的材料为P型功函数金属，例如为氮化钛。
在本申请的一些实施例中，所述第一功函数金属层280在沟道宽度方向上的尺寸为0.1微米至2微米。
与常规的栅极相比，所述栅极包括沿沟道宽度方向交替排布的多晶硅层250以及功函数金属层280，所述功函数金属层280的类型与所述阱区210的类型相反，所述功函数金属层280可以降低栅极阈值电压。而且因为多晶硅层与功函数金属层交替分布，因而多晶硅层以及功函数金属层都被分成了若干份，在沟道宽度方向每一份的宽度变小，因此采用CMP工艺平坦化所述栅极时不容易凹陷。然而，由于所述多晶硅层和功函数金属层的阈值电压不同，器件开启后会产生双峰效应，因此本申请还提供了另一种实施例来弱化所述双峰效应。
参考图14，图14为本申请另一些实施例中所述步骤S140的俯视图。在所述第一沟槽251中填充第一功函数金属层280，在所述第二沟槽252中填充第二功函数金属层281，所述第一功函数金属层280和所述第二功函数金属层281的类型与所述阱区210的类型相反。
在本申请的一些实施例中，所述第一功函数金属层280在沟道宽度方向上的尺寸为0.1微米至2微米；所述第二功函数金属层281在沟道长度方向上的尺寸为0.1微米至2微米。
与只形成所述第一功函数金属层280相比，同时形成所述第一功函数金属层280和所述第二功函数金属层281可以进一步避免采用CMP工艺平坦化所述栅极时产生凹陷。此外，增加所述第二功函数金属层281意味着减少了多晶硅层的面积，可以降低栅极工作时的双峰效应。
参考图15，在所述半导体衬底200和所述栅极结构上形成层间介电层291，在所述层间介电层291和介质层293中形成贯穿所述层间介电层291和介质层293并且电连接所述金属硅化物290的接触结构292。
在本申请的一些实施例中，所述层间介电层291的材料包括氧化硅。
在本申请的一些实施例中，所述接触结构292的材料为金属，例如钨或铜或铝等。
在本申请的一些实施例中，形成所述层间介电层291的方法包括化学气相沉积工艺或物理气相沉积工艺等。
参考图16，图16为所述半导体结构在沟道长度方向上的截面图。
参考图16所示，所述阱区210中还形成有第一漂移区211以及位于所述第一漂移区211中的第一隔离结构220。
所述第一漂移区211可以为在所述阱区210中进行掺杂形成。所述第一漂移区211的掺杂类型与所述阱区210的掺杂类型相反。所述第一漂移区211的掺杂浓度高于所述阱区210的掺杂浓度。所述第一漂移区211中后续会形成源区和漏区，而源区和漏区的掺杂浓度会高于所述第一漂移区211。所述第一漂移区211可以避免所述源区和漏区的掺杂浓度与所述阱区210的掺杂浓度相差太大而产生强电场从而影响器件性能的问题。
所述第一隔离结构220可以由在沟槽中填充包括氧化硅的绝缘材料而形成。所述第一隔离结构220可以用于增加源区270和漏区271到栅极结构的电子迁移路径，从而提高电压。
所述半导体衬底200还包括第二隔离结构221。所述第二隔离结构221可以由在沟槽中填充包括氧化硅之类的绝缘材料而形成。所述第二隔离结构221可以用于隔离所述源区270和漏区271以及保护结构272。
所述半导体结构还包括位于所述源区270和漏区271表面的金属硅化物290。
本申请实施例所述的半导体结构的形成方法中，所述栅极包括沿沟道宽度方向交替排布的多晶硅层以及第一功函数金属层，所述第一功函数金属层的类型与所述阱区的类型相反，所述第一功函数金属层可以降低栅极阈值电压。
本申请的实施例还提供一种半导体结构，参考图15，所述半导体结构包括：半导体衬底200，所述半导体衬底200包括阱区210，所述阱区210中形成有第二漂移区212以及位于所述第二漂移区212中的第三隔离结构223；栅极结构，位于所述第三隔离结构223之间的半导体衬底200上，所述栅极结构包括位于半导体衬底200上的栅介电层230、阻挡层240、栅极以及位于所述栅介电层230、所述阻挡层240和所述栅极两侧的侧墙260，所述栅极包括沿沟道宽度方向交替排布的多晶硅层250以及第一功函数金属层280，所述第一功函数金属层280的类型与所述阱区的类型相反。
在本申请的一些实施例中，所述半导体衬底200的材料可以为硅(Si)、锗(Ge)、绝缘体上硅(SOI)或绝缘体上锗(GOI)等。所述半导体衬底200还可以是生长有外延层的结构。
所述阱区210可以为在所述半导体衬底200中进行掺杂形成。在本申请的一些实施例中，所述阱区210可以为P型阱区，所述P型阱区可以为在所述半导体衬底200中进行P型掺杂形成。在本申请的另一些实施例中，所述阱区210可以为N型阱区，所述N型阱区可以为在所述半导体衬底200中进行N型掺杂形成。
所述第二漂移区212可以为在所述阱区210中进行掺杂形成。所述第二漂移区212的掺杂类型与所述阱区210的掺杂类型相同。所述第二漂移区212的掺杂浓度高于所述阱区210的掺杂浓度。所述第二漂移区212中后续会形成保护结构，而保护结构的掺杂浓度会高于所述第二漂移区212。所述第二漂移区212可以避免所述保护结构的掺杂浓度与所述阱区210的掺杂浓度相差太大而产生漏电的问题。
所述第三隔离结构223可以由在沟槽中填充例如氧化硅之类的绝缘材料而形成。
继续参考图15，所述栅极结构包括位于半导体衬底200上的栅介电层230、阻挡层240、栅极以及位于所述栅介电层230、所述阻挡层240和所述栅极两侧的侧墙260，所述栅极包括沿沟道宽度方向交替排布的多晶硅层250以及第一功函数金属层280，所述第一功函数金属层280的类型与所述阱区的类型相反。
在本申请的一些实施例中，所述栅介电层230可以为多层介电层形成的复合结构，例如包括依次位于所述半导体衬底200上的第一介电层和第二介电层。其中，所述第一介电层的材料例如为氧化硅；所述第二介电层的材料例如为氧化铪。
在本申请的一些实施例中，所述栅介电层230的材料可以包括氧化硅、氧化铪、氧化镧、氧化钽、氧化钛以及氧化铝等。
所述阻挡层240一方面可以辅助所述栅介电层230调节栅极的电压；另一方面可以减少栅极与栅介电层230中的固有扩散，例如栅介电层中的氧离子扩散到栅极中；此外所述阻挡层240还可以在后续刻蚀所述多晶硅层250时保护所述栅介电层230。
在本申请的一些实施例中，所述阻挡层240的材料例如为氮化钛。在本申请的另一些实施例中，可以根据实际栅极和栅介电层所选材料的不同，选择合适的阻挡层材料。
继续参考图15，所述第一功函数金属层280的类型与所述阱区210的类型相反。例如所述阱区210为P型阱区时，所述第一功函数金属层280的材料为N型功函数金属，例如为钛铝；所述阱区210为N型阱区时，所述第一功函数金属层280的材料为P型功函数金属，例如为氮化钛。
在本申请的一些实施例中，所述第一功函数金属层280在沟道宽度方向上的尺寸为0.1微米至2微米。
与常规的栅极相比，所述栅极包括沿沟道宽度方向交替排布的多晶硅层250以及功函数金属层280，所述功函数金属层280的类型与所述阱区210的类型相反，所述功函数金属层280可以降低栅极阈值电压。而且因为多晶硅层与功函数金属层交替分布，因而多晶硅层以及功函数金属层都被分成了若干份，在沟道宽度方向每一份的宽度变小，因此采用CMP工艺平坦化所述栅极时不容易凹陷。
参考图14，在另一些实施例中，所述栅极还可以包括沿沟道宽度方向交替排布的多晶硅层250以及第一功函数金属层280以及沿沟道长度方向排布的至少一个第二功函数金属层281，所述第一功函数金属层280和所述第二功函数金属层281的类型与所述阱区210的类型相反。
在本申请的一些实施例中，所述第一功函数金属层280在沟道宽度方向上的尺寸为0.1微米至2微米；所述第二功函数金属层281在沟道长度方向上的尺寸为0.1微米至2微米。
与只有所述第一功函数金属层280相比，同时具有所述第一功函数金属层280和所述第二功函数金属层281可进一步避免采用CMP工艺平坦化所述栅极时产生凹陷。所述第二功函数金属层281还可以降低栅极工作时的双峰效应。
所述侧墙260可以保护所述栅介电层230、所述阻挡层240和所述多晶硅层250。
在本申请的一些实施例中，所述侧墙260的材料包括氮化硅或氧化硅。
在本申请的一些实施例中，所述侧墙260可以是单层结构。在本申请的另一些实施例中，所述侧墙260也可以是多层复合结构，例如氧化硅-氮化硅-氧化硅-氮化硅结构等。
继续参考图15，所述保护结构272可以将栅极结构有源区与其他有源区分隔开，控制所述阱区210的电压。所述保护结构272的掺杂类型与所述第二漂移区212的掺杂类型相同。所述保护结构272的掺杂浓度高于所述第二漂移区212的掺杂浓度。
继续参考图15，在所述保护结构272表面形成有金属硅化物290。
在本申请的一些实施例中，所述金属硅化物290的材料包括硅化镍、硅化钛、硅化锆、硅化钨或硅化钽等。
继续参考图15，在所述半导体衬底200上形成有介质层293，所述介质层293与所述栅极结构上表面平齐。所述介质层293可以提高刻蚀所述多晶硅层250时的精准度。
继续参考图15，在所述半导体衬底200和所述栅极结构上形成有层间介电层291，在所述层间介电层291和介质层293中形成有贯穿所述层间介电层291和介质层293并且电连接所述金属硅化物290的接触结构292。
在本申请的一些实施例中，所述层间介电层291的材料包括氧化硅。
在本申请的一些实施例中，所述接触结构292的材料为金属，例如钨或铜或铝等。
参考图16，图16为所述半导体结构在沟道长度方向上的截面图。
参考图16所示，所述阱区210中还形成有第一漂移区211以及位于所述第一漂移区211中的第一隔离结构220。
所述第一漂移区211可以为在所述阱区210中进行掺杂形成。所述第一漂移区211的掺杂类型与所述阱区210的掺杂类型相反。所述第一漂移区211的掺杂浓度高于所述阱区210的掺杂浓度。所述第一漂移区211中后续会形成源区和漏区，而源区和漏区的掺杂浓度会高于所述第一漂移区211。所述第一漂移区211可以避免所述源区和漏区的掺杂浓度与所述阱区210的掺杂浓度相差太大而产生强电场从而影响器件性能的问题。
所述第一隔离结构220可以由在沟槽中填充包括氧化硅的绝缘材料而形成。所述第一隔离结构220可以用于增加源区270和漏区271到栅极结构的电子迁移路径，从而提高电压。
所述半导体衬底200还包括第二隔离结构221。所述第二隔离结构221可以由在沟槽中填充包括氧化硅之类的绝缘材料而形成。所述第二隔离结构221可以用于隔离所述源区270和漏区271以及保护结构272。
所述半导体结构还包括位于所述源区270和漏区271表面的金属硅化物290。
本申请实施例所述的半导体结构，所述栅极包括沿沟道宽度方向交替排布的多晶硅层以及第一功函数金属层，所述第一功函数金属层的类型与所述阱区的类型相反，所述第一功函数金属层可以降低栅极阈值电压。
综上所述，在阅读本申请内容之后，本领域技术人员可以明白，前述申请内容可以仅以示例的方式呈现，并且可以不是限制性的。尽管这里没有明确说明，本领域技术人员可以理解本申请意图囊括对实施例的各种合理改变，改进和修改。这些改变，改进和修改都在本申请的示例性实施例的精神和范围内。
应当理解，本实施例使用的术语″和/或″包括相关联的列出项目中的一个或多个的任意或全部组合。应当理解，当一个元件被称作″连接″或″耦接″至另一个元件时，其可以直接地连接或耦接至另一个元件，或者也可以存在中间元件。
类似地，应当理解，当诸如层、区域或衬底之类的元件被称作在另一个元件″上″时，其可以直接在另一个元件上，或者也可以存在中间元件。与之相反，术语″直接地″表示没有中间元件。还应当理解，术语″包含″、″包含着″、″包括″或者″包括着″，在本申请文件中使用时，指明存在所记载的特征、整体、步骤、操作、元件和/或组件，但并不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组。
还应当理解，尽管术语第一、第二、第三等可以在此用于描述各种元件，但是这些元件不应当被这些术语所限制。这些术语仅用于将一个元件与另一个元件区分开。因此，在没有脱离本申请的教导的情况下，在一些实施例中的第一元件在其他实施例中可以被称为第二元件。相同的参考标号或相同的参考标记符在整个说明书中表示相同的元件。
此外，本申请说明书通过参考理想化的示例性截面图和/或平面图和/或立体图来描述示例性实施例。因此，由于例如制造技术和/或容差导致的与图示的形状的不同是可预见的。因此，不应当将示例性实施例解释为限于在此所示出的区域的形状，而是应当包括由例如制造所导致的形状中的偏差。例如，被示出为矩形的蚀刻区域通常会具有圆形的或弯曲的特征。因此，在图中示出的区域实质上是示意性的，其形状不是为了示出器件的区域的实际形状也不是为了限制示例性实施例的范围。
Claims (10)
1.一种半导体结构的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底包括阱区，所述阱区中形成有第二漂移区以及位于所述第二漂移区中的第三隔离结构，所述第二漂移区的掺杂类型与所述阱区的掺杂类型相同；
在所述第三隔离结构之间的半导体衬底上形成栅极结构，所述栅极结构包括位于半导体衬底上的栅介电层、阻挡层和多晶硅层，以及位于所述栅介电层、所述阻挡层和所述多晶硅层两侧的侧墙；
沿沟道长度方向形成贯穿所述多晶硅层的若干第一沟槽；
在所述若干第一沟槽中填充第一功函数金属层，所述第一功函数金属层的类型与所述阱区的类型相反。
2.如权利要求1所述的形成方法，其特征在于，还包括：在所述第二漂移区中形成保护结构。
3.如权利要求2所述的形成方法，其特征在于，所述在所述第二漂移区中形成保护结构的方法包括：
在所述半导体衬底和所述栅极结构上形成掩膜层，所述掩膜层暴露所述保护结构的位置；
进行离子注入，在所述漂移区中形成所述保护结构；
去除所述掩膜层。
4.如权利要求1所述的形成方法，其特征在于，还包括：沿沟道宽度方向形成贯穿所述多晶硅层的至少一个第二沟槽，所述至少一个第二沟槽连通所述若干第一沟槽；在所述至少一个第二沟槽中填充第二功函数金属层。
5.如权利要求1所述的形成方法，其特征在于，所述沿沟道长度方向形成贯穿所述多晶硅层的若干第一沟槽的方法包括：
在所述半导体衬底以及栅极结构表面形成图案化的光刻胶层，所述图案化的光刻胶层定义所述若干第一沟槽的位置；
以所述图案化的光刻胶层为掩膜刻蚀所述多晶硅层，形成所述若干第一沟槽；
去除所述图案化的光刻胶层。
6.如权利要求1所述的形成方法，其特征在于，所述第一沟槽在沟道宽度方向的尺寸为0.1微米至2微米。
7.一种半导体结构，其特征在于，包括：
半导体衬底，所述半导体衬底包括阱区，所述阱区中形成有第二漂移区以及位于所述第二漂移区中的第三隔离结构；
栅极结构，位于所述第三隔离结构之间的半导体衬底上，所述栅极结构包括依次位于半导体衬底上的栅介电层、阻挡层、栅极以及位于所述栅介电层、所述阻挡层和所述栅极两侧的侧墙，所述栅极包括沿沟道宽度方向交替排布的多晶硅层以及第一功函数金属层，所述第一功函数金属层的类型与所述阱区的类型相反。
8.如权利要求7所述的半导体结构，其特征在于，所述第二漂移区中还形成有保护结构。
9.如权利要求7所述的半导体结构，其特征在于，还包括：沿沟道宽度方向贯穿所述多晶硅层的第二功函数金属层，所述第二功函数金属层连通所述第一功函数金属层。
10.如权利要求7所述的半导体结构，其特征在于，所述第一功函数金属层在沟道宽度方向的尺寸为0.1微米至2微米。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010285550.8A CN113540216B (zh) | 2020-04-13 | 2020-04-13 | 半导体结构及其形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010285550.8A CN113540216B (zh) | 2020-04-13 | 2020-04-13 | 半导体结构及其形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN113540216A CN113540216A (zh) | 2021-10-22 |
| CN113540216B true CN113540216B (zh) | 2023-09-15 |
Family
ID=78087878
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010285550.8A Active CN113540216B (zh) | 2020-04-13 | 2020-04-13 | 半导体结构及其形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113540216B (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116053308B (zh) * | 2023-03-30 | 2023-06-27 | 合肥新晶集成电路有限公司 | 半导体结构制备方法及半导体结构 |
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| CN113517338A (zh) * | 2020-04-10 | 2021-10-19 | 中芯国际集成电路制造(北京)有限公司 | 半导体结构及其形成方法 |
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|---|---|---|---|---|
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