CN116053308B - 半导体结构制备方法及半导体结构 - Google Patents

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Abstract

本申请涉及一种半导体结构制备方法及半导体结构，该方法包括：提供衬底，衬底内形成有间隔分布的掺杂区、位于相同导电类型的掺杂区之间的栅极有源区，以及位于栅极有源区的正上方的栅极结构；于栅极结构的相邻的掺杂区内形成沟槽，沟槽的底面高于掺杂区的底面；于沟槽的底部及侧壁形成金属阻挡层；于金属阻挡层上形成电极结构。本申请的金属阻挡层能够有效避免产生横向扩散现象，减小漏电流并提高产品良率及可靠性；并且本申请的方法可以适用于其他有类似问题的工艺流程中，解决类似或者相同的问题。

Description

半导体结构制备方法及半导体结构
技术领域
本申请涉及半导体制造技术领域，特别是涉及一种半导体结构制备方法及半导体结构。
背景技术
金属-半导体接触结构在半导体器件与集成电路中被广泛利用，一般半导体器件都有一个共同的基本结构，即能源的输入和经器件运作后的功能输出，而担负这一输入输出的枢纽正是金属-半导体接触结构。
传统的金属-半导体接触结构的形成方法通常是直接在衬底上沉积金属，让金属与衬底反应形成金属-半导体接触结构，但金属与衬底反应会产生横向扩散现象，影响半导体器件的性能和可靠性。
发明内容
基于此，有必要针对上述背景技术中的问题，提供一种能解决横向扩散问题的半导体结构制备方法及半导体结构。
为实现上述目的及其他目的，根据本申请的各种实施例，本申请的一方面提供了一种半导体结构制备方法，该方法包括：提供衬底，衬底内形成有间隔分布的掺杂区、位于相同导电类型的掺杂区之间的栅极有源区，以及位于栅极有源区的正上方的栅极结构；于栅极结构的相邻的掺杂区内形成沟槽，沟槽的底面高于掺杂区的底面；于沟槽的底部及侧壁形成金属阻挡层；于金属阻挡层上形成电极结构。
于上述实施例中半导体结构制备方法中，首先在栅极结构的相邻的掺杂区内形成沟槽，在沟槽的底部及侧壁形成金属阻挡层，再在金属阻挡层上形成电极结构组成接触结构，与传统方法直接在衬底上沉积金属，利用金属与衬底反应形成接触结构相比，本实施例的金属阻挡层能够有效避免产生横向扩散现象，减小漏电流并提高产品良率及可靠性；并且本实施例的方法可以适用于其他有类似问题的工艺流程中，解决类似或者相同的问题。
在一些实施例中，电极结构与金属阻挡层填充满沟槽，电极结构的顶面不低于衬底的顶面，以形成接触结构。
在一些实施例中，金属阻挡层的材料包括银。银的材质软，使用银作为金属阻挡层的材料在去除多余金属阻挡材料层时，去除效果更好，避免没去除干净的银在后续过程中发生反应，产生污染；银构成的金属阻挡层的防扩散的效果更好，可以提升产品良率；银的价格低，可以降低成本。
在一些实施例中，金属阻挡层的厚度小于电极结构的厚度，使得本实施例的金属阻挡层的厚度足够薄，不会增加接触结构的厚度，不会降低半导体器件的集成度。
在一些实施例中，于沟槽的底部及侧壁形成金属阻挡层的步骤，包括：采用沉积工艺形成金属阻挡材料层，金属阻挡材料层覆盖裸露的衬底的顶面及栅极结构的顶面；于金属阻挡材料层的顶面形成图形化掩膜层，图形化掩膜层内具有开口图形，开口图形覆盖位于沟槽的底部及侧壁的金属阻挡材料层，且暴露出位于栅极结构正上方的金属阻挡材料层，以及位于衬底的顶面的金属阻挡材料层；以图形化掩膜层为掩膜版刻蚀金属阻挡材料层，剩余的金属阻挡材料层构成金属阻挡层。金属阻挡层可以避免金属与衬底直接反应产生的横向扩散问题，提高产品良率。
在一些实施例中，掺杂区包括导电类型不同的第一导电类型的掺杂区及第二导电类型的掺杂区。
在一些实施例中，沟槽的深度小于或等于掺杂区的厚度的一半，以减小对掺杂区本身功能的影响，提升产品良率。
在一些实施例中，沟槽的深度为50nm-100nm。
在一些实施例中，金属阻挡层的厚度为1nm-10nm。本实施例的金属阻挡层的厚度足够薄，且能够有效避免横向扩散导致的漏电流。
在一些实施例中，本申请的另一方面提供了一种半导体结构，该半导体结构包括衬底、沟槽、金属阻挡层及电极结构，衬底内形成有间隔分布的掺杂区、位于相同导电类型的掺杂区之间的栅极有源区，以及位于栅极有源区的正上方的栅极结构；沟槽形成于栅极结构的相邻的掺杂区内，沟槽的底面高于掺杂区的底面；金属阻挡层位于沟槽的底部及侧壁；电极结构位于金属阻挡层上。
于上述实施例中半导体结构制备方法中，本实施例的半导体结构首先在栅极结构的相邻的掺杂区内形成沟槽，在沟槽的底部及侧壁形成金属阻挡层，再在金属阻挡层上形成电极结构组成接触结构，与传统半导体结构直接在衬底上沉积金属，利用金属与衬底反应形成接触结构相比，本实施例的金属阻挡层能够有效避免产生横向扩散现象，减小漏电流并提高产品良率及可靠性。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请实施例的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1本申请一实施例中提供的一种半导体结构制备方法的流程示意图；
图2为本申请第一实施例中半导体结构制备方法的截面结构示意图；
图3为本申请第二实施例中半导体结构制备方法的截面结构示意图；
图4为本申请第三实施例中半导体结构制备方法的截面结构示意图；
图5为本申请第四实施例中半导体结构制备方法的截面结构示意图；
图6为本申请第五实施例中半导体结构制备方法的截面结构示意图；
图7为本申请第六实施例中半导体结构制备方法的截面结构示意图；
图8为本申请第七实施例中半导体结构制备方法的截面结构示意图。
附图标记说明：
100、半导体结构；10、衬底；11、掺杂区；111、第一掺杂区；112、第二掺杂区；12、栅极有源区；13、栅极结构；131、栅介质层；132、栅导电层；20、沟槽；30、接触结构；311、金属阻挡材料层；31、金属阻挡层；40、图形化掩膜层；32、电极结构。
具体实施方式
为了便于理解本申请，下面将参阅相关附图对本申请进行更全面的描述。附图中给出了本申请的首选实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、 第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本申请教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分；举例来说，可以将第一掺杂类型成为第二掺杂类型，且类似地，可以将第二掺杂类型成为第一掺杂类型；第一掺杂类型与第二掺杂类型为不同的掺杂类型，譬如，第一掺杂类型可以为P型且第二掺杂类型可以为N型，或第一掺杂类型可以为N型且第二掺杂类型可以为P型。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。
在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应明白，当术语“组成”和/或“包括”在该说明书中使用时，可以确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。同时，在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本申请的基本构想，虽图示中仅显示与本申请中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
随着集成电路工艺的不断发展，在对于小尺寸工艺中，通常会使用自对准技术并利用镍来替代钴，从而达到降低接触电阻的目的。但传统工艺在溅镀镍时，镍与硅反应易横向扩散，导致轻掺杂漏区(Lightly Doped Drain，LDD)失效，诱发漏电流，影响器件的性能和可靠性。
基于此，请参考图1，本申请提供一种半导体结构制备方法，包括：
步骤S202：提供衬底，衬底内形成有间隔分布的掺杂区、位于相同导电类型的掺杂区之间的栅极有源区，以及位于栅极有源区的正上方的栅极结构；
步骤S204：于栅极结构的相邻的掺杂区内形成沟槽，沟槽的底面高于掺杂区的底面；
步骤S206：于沟槽的底部及侧壁形成金属阻挡层；
步骤S208：于金属阻挡层上形成电极结构。
作为示例，请继续参考图1，本实施例的半导体结构制造方法首先在栅极结构的相邻的掺杂区内形成沟槽，在沟槽的底部及侧壁形成金属阻挡层，再在金属阻挡层上形成电极结构组成接触结构，与传统方法直接在衬底上沉积金属，利用金属与衬底反应形成接触结构相比，本实施例的金属阻挡层能够有效避免产生横向扩散现象，减小漏电流并提高产品良率及可靠性；并且本实施例的方法可以适用于其他有类似问题的工艺流程中，解决类似或者相同的问题。
作为示例，请参考图2，步骤S202中的衬底10可以采用半导体材料、绝缘材料、导体材料或者它们的任意组合构成。衬底10可以为单层结构，也可以为多层结构。例如，衬底10可以是诸如硅（Si）衬底10、硅锗（SiGe）衬底10、硅锗碳（SiGeC）衬底10、碳化硅（SiC）衬底10、砷化镓（GaAs）衬底10、砷化铟（InAs）衬底10、磷化铟（InP）衬底10或其它的III/V半导体衬底10或II/VI半导体衬底10。或者，还例如，衬底10可以是包括诸如Si/SiGe、Si/SiC、绝缘体上硅(SOI)或绝缘体上硅锗的层状衬底10。因此衬底10的类型不应限制本申请的保护范围。
作为示例，请继续参考图2，步骤S202中可以在衬底10上形成多晶硅层，多晶硅层可以为第二掺杂类型的多晶硅层，即多晶硅层的掺杂类型与衬底10的掺杂类型不同；多晶硅层的厚度可以根据实际需要进行设定。需要说明的是，在形成多晶硅层之前，还在衬底10上采用沉积工艺形成介电层，介电层的材料可以包括氧化硅、氮氧化硅或其组合。沉积工艺可以包括但不限于化学气相沉积工艺（Chemical Vapor Deposition，CVD）、原子层沉积工艺（Atomic Layer Deposition，ALD）、高密度等离子沉积（High Density Plasma，HDP)工艺、等离子体增强沉积工艺及旋涂介质层（Spin-on Dielectric，SOD）等工艺中的一种或多种。
作为示例，请继续参考图2，可以采用化学气相沉积工艺来沉积多晶硅，化学气相沉积工艺是把含有构成薄膜元素的气态反应剂或者液态反应剂的蒸气，以合理的流速引入反应室，在衬底10表面发生化学反应并在衬底10上淀积薄膜。本实施例将含有多晶硅的反应剂气体以合理的流速被输送到反应室内，气流从入口进入反应室并以平流形式向出口流动，其气体流速是不变的；含有多晶硅的反应剂从主气流区以扩散方式到达衬底10表面，含有多晶硅的反应剂被吸附在衬底10的表面，成为吸附原子。吸附原子在衬底10表面发生化学反应，生成多晶硅层。化学反应的气态副产物和未反应的反应剂离开衬底10表面，进入主气流区被排出系统。
作为示例，请继续参考图2，步骤S202中可以在多晶硅层顶面涂覆光刻胶材料，并经曝光、显影等一系列步骤，形成图形化光刻胶层。图形化光刻胶层暴露出需要刻蚀的多晶硅层的表面，光刻胶可以是正光刻胶或负光刻胶，显影方式可以是正性显影或负性显影。然后以图形化光刻胶层为掩膜，对多晶硅层进行刻蚀，形成栅极结构13。步骤S202中可以采用刻蚀工艺以图形化光刻胶层为掩膜版刻蚀多晶硅层，刻蚀工艺可以包括但不限于干法刻蚀工艺及/或湿法刻蚀工艺。干法刻蚀工艺可以包括但不限于反应离子刻蚀（RIE）、感应耦合等离子体刻蚀（ICP）及高浓度等离子体刻蚀（HDP）等中一种或多种。例如，可以采用激光刻蚀工艺以图形化光刻胶层为掩膜版刻蚀多晶硅层，激光刻蚀工艺是利用高能量激光光束照射到被刻蚀件表面，使其融化或气化，形成一定深度的凹槽，实现对材料刻蚀的目的，采用激光刻蚀工艺可以提升产品的良率及稳定性，实现不同图形不同角度的一次性成型，且无耗材、无污染，成本低。
作为示例，请继续参考图2，步骤S202中可以采用原位水气生成工艺(In-SituSteam Generation，ISSG)、原子层沉积工艺、等离子蒸汽沉积工艺及快速热氧化工艺(Rapid Thermal Oxidation，RTO)等中的任一种或几种于栅极有源区12上形成栅介质层131；栅介质层131可以采用高k介电常数（例如介电常数大于或等于3.9）材料形成。例如，栅介质层131的材料可以包括但不限于氧化铝（Al2O3）、氧化铪（HfO2）、氮氧化铪（HfON）、氧化锆（ZrO2）、氧化钽（Ta2O5）、氧化钛（TiO2）、锶钛氧化物（SrTiO3）或其组合。
作为示例，请继续参阅图2，步骤S202中可以采用沉积工艺于栅介质层131上形成栅导电层132。沉积工艺可以包括但不限于CVD、ALD、HDP及SOD等工艺中的一种或多种。栅导电层132的材料可以包括钛、钨、钴、镍、钽、钛化钽、硅化钨、氮化钨等或其组合，以满足多种不同应用场景的实际需求，降低制备的成本及复杂度。
作为示例，请继续参考图2，步骤S202中可以对栅极结构13两侧的衬底10进行掺杂，以形成掺杂区11。该掺杂区11可以包括第一掺杂区111和第二掺杂区112。第一掺杂区111和第二掺杂区112均位于衬底10中。在形成掺杂区11时，首先形成第一掺杂区111，然后在第一掺杂区111内形成第二掺杂区112。第一掺杂区111的离子掺杂类型和第二掺杂区112的离子掺杂类型不同。形成第一掺杂区111的步骤可以包括采用N型杂质作为杂质，在第一栅极结构13的两侧的衬底10中形成第一掺杂区111，第一掺杂区111可以为N型袋状掺杂区。然后进行快速退火工艺，以活化第一掺杂区111内的杂质，并抑制瞬态增强扩散效应。然后利用P型杂质作为杂质，以在第一栅极结构13两侧的第一掺杂区111中形成第二掺杂区112，然后进行快速退火工艺，以活化第二掺杂区112内的杂质。第二掺杂区112可以为P型LDD掺杂区。需要说明的是，在形成掺杂区11之前，还需要对衬底10进行掺杂，形成N阱区，注入的离子可以为N型离子。
作为示例，请参考图3，步骤S204可以采用刻蚀工艺于栅极结构13的相邻的掺杂区11内形成沟槽20，刻蚀工艺可以包括但不限于干法刻蚀工艺及/或湿法刻蚀工艺，干法刻蚀工艺可以包括但不限于RIE、ICP、HDP等中一种或多种。例如，刻蚀栅极结构13的相邻的掺杂区11内形成沟槽20可以采用激光刻蚀工艺，激光刻蚀工艺是利用高能量激光光束照射到被刻蚀件表面，使其融化或气化，形成一定深度的凹槽，实现对材料刻蚀的目的，采用激光刻蚀工艺可以提升产品的良率及稳定性，实现不同图形不同角度的一次性成型，且无耗材、无污染，成本低。
作为示例，请继续参考图3，步骤S204中可以通过控制刻蚀的速率及时间来去除栅极结构13的相邻的掺杂区11内的材料，然后再继续刻蚀预设时间，得到底面高于掺杂区11的底面的沟槽20，避免刻蚀沟槽20的尺寸出现偏差。
在一些实施例中，请参考图4-图7，步骤S206中于沟槽20的底部及侧壁形成金属阻挡层31，包括：
步骤S2061：采用沉积工艺形成金属阻挡材料层311，金属阻挡材料层311覆盖裸露的衬底10的顶面及栅极结构13的顶面；
步骤S2062：于金属阻挡材料层311的顶面形成图形化掩膜层40，图形化掩膜层40内具有开口图形，开口图形覆盖位于沟槽20的底部及侧壁的金属阻挡材料层311，且暴露出位于栅极结构13正上方的金属阻挡材料层311，以及位于衬底10的顶面的金属阻挡材料层311；
步骤S2063：以图形化掩膜层40为掩膜版刻蚀金属阻挡材料层311，剩余的金属阻挡材料层311构成金属阻挡层31。
作为示例，请参考图4，步骤S2061采用沉积工艺形成金属阻挡材料层311，金属阻挡材料层311覆盖裸露的衬底10的顶面及栅极结构13的顶面。沉积工艺可以包括但不限于CVD、ALD、HDP及SOD等工艺中的一种或多种。例如，可以采用原子层沉积工艺形成金属阻挡材料层311，原子层沉积工艺是通过将气相前驱体脉冲交替地通入反应器并在沉积基体上化学吸附并反应而形成沉积膜的一种技术，当前驱体达到沉积基体表面时，会在其表面化学吸附并发生表面反应，原子层沉积的表面反应具有自限制性（self-limiting），通过在原子层沉积中不断重复自限制反应形成所需要的结构，前驱体材料可以包括非金属前驱体材料及/或金属前驱体材料。例如，非金属前驱体包括卤化物（SiCl4或AlCl3等）、氮化物（NH3、(CH3)NH2或BuNH2等），金属前驱体包括烷基前驱体（Ga(CH3)3或Mg(C2H5)2）、β-二酮前驱体（La(thd)3或Ca(thd)2）、醇盐前驱体（Ta(OC2H5)5或 Zr[(OC)(CH3)3]4）或烷基胺及硅胺基前驱体（Ti[N(C2H5CH3)2]4或 Pr[N(SiMe3)2]3）等；传统的溶液化学沉积技术以及溅射或蒸镀等物理沉积技术由于缺乏表面控制性或存在溅射阴影区，在三维复杂结构的表面进行沉积的效果较差，然而原子层沉积技术基于表面自限制性、自饱和吸附反应，从而具有表面控制性，所制备的结构具有优异的三维共形性及大面积的均匀性，同时原子层沉积工艺可以制造出光滑的表面形貌，紧密地贴合填充层，从而减小沉积制程产生的应力，例如，相比于传统的钨沉积技术，原子层沉积低氟钨技术可以降低一个数量级（GPa至hMPa）的应力、99%的氟含量以及30%的电阻率，因此，由于原子层沉积工艺在三维复杂表面进行沉积时具有优异的共形性及均匀性，从而能够在裸露的衬底10的顶面及栅极结构13的顶面形成均匀的金属阻挡材料层311，使得沉积金属阻挡材料层311制程的保形性、均匀性及覆盖率提升。
作为示例，请继续参考图4，可以设置原子层沉积工艺沉积的速率范围为每秒0.5埃-每秒2埃，例如可以设置原子层沉积工艺沉积的速率为每秒0.5埃、每秒0.8埃、每秒1.1埃、每秒1.4埃、每秒1.7埃或每秒2埃等。可以设置原子层沉积工艺压力的范围为0.1torr-50torr，例如可以设置原子层沉积工艺压力为0.1torr、0.5torr、2.5torr、12.5torr或50torr等。可以设置原子层沉积工艺温度的范围为25℃-600℃，例如可以设置原子层沉积工艺温度为25℃、140℃、255℃、370℃、485℃或600℃等。可以设置原子层沉积工艺中氧气的流量范围为0.1L-10L，例如可以设置原子层沉积工艺中氧气的流量为0.1L、0.5L、1L、5L或10L等。原子层沉积工艺的前驱体材料可以包括硅烷，例如，硅烷包括：二(异丙氨基)硅烷、双(叔丁基氨基)硅烷、双(二乙氨基)硅烷或其组合。通过在原子层沉积工艺中采取不同的沉积速率、压力、温度、氧气流量及前驱体材料，提升对不同结构及材料进行沉积的适应性，精准可控地降低寄生电容，从而进一步提高半导体器件的可靠性与稳定性。
作为示例，请参考图5，步骤S2062中可以在金属阻挡材料层311顶面形成图形化掩膜层40，图形化掩膜层40内具有开口图形，开口图形覆盖位于沟槽20的底部及侧壁的金属阻挡材料层311，且暴露出位于栅极结构13正上方的金属阻挡材料层311，以及位于衬底10的顶面的金属阻挡材料层311。
作为示例，请参考图6-图7，步骤S2063中可以采用刻蚀工艺以图形化掩膜层40为掩膜版刻蚀金属阻挡材料层311，剩余的金属阻挡材料层311构成金属阻挡层31。刻蚀工艺可以包括但不限于干法刻蚀工艺及/或湿法刻蚀工艺，干法刻蚀工艺可以包括但不限于RIE、ICP、HDP等中一种或多种。例如，刻蚀金属阻挡材料层311可以采用等离子刻蚀工艺，等离子体刻蚀是是指利用高频辉光放电反应，将反应气体激活成活性粒子，例如源自或游离基，这些活性粒子扩散到刻蚀的部位与被刻蚀材料进行反应，形成挥发性生成物而被去除，达到刻蚀的目的，刻蚀气体可以包括NF3、CF3、HF、CHF4或其组合，从而提高刻蚀速率。步骤S2063在形成金属阻挡层31之后，采用刻蚀工艺去除金属阻挡层31之上的图形化掩膜层40。
在一些实施例中，请继续参考图7，金属阻挡层31的材料包括银。银的材质软，使用银作为金属阻挡层31的材料在去除多余金属阻挡材料层311时，去除效果更好，避免没去除干净的银在后续过程中发生反应，产生污染；银构成的金属阻挡层31的防扩散的效果更好，可以提升产品良率；银的价格低，可以降低成本。
作为示例，请参考图8，步骤S208中可以采用沉积工艺于金属阻挡层31上沉积金属或含金属的物质形成电极结构32。电极结构32的材料包括氩、钴、钨、铂、锰、钛、钽、金、铂、氧化铟锡或其组合。沉积工艺可以包括但不限于CVD、ALD、HDP及SOD等工艺中的一种或多种。例如，沉积电极结构32可以采用溅射工艺，溅射工艺是一种通过使具有高能级的粒子与和期望薄膜的材料相同的材料制成的靶相碰撞并且使原子和分子从粒子分离来制造薄膜的工艺。具体地讲，在参照本发明的实施例解释溅射时，是将其上形成有金属阻挡层31的衬底10设置在溅射反应室内的支撑件上，然后将溅射气体引入到溅射反应室。可以使用现有技术中已知的作为溅射气体的氩(Ar)气作为溅射气体。由于施加到溅射反应室的电压，通过气体引入单元引入到溅射反应室的溅射气体会被离子化，从而具有电子、离子(例如，Ar+离子)和中子气体混合的等离子态。离子化的溅射气体会由于施加到溅射反应室的电压而与溅射靶碰撞，因此，来自溅射靶的溅射材料可以在金属阻挡层31上形成薄膜。溅射工艺与使用电子束沉积工艺相比，设备稳定性会相对高，对设备维护方面更有利，并且溅射工艺更易于控制薄膜的厚度和组成。
作为示例，请继续参考图8，步骤S208中可以采用沉积工艺于金属阻挡层31上沉积硅化物形成电极结构32。电极结构32的材料包括硅化钴、硅化钛或硅化镍等具有低电阻且与硅材料附着能力好的金属硅化物。硅化物层可以减少栅极结构13的电阻，提高半导体器件的性能。与传统半导体结构直接在衬底10上沉积金属，金属与衬底10反应形成接触结构30，会导致金属与衬底10反应横向扩散不同，本实施例可以在金属阻挡层31上直接沉积硅化物形成接触结构30，避免产生横向扩散现象，提高产品良率。沉积工艺可以包括但不限于CVD、ALD、HDP及SOD等工艺中的一种或多种。
作为示例，请继续参考图8，步骤S208中可以采用高密度等离子体沉积工艺于金属阻挡层31上沉积硅化物形成电极结构32。高密度等离子体沉积工艺可以为高密度等离子体化学气相淀积（High Density Plasma Chemical Vapor Deposition, HDP CVD）工艺， HDPCVD工艺是在同一个反应腔中同步地进行淀积和刻蚀的工艺，其在反应中所用的气体可以为硅烷、氧气、氢气、氩气、氦气或其组合。在常见的HDP CVD 制程中，淀积工艺通常是由硅烷和氧气的反应来实现，而蚀刻工艺通常是由氩气和氧气的溅射来完成。HDP CVD工艺的淀积工艺可以大致分为两个步骤，第一步是利用无偏置的射频电源淀积一层富氧二氧化硅作为保护层；第二步是用含有偏置的射频电源淀积主体薄膜，由于有第一步所淀积的二氧化硅作为保护层，第二步淀积主体薄膜的过程中，其等离子体的损伤会被保护层部分吸收，因此HDP CVD工艺的淀积工艺的过程其等离子体损伤较小。与传统工艺缺乏等离子体辅助淀积产生的膜会依赖下层表面而显示出不同的淀积特性，另外还有低密度和吸潮性，HDP CVD工艺在同一个反应腔中同步地进行淀积和刻蚀的工艺具有卓越的填孔能力、稳定的淀积质量及可靠的电学特性。因此，根据高密度等离子体沉积工艺自身的特性，采用高密度等离子体沉积工艺形成金属阻挡层31，使得金属阻挡层31具有高密度、低杂质缺陷及对硅片有优良的粘附能力等优点，避免产生空气间隙。
作为示例，请继续参考图8，可以设置高密度等离子体沉积工艺的温度范围为300℃-500℃，例如可以设置高密度等离子体沉积工艺的温度为300℃、400℃或500℃等等。可以设置高密度等离子体沉积工艺的反应腔压力范围为1 Torr-10Torr，例如可以设置高密度等离子体沉积工艺的反应腔压力为1Torr、3Torr、5Torr、7Torr、9Torr或10Torr等等。可以设置高密度等离子体沉积工艺中气体的流量范围为100 sccm-1000sccm，例如可以设置高密度等离子体沉积工艺中气体的流量为100 sccm、300 sccm、500 sccm、700 sccm、900sccm或1000 sccm等等。可以设置高密度等离子体沉积工艺的射频功率范围为1000～8000W，例如可以设置高密度等离子体沉积工艺的射频功率为1000W、3000W、5000W、7000W或8000W等等，从而提升对不同结构及材料进行沉积的适应性，精准可控地降低寄生电容，从而进一步提高半导体器件的可靠性与稳定性。
在一些实施例中，请继续参考图8，金属阻挡层31的厚度小于电极结构32的厚度，使得本实施例的金属阻挡层31的厚度足够薄，不会增加接触结构30的厚度，不会降低半导体器件的集成度。
在一些实施例中，请继续参考图8，电极结构32与金属阻挡层31填充满沟槽20，电极结构32的顶面不低于衬底10的顶面，以形成接触结构30。
在一些实施例中，请继续参考图8，掺杂区11包括导电类型不同的第一导电类型的掺杂区11及第二导电类型的掺杂区11。可以采用离子注入工艺向掺杂区11内注入P型离子，以形成第一类型掺杂阱区，P型离子可以包括但不限于硼（B）离子、镓（Ga）离子、氟化硼（BF2）离子及铟（In）离子等中任一种或多种。可以采用离子注入工艺向掺杂区11内注入N型离子，以形成第二类型掺杂阱区，N型离子可以包括但不限于砷(As)离子、磷(P)离子及氮（N）离子等中任一种或多种。
在一些实施例中，请继续参考图8，第一导电类型为P型，第二导电类型为N型；或第一导电类型为N型，第二导电类型为P型。导电类型为P型的掺杂区11作为正向电极，导电类型为N型的掺杂区11作为负向电极。
在一些实施例中，请继续参考图8，沟槽20的深度d小于或等于掺杂区11的厚度h的一半，以减小对掺杂区11本身功能的影响，提升产品良率。
在一些实施例中，请继续参考图8，沟槽20的深度为50nm-100nm，例如沟槽20的深度可以为50nm、60nm、70nm、80nm、90nm或1000nm等等。
在一些实施例中，请继续参考图8，金属阻挡层31的厚度为1nm-10nm，例如金属阻挡层31的厚度可以为1nm、3nm、5nm、7nm、9nm或10nm等等。本实施例的金属阻挡层31的厚度足够薄，且能够有效避免横向扩散导致的漏电流。
应该理解的是，虽然图1的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，虽然图1中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
在一些实施例中，请继续参考图8，提供了一种半导体结构100，包括衬底10、沟槽20、金属阻挡层31及电极结构32，衬底10内形成有间隔分布的掺杂区11、位于相同导电类型的掺杂区11之间的栅极有源区12，以及位于栅极有源区12的正上方的栅极结构13；沟槽20形成于栅极结构13的相邻的掺杂区11内，沟槽20的底面高于掺杂区11的底面；金属阻挡层31位于沟槽20的底部及侧壁；电极结构32位于金属阻挡层31上。
作为示例，本实施例的半导体结构100首先在栅极结构13的相邻的掺杂区11内形成沟槽20，在沟槽20的底部及侧壁形成金属阻挡层31，再在金属阻挡层31上形成电极结构32组成接触结构30，与传统半导体结构直接在衬底10上沉积金属，利用金属与衬底10反应形成接触结构30相比，本实施例的金属阻挡层31能够有效避免产生横向扩散现象，减小漏电流并提高产品良率及可靠性。
本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。
以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对公开专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种半导体结构制备方法，其特征在于，包括：
提供衬底，所述衬底内形成有间隔分布的掺杂区、位于相同导电类型的掺杂区之间的栅极有源区，以及位于所述栅极有源区的正上方的栅极结构；
于所述栅极结构的相邻的掺杂区内形成沟槽，所述沟槽的底面高于所述掺杂区的底面；
于所述沟槽的底部及侧壁形成金属阻挡层，所述金属阻挡层的材料包括银；
于所述金属阻挡层上形成电极结构。
2.根据权利要求1所述半导体结构制备方法，其特征在于，所述电极结构与所述金属阻挡层填充满所述沟槽，所述电极结构的顶面不低于所述衬底的顶面。
3.根据权利要求1或2所述半导体结构制备方法，其特征在于，所述电极结构的材料包括氩、钴、钨、铂、锰、钛、钽、金、铂、氧化铟锡或其组合。
4.根据权利要求1或2所述半导体结构制备方法，其特征在于，所述金属阻挡层的厚度小于所述电极结构的厚度。
5.根据权利要求1或2所述半导体结构制备方法，其特征在于，于所述沟槽的底部及侧壁形成金属阻挡层的步骤，包括：
采用沉积工艺形成金属阻挡材料层，所述金属阻挡材料层覆盖裸露的衬底的顶面及所述栅极结构的顶面；
于所述金属阻挡材料层的顶面形成图形化掩膜层，所述图形化掩膜层内具有开口图形，所述开口图形覆盖位于所述沟槽的底部及侧壁的金属阻挡材料层，且暴露出位于所述栅极结构正上方的金属阻挡材料层，以及位于所述衬底的顶面的金属阻挡材料层；
以所述图形化掩膜层为掩膜版刻蚀所述金属阻挡材料层，剩余的金属阻挡材料层构成所述金属阻挡层。
6.根据权利要求1或2所述半导体结构制备方法，其特征在于，所述掺杂区包括导电类型不同的第一导电类型的掺杂区及第二导电类型的掺杂区。
7.根据权利要求1或2所述半导体结构制备方法，其特征在于，所述沟槽的深度小于或等于所述掺杂区的厚度的一半。
8.根据权利要求1或2所述半导体结构制备方法，其特征在于，所述沟槽的深度为50nm-100nm。
9.根据权利要求1或2所述半导体结构制备方法，其特征在于，所述金属阻挡层的厚度为1nm-10nm。
10.一种半导体结构，其特征在于，包括：
衬底，所述衬底内形成有间隔分布的掺杂区、位于相同导电类型的掺杂区之间的栅极有源区，以及位于所述栅极有源区的正上方的栅极结构；
沟槽，形成于所述栅极结构的相邻的掺杂区内，所述沟槽的底面高于所述掺杂区的底面；
金属阻挡层，位于所述沟槽的底部及侧壁，所述金属阻挡层的材料包括银；
电极结构，位于所述金属阻挡层上。
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