CN115842023A - 半导体结构和半导体结构的制备方法 - Google Patents

半导体结构和半导体结构的制备方法 Download PDF

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Abstract

本申请实施例涉及半导体领域，提供一种半导体结构及其制备方法，其中，半导体结构包括：衬底，衬底包括核心区以及外围区，且核心区的衬底内具有第一栅极，核心区的第一栅极相对两侧的衬底内具有第一掺杂区，衬底暴露出第一掺杂区的顶面，第一掺杂区的顶面具有介质层；外围区的衬底上具有第二栅极，外围区的第二栅极相对两侧的衬底内具有第二掺杂区；第一导电柱，所述第一导电柱位于所述第一掺杂区内，且凸出于所述衬底表面；第二导电柱，第二导电柱位于第二掺杂区内，且凸出于衬底表面，且第二导电柱位于第二掺杂区内的深度小于第一导电柱位于第一掺杂区内的深度，可以解决现有半导体结构结深变浅，接触通孔过深导致的衬底漏电过大的问题。

Description

半导体结构和半导体结构的制备方法
技术领域
本申请实施例涉及半导体领域，特别涉及一种半导体结构及半导体结构的制备方法。
背景技术
随着集成电路工艺、制程技术的不断发展，为了提高集成电路的集成度，晶体管(MOS)器件的特征尺寸不断缩小。在高介电材料金属栅(HKMG)、鳍式晶体管(Finfet)等工艺节点下，在提升MOS器件的工作速度和降低它的功耗的同时，需要面对一系列问题。
特别是随着源漏区结深变浅，如何改善接触通孔的深度，从而改善半导体结构的衬底漏电过大的问题，提高半导体结构的稳定性，已成为本领域技术人员亟待解决的一个重要问题。
发明内容
本申请实施例提供一种半导体结构及半导体结构的制备方法，可以解决现有半导体结构结深变浅，接触通孔过深导致的衬底漏电过大的问题。
根据本申请一些实施例，本申请实施例一方面提供一种半导体结构的制备方法，包括：提供衬底，衬底包括核心区以及外围区，且核心区以及外围区的衬底上均具有栅极结构，核心区的栅极结构相对两侧的衬底内具有第一掺杂区，外围区的栅极结构相对两侧的衬底内具有第二掺杂区；在外围区的衬底上形成阻挡层，阻挡层位于第二掺杂区表面；在核心区以及外围区的衬底上形成具有开口的掩膜层，且掩膜层还位于阻挡层表面，掩膜层的材料与阻挡层的材料不同；以掩膜层为掩膜，沿所述开口刻蚀核心区的介质层以及第一掺杂区，以在第一掺杂区内形成第一沟槽，同时还沿开口刻蚀外围区的阻挡层以及第二掺杂区，以在第二掺杂区内形成第二沟槽，且第一沟槽的深度大于第二沟槽的深度；形成第一导电柱，第一导电柱填充满第一沟槽且凸出于衬底表面；形成第二导电柱，第二导电柱填充满第二沟槽且凸出于衬底表面。
根据本申请一些实施例，本申请实施例另一方面还提供一种半导体结构，包括：衬底，衬底包括核心区以及外围区，且核心区以及外围区的衬底上均具有栅极结构，核心区的栅极结构相对两侧的衬底内具有第一掺杂区，外围区的栅极结构相对两侧的衬底内具有第二掺杂区；第一导电柱，第一导电柱位于第一掺杂区内，且凸出于衬底表面；第二导电柱，第二导电柱位于第二掺杂区内，且凸出于衬底表面，且第二导电柱位于第二掺杂区内的深度小于第一导电柱位于第一掺杂区内的深度。
本申请一些实施例提供的技术方案至少具有以下优点：本申请一些实施例中，通过在外围区的衬底上形成阻挡层，且阻挡层位于第二掺杂区表面，通过不同材质的刻蚀速率来调整刻蚀深度，从而增大导电接触结构底部与源漏区和衬底直接形成的PN结的耗尽区的距离，进而改善此导电接触结构与半导体衬底的接触处漏电问题。本申请一些实施例降低了第二导电柱位于第二掺杂区内的深度，使得第二导电柱远离源漏区和衬底之间形成的PN结的耗尽区，有利于提高半导体结构的稳定性；另外，第一导电柱位于第一掺杂区内，且凸出于衬底表面；第二导电柱位于第二掺杂区内，且凸出于衬底表面，且第二导电柱位于第二掺杂区内的深度小于第一导电柱位于第一掺杂区内的深度，一方面第一导电柱位于第一掺杂区内的深度保证了核心区与导电柱具有良好的导电性，另一方面可以避免第二导电柱位于第二掺杂区内的深度极大导致第二导电柱可能触及到源漏区和衬底直接形成的PN结的耗尽区，有利于改善半导体结构的衬底漏电过大的问题。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制。
图1为一种半导体结构的结构示意图；
图2～图10为本申请一实施例提供的半导体结构的形成方法中各步骤对应的结构示意图；
图11为本申请一实施例提供的半导体结构的另一种结构示意图；
图12～图20为本申请另一实施例提供的半导体结构的形成方法中各步骤对应的结构示意图。
具体实施方式
目前，现有半导体结构的源漏区结深变浅，但是接触通孔的深度过深，会导致和衬底之间的漏电。
分析发现，导致上述问题的主要原因包括：随着器件尺寸的不断缩小，导电接触结构与源漏极的耗尽区的距离不断变窄，会导致与衬底之间的漏电通道的形成。图1为一种半导体结构示意图，现结合图1进行分析，其中，衬底100包括核心区101以及外围区102，且核心区101内具有第一栅极112，外围区102上具有第二栅极122，第一栅极112相对两侧的核心区101内具有第一掺杂区111，第二栅极122相对两侧的外围区102内具有第二掺杂区121；介质层103，位于核心区101顶部表面；第一导电柱146，第一导电柱146部分位于第一掺杂区111内，且部分凸出于衬底100表面；第二导电柱156，第二导电柱156部分位于第二掺杂区121内，且部分凸出于衬底100表面，且由于生产工艺的统一性，第二导电柱156位于第二掺杂区121内的深度与第一导电柱146位于介质层103内的深度相同。其中，对于半导体PN结，由于界面(P型半导体与N型半导体的接触面)两侧半导体原有化学势的差异导致界面附近能带弯曲，能带弯曲区域载流子浓度下降的界面区域为耗尽区，由于源漏区和衬底之间存在PN界面，第二导电柱156位于第二掺杂区121内的深度比较大，第二导电柱156与耗尽区的距离也较小，因此导电接触结构与半导体结构的衬底接触漏电增大。
其中，掺杂区可以作为半导体结构的源极或漏极，掺杂区离子浓度为高斯掺杂分布，其中，越靠近衬底表面的区域掺杂浓度越小。高掺杂时位于耗尽区两侧的半导体中载流子的浓度差大，多数载流子的扩散运动剧烈，空间电荷区理论上变宽，但是空间电荷区产生的内电场导致少数载流子的漂移运动也剧烈，空间电荷区理论上变窄，最终多数载流子的扩散运动速率与少数载流子的漂移运动速率达到动态平衡，高掺杂时载流子达到动态平衡的时间相比低掺杂时载流子达到动态平衡的时间更短，电子和空穴复合时间缩短，耗尽区的宽度变窄。当第二导电柱156位于第二掺杂区121内的深度相对比较大时，耗尽区两端处于低掺杂区，所形成的耗尽区的厚度较厚，导致第二导电柱156与耗尽区的距离变窄，而且随着器件尺寸微缩，导电柱与耗尽区的距离更小，导电接触结构与半导体结构的衬底接触漏电增大，严重影响半导体结构的稳定性。
本申请一些实施例提供一种半导体结构和半导体结构的制备方法。通过在外围区的衬底上形成阻挡层，且阻挡层位于第二掺杂区表面，来调整刻蚀深度，从而增大导电接触结构底部与源漏端/衬底之间形成的PN结的距离，进而减少此导电接触结构与半导体的衬底之间的漏电。本申请实施例降低了第二导电柱位于第二掺杂区内的深度，使得第二导电柱远离耗尽区，同时通过预处理对第二掺杂区进行离子掺杂，因此，导电接触结构与半导体的接触电阻较小，有利于提高半导体结构的导电性能，且导电接触结构与半导体结构的衬底接触漏电较小，进而有利于提高半导体结构的稳定性。
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合附图对本申请的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本申请各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。
图2～图10本申请一实施例提供的半导体结构的形成方法中各步骤对应的结构示意图。
参考图2，提供衬底200，衬底200包括核心区201以及外围区202，且核心区201的衬底200内具有第一栅极212，核心区201的第一栅极212相对两侧的衬底200内具有第一掺杂区211，衬底200暴露出第一掺杂区211的顶面，第一掺杂区211的顶面具有介质层203；外围区202的衬底200上具有第二栅极222，外围区202的第二栅极222相对两侧的衬底200内具有第二掺杂区221。
在一些实施例中，核心区201用于连接导电结构形成存储单元，外围区202用于连接导电结构形成逻辑单元用于保证核心区的功能得以实现。
衬底200的材料为半导体材料。具体地，在一些实施例中，衬底200的材料为硅。在其他实施例中，衬底的材料也可以为锗、锗硅或碳化硅。
在一些实施例中，核心区201的第一栅极212为埋置栅，外围区202的第二栅极222为平面栅。
其中，核心区201还包括第一栅极侧墙232和第一栅极盖层242。
具体地，第一栅极侧墙232覆盖于第一栅极212的底壁和侧壁，用于阻挡第一栅极212的粒子与第一掺杂区211的粒子的相互扩散。其中，第一栅极侧墙232的材料为金属氧化物，例如，氮化钛、氮化钽、钛或钽。
第一栅极盖层242覆盖在第一栅极212表面，用于将第一栅极212与介质层203隔离，其中，第一栅极盖层242的材料为绝缘材料，例如，二氧化硅、碳化硅或氮化硅。在一些实施例中，第一栅极212的材料为金属钨，在其他实施例中，第一栅极的材料也可以为铜或者铝等其他金属材料。
具体地，在一些实施例中，第一栅极212包括第一栅极第一导电层，在其他实施例中，第一栅极包括依次堆叠的第一栅极第一导电层、第一栅极介质层及第一栅极第二导电层，且第一栅极第一导电层和第一栅极第二导电层的材料可以不同。
外围区202还包括覆盖在衬底200上的第二栅极氧化层252，且第二栅极氧化层252位于衬底200与第二栅极222之间。
具体地，第二栅极氧化层252的材料为绝缘材料，用于将第二栅极222与衬底200隔离，例如，二氧化硅、碳化硅或氮化硅。在一些实施例中，第二栅极氧化层252与第一栅极盖层242材料相同，在其他实施例中，第二栅极氧化层与第一栅极盖层材料也可以不同。
在一些实施例中，第二栅极222的材料为金属钨，在其他实施例中，第二栅极222的材料也可以为铜或者铝等其他金属材料。在一些实施例中，第一栅极212与第二栅极222材料相同，在其他实施例中，第一栅极与第二栅极材料也可以不同。
具体地，在一些实施例中，第二栅极222包括第二栅极第一导电层，在其他实施例中，第二栅极包括依次堆叠的第二栅极第一导电层、第二栅极介质层及第二栅极第二导电层，且第二栅极第一导电层和第二栅极第二导电层的材料可以不同。
第一掺杂区211为N型掺杂区，第二掺杂区221可以为N型掺杂区或P型掺杂区；在一些实施例中，第一掺杂区211和第二掺杂区221为N型掺杂区，衬底200为P型掺杂区，第一掺杂区211和第二掺杂区221内掺杂有N型离子，衬底200掺杂有P型离子。在其他实施例中，掺杂区为P型掺杂区，衬底为N型掺杂区，掺杂区掺杂有P型离子，衬底掺杂有N型离子。具体地，第二掺杂区221的掺杂离子为P型离子中的硼离子，在其他实施例中，掺杂离子还可为N型离子中的磷离子、砷离子和P型离子中的铝离子、氟化硼离子等。
对于第一栅极212，位于第一栅极212一侧的第一掺杂区211作为源极，位于第一栅极212另一侧的第一掺杂区211作为漏极；同理，对于第二栅极222，位于第二栅极222一侧的第二掺杂区221作为源极，位于第二栅极222另一侧的第二掺杂区221作为漏极。
介质层203，位于第一掺杂区211的顶面，其中，介质层203的材料可以为硅、氧化硅、碳化硅、氮化硅等绝缘材料或其他高介电常数材料，在一些实施例中，介质层203覆盖在第一掺杂区211顶面，介质层203还覆盖第一栅极盖层242的上表面。
参考图3，在外围区202的衬底200上形成阻挡层230，阻挡层230位于第二掺杂区221表面。
具体地，阻挡层230还位于外围区202的第二栅极222的侧壁，阻挡层230的材料与介质层203的材料不同。在一些实施例中，阻挡层230的材料为氧化硅，在其他实施例中，阻挡层的材料还可为SiNx、C。
更具体地，被同一材料刻蚀的过程中，阻挡层230的被刻蚀速率小于介质层203的被刻蚀速率。
通过在外围区202的衬底200上形成阻挡层230，且阻挡层230位于第二掺杂区221表面，其中，被同一材料刻蚀的过程中，阻挡层230的被刻蚀速率小于介质层203的被刻蚀速率，因此，来调整在阻挡层230上形成的通孔的时间和在介质层203上形成的通孔的时间存在差异，使在介质层203上形成通孔的过程中，部分第二掺杂区221被刻蚀，从而增大后续在第二掺杂区221沟槽内形成的导电接触结构的底部与后续以第二掺杂区221作为源漏端的PN结的距离，进而减小导电接触结构与半导体结构的衬底之间的漏电电流。
本申请一些实施例中，形成阻挡层的工艺步骤包括：在核心区201以及外围区202的衬底200表面形成连续的初始阻挡膜，然后去除位于核心区201的初始阻挡膜，剩余的初始阻挡膜作为阻挡层230。
具体地，形成的阻挡层230的表面与介质层203的表面齐平；如此，衬底200上的介质层203和阻挡层230的表面为一个平整的面，简化了半导体结构的形貌。另外，通过保证介质层203和阻挡层230的表面为一个平整的面，使得在第二掺杂区221中形成沟槽的深度取决于介质层203和阻挡层230的刻蚀选择比，从而实现精准控制在第二掺杂区221中形成沟槽的深度，进而实现精准控制后续形成的导电接触结构与PN结的距离。
在一些实施例中，采用原子沉积工艺形成初始阻挡膜。在其他实施例中，也可以采用化学气相沉积工艺形成初始阻挡膜。
参考图4，在核心区201以及外围区202的衬底200上形成掩膜层240，且掩膜层240还位于阻挡层230和介质层203表面，掩膜层240的材料与阻挡层230的材料不同。
参考图5，以掩膜层240为掩膜，图案化掩膜层240形成开口，再沿开口刻蚀核心区201的介质层203，以在介质层203内形成第一沟槽261，第一沟槽261暴露出第一掺杂区211的顶面，且还沿开口刻蚀外围区202的阻挡层230以及部分第二掺杂区221，以在阻挡层230和第二掺杂区221内形成第二沟槽262，且第一沟槽261位于第一掺杂区211的深度大于第二沟槽262位于第二掺杂区221中的深度，如此，进一步增加了，第二沟槽262底部(后续形成导电接触结构的底部)与PN结的距离，有利于减小后续形成的导电接触结构与半导体结构的衬底接触漏电，有利于提高半导体结构的稳定性。
在一些实施例中，采用湿法刻蚀工艺去除部分掩膜层240和介质层203，形成第一沟槽261；如此，第一沟槽261暴露出第一掺杂区211的顶面，后续形成填充第一沟槽261的导电柱就可以和第一掺杂区211内掺杂离子浓度最大的区域接触，有利于提高金属/半导体接触性能。在其他实施例中，也可以采用干法刻蚀工艺去除部分掩膜层和介质层，形成第一沟槽；同理，在一些实施例中，采用湿法刻蚀工艺去除部分掩膜层240、阻挡层230和第二掺杂区221，形成第二沟槽262；如此，第二沟槽262暴露出第二掺杂区221的侧壁，后续形成填充第二沟槽262的导电柱就可以和第二掺杂区221内掺杂离子浓度最大的区域接触，有利于提高金属/半导体接触性能。在其他实施例中，也可以采用干法刻蚀工艺去除部分掩膜层、阻挡层和第二掺杂区，形成第二沟槽。
参考图6，在核心区201的衬底200上形成第一掩膜层241，对第二沟槽262进行预处理，以提高第二沟槽262露出的第二掺杂区221的掺杂离子的浓度；预处理后去除第一掩膜层241。
在一些实施例中，预处理包括：第一步预处理向第二沟槽262露出第二掺杂区221表面掺杂氟离子；第二步预处理向第二沟槽262露出的第二掺杂区221表面掺杂与第二掺杂区221的掺杂离子类型相同的离子。通过掺杂氟离子和额外注入与第二掺杂区的掺杂离子类型相同的离子，提高第二沟槽露出的第二掺杂区的掺杂离子的浓度，降低金属/半导体的接触电阻。
具体地，在一些实施例中，掺杂离子为P型离子中的硼离子和铝离子，其他一些实施例中，掺杂离子还可为N型离子中的磷离子、砷离子等。
在其他实施例中，对第一沟槽以及第二沟槽都进行预处理。
参考图7，形成金属层204，金属层204位于第一沟槽261表面、第二沟槽262表面以及掩膜层240表面，在一些实施例中，金属层204的材料为钴，在其他实施例中，金属层的材料还可为镍，钛等金属。
具体地，在一些实施例中，通过真空蒸发技术形成金属层204，在其他实施例中，还可通过溅射技术或气相沉积技术形成金属层。
在其他实施例中，形成金属层，金属层仅位于第二沟槽表面以及第二沟槽正上方的掩膜层表面。
参考图8，形成第一金属硅化物层245以及第二金属硅化物层255。
具体地，形成第一金属硅化物层245以及第二金属硅化物层255的工艺步骤包括：对金属层204进行退火处理，金属层204与第一掺杂区211发生反应，以形成第一金属硅化物层245，金属层204与第二掺杂区221发生反应，以形成第二金属硅化物层255；去除未发生反应的金属层204。
在一些实施例中，第一金属硅化物层245的材料为硅化钴，用于降低扩散区的电阻和金属/半导体接触孔的接触电阻；在其他实施例中，第一金属硅化物层可以为硅化钛或硅化镍等金属硅化物；同理，在一些实施例中，第二金属硅化物层255的材料为硅化钴，用于降低扩散区的电阻和金属/半导体接触孔的接触电阻，在其他实施例中，第二金属硅化物层可以为硅化钛或硅化镍等金属硅化物。
在一些实施例中，第二金属硅化物层255和第一金属硅化物层245的材料相同，在其他实施例中，第二金属硅化物层和第一金属硅化物层的材料也可以不同。
在其他实施例中，仅形成第二金属硅化物层。
参考图9和图10，形成第一导电柱246以及第二导电柱256。其中，第一导电柱246填充满第一沟槽261且凸出于衬底200表面，第二导电柱256填充满第二沟槽262且凸出于衬底200表面。
具体地，形成第一导电柱246以及第二导电柱256的工艺步骤包括：形成填充满第一沟槽261、第二沟槽262以及开口的导电膜250，且导电膜250还位于掩膜层240顶面；去除高于掩膜层240顶面的导电膜250，位于核心区201的剩余导电膜250作为第一导电柱246，位于外围区202的剩余导电膜250作为第二导电柱256，去除掩膜层240。
具体地，参考图9，形成填充满第一沟槽261、第二沟槽262以及开口的导电膜250，且导电膜250还位于掩膜层240顶面。
在一些实施例中，导电膜250的材料为钨；在其他实施例中，导电膜的材料还可以为银等金属。
参考图10，去除高于掩膜层240顶面的导电膜250，位于核心区201的剩余导电膜250作为第一导电柱246，位于外围区202的剩余导电膜250作为第二导电柱256，去除掩膜层。
需要说明的是，在一些实施例中，第一金属硅化物层245位于第一沟槽261底面，且位于第一导电柱246与第一掺杂区211之间；第二金属硅化物层255位于第二沟槽262底面，且位于第二导电柱256与所述第二掺杂区221之间。
具体地，第一金属硅硅化物245与第二金属硅化物层255的接触电阻较小，有利于提高导电接触结构和第二掺杂区221具有更好的导电效果。
在一些实施例中，第二金属硅化物层255位于第二沟槽底面和第二掺杂区221侧璧形成凹槽；如此，第二金属硅化物层255与第二掺杂区221具有较大的接触面积，接触面积越大，第二金属硅化物层255与第二掺杂区221之间的接触电阻越小，有利于提高第二金属硅化物层255与第二掺杂区221的导电效果，进而提高半导体结构的性能。
在一些实施例中，通过在外围区的衬底上形成阻挡层，且阻挡层位于第二掺杂区表面，通过不同材质的刻蚀速率来调整刻蚀深度，从而增大导电接触结构底部与源漏端/衬底之间形成的PN结的距离，进而调整此导电接触结构与半导体结构的衬底之间的接触漏电。本申请一些实施例降低了第二导电柱位于第二掺杂区内的深度，使得第二导电柱远离耗尽区，有利于改善半导体结构的衬底漏电过大的问题，进而有利于提高半导体结构的稳定性；另外，第一导电柱位于第一掺杂区内，且凸出于衬底表面；第二导电柱位于第二掺杂区内，且凸出于衬底表面，且第二导电柱位于第二掺杂区内的深度小于第一导电柱位于第一掺杂区内的深度，一方面第一导电柱位于第一掺杂区内的深度保证了核心区与导电柱具有良好的导电性，另一方面可以避免第二导电柱位于第二掺杂区内的深度极大而导致半导体结构的衬底漏电过大的问题。图12～图20为本申请另一实施例提供的半导体结构的形成方法中各步骤对应的结构示意图。
参考图12，提供衬底300，衬底300包括核心区301以及外围区302，且核心区301的衬底300内具有第一栅极312，核心区301的第一栅极312相对两侧的衬底300内具有第一掺杂区311，衬底300暴露出第一掺杂区311的顶面，第一掺杂区311的顶面具有介质层303；外围区302的衬底300上具有第二栅极322，外围区302的第二栅极322相对两侧的衬底300内具有第二掺杂区321。
参考图13，在外围区302和核心区301的衬底300上沉积阻挡层，再通过化学机械抛光或者刻蚀，形成具有预设厚度的阻挡层330，阻挡层330位于第二掺杂区321表面以及介质层303表面。
具体地，垂直于衬底300的方向上，阻挡层330的厚度为5-20nm，经发明人发现，厚度为5-20nm的时候，第二导电柱在第二掺杂区内的刻蚀深度低于第一导电柱在第一掺杂区内的刻蚀深度。
图14～图20中各步骤对应的半导体结构的形成方法与图4～图10中各步骤对应的半导体结构的形成方法相同，在这里不过多赘述。
在一些实施例中，通过在外围区和核心区的衬底上形成阻挡层，阻挡层位于第二掺杂区表面以及介质层表面。一方面，通过调整阻挡层在介质层表面的厚度，进而调整第一导电柱位于第一掺杂区的深度，保证第一导电柱与第一掺杂区有良好的导电性能；另一方面，通过调整阻挡层在第二掺杂区表面的厚度，利用不同材质的刻蚀速率不同保证在第二掺杂区刻蚀深度低于在第一掺杂区刻蚀深度，从而第二导电柱远离耗尽区，有利于改善半导体结构的衬底漏电过大的问题，进而有利于提高半导体结构的稳定性。
本申请一些实施例提供一种半导体结构的制备方法，该半导体结构的制备方法可以形成下一些实施例提供的半导体结构，以下将结合附图对本申请一些实施例提供的半导体结构进行详细说明。
图10为本申请一实施例提供的半导体结构的一种结构示意图。
参考图10，半导体结构包括：衬底200，衬底200包括核心区201以及外围区202，且核心区201的衬底200内具有第一栅极212，核心区201的第一栅极212相对两侧的衬底200内具有第一掺杂区211，衬底200暴露出第一掺杂区211的顶面，第一掺杂区211的顶面具有介质层203；外围区202的衬底200上具有第二栅极222，外围区202的第二栅极222相对两侧的衬底200内具有第二掺杂区221；第一导电柱246位于第一掺杂区211内，且凸出于衬底200表面；第二导电柱256位于第二掺杂区221内，且凸出于衬底200表面，且第二导电柱256位于第二掺杂区221内的深度小于第一导电柱246位于第一掺杂区211内的深度。
在一些实施例中，核心区201用于连接导电结构形成存储单元，外围区202用于连接导电结构形成逻辑单元用于保证核心区的功能得以实现。
衬底200的材料为半导体材料。具体地，在一些实施例中，衬底200的材料为硅。在其他实施例中，衬底的材料也可以为锗、锗硅或碳化硅。
在一些实施例中，核心区201的第一栅极212为埋置栅，外围区202的第二栅极222为平面栅。
其中，核心区101还包括第一栅极侧墙232和第一栅极盖层242。
具体地，第一栅极侧墙232覆盖于第一栅极212的底壁和侧壁，用于阻挡第一栅极212的粒子与第一掺杂区211的粒子的相互扩散。其中，第一栅极侧墙232的材料为金属氧化物，例如，氮化钛、氮化钽、钛或钽。
第一栅极盖层242覆盖在第一栅极212表面，用于将第一栅极212与介质层203隔离，其中，第一栅极盖层242的材料为绝缘材料，例如，二氧化硅、碳化硅或氮化硅。在一些实施例中，第一栅极212的材料为金属钨，在其他实施例中，第一栅极的材料也可以为铜或者铝等其他金属材料。
具体地，在一些实施例中，第一栅极212包括第一栅极第一导电层，在其他实施例中，第一栅极包括依次堆叠的第一栅极第一导电层、第一栅极介质层及第一栅极第二导电层，且第一栅极第一导电层和第一栅极第二导电层的材料可以不同。
外围区202还包括覆盖在衬底200上的第二栅极氧化层252，且第二栅极氧化层252位于衬底200与第二栅极222之间。
具体地，第二栅极氧化层252的材料为绝缘材料，用于将第二栅极222与衬底200隔离，例如，二氧化硅、碳化硅或氮化硅。在一些实施例中，第二栅极氧化层252与第一栅极盖层242材料相同，在其他实施例中，第二栅极氧化层与第一栅极盖层材料也可以不同。
在一些实施例中，第二栅极222的材料为金属钨，在其他实施例中，第二栅极222的材料也可以为铜或者铝等其他金属材料。在一些实施例中，第一栅极212与第二栅极222材料相同，在其他实施例中，第一栅极与第二栅极材料也可以不同。
具体地，在一些实施例中，第二栅极222包括第二栅极第一导电层，在其他实施例中，第二栅极包括依次堆叠的第二栅极第一导电层、第二栅极介质层及第二栅极第二导电层，且第二栅极第一导电层和第二栅极第二导电层的材料可以不同。
第一掺杂区211为N型掺杂区，第二掺杂区221可以为N型掺杂区或P型掺杂区；在一些实施例中，第一掺杂区211和第二掺杂区221为N型掺杂区，衬底200为P型掺杂区，第一掺杂区211和第二掺杂区221内掺杂有N型离子，衬底200掺杂有P型离子。在其他实施例中，掺杂区为P型掺杂区，衬底为N型掺杂区，掺杂区掺杂有P型离子，衬底掺杂有N型离子。具体地，第二掺杂区221的掺杂离子为P型离子中的硼离子，在其他实施例中，掺杂离子还可为N型离子中的磷离子、砷离子和P型离子中的铝离子、氟化硼离子等。
对于第一栅极212，位于第一栅极212一侧的第一掺杂区211作为源极，位于第一栅极212另一侧的第一掺杂区211作为漏极；同理，对于第二栅极222，位于第二栅极222一侧的第二掺杂区221作为源极，位于第二栅极222另一侧的第二掺杂区221作为漏极。
介质层203，位于第一掺杂区211的顶面，其中，介质层203的材料可以为硅、氧化硅、碳化硅、氮化硅等绝缘材料或其他高介电常数材料，在一些实施例中，介质层203覆盖在第一掺杂区211顶面，介质层203还覆盖第一栅极盖层242的上表面。
第一导电柱246位于第一掺杂区211内，且凸出于衬底200表面，有利于核心区与导电柱具有良好的导电性。
具体地，在一些实施例中，第二导电柱256和第一导电柱246的材料一样，均为钨，其他实施例中，第二导电柱和第一导电柱的材料可以不同。
第二导电柱256位于第二掺杂区221内，且凸出于衬底200表面，且第二导电柱256位于第二掺杂区221内的深度小于第一导电柱246位于介质层203内的深度。
这样，第二导电柱256与第二掺杂221内的PN结耗尽区的距离增大，受高掺杂离子浓度影响，PN结耗尽区的宽度变窄，有利于掺杂离子在金属/半导体接触处通过高掺杂离子浓度制备优良的欧姆接触，有效避免导电接触结构与半导体的接触电阻阻值过大的情况，有利于提高半导体结构的稳定性。
第一金属硅化物层245位于第一导电柱246与第一掺杂区211之间；第二金属硅化物层255位于第二导电柱256与所述第二掺杂区221之间，且第二金属硅化物层255位于第二导电柱256底面。
在一些实施例中，第一金属硅化物层245的材料为硅化钴，用来降低扩散区的电阻和金属/半导体接触孔的接触电阻；在其他实施例中，第一金属硅化物层还可为硅化钛或硅化镍等金属硅化物，同理，在一些实施例中，第二金属硅化物层255和第一金属硅化物层245的材料相同，在其他实施例中，第二金属硅化物层和第一金属硅化物层的材料也可以不同，因此，第二金属硅化物层的接触电阻较小，有利于提高第二导电柱和第二掺杂区的导电效果。
图11为本申请一实施例提供的半导体结构的另一种结构示意图。
参考图11，在其他实施例中，第二金属硅化物层位于第二导电柱底面和侧面，因此，第二金属硅化物层与第二掺杂区具有较大的接触面积，接触面积越大，第二金属硅化物层与第二掺杂区之间的接触电阻越小，有利于提高第二金属硅化物层与第二掺杂区的导电效果，进而提高半导体结构的稳定性。
继续参考图10，第二金属硅化物层255内还具有氟离子。通过掺杂氟离子和额外注入与第二掺杂区的掺杂离子类型相同的离子，提高第二沟槽露出的第二掺杂区的掺杂离子的浓度，降低金属/半导体的接触电阻。
相应的，本申请另一实施例还提供一种半导体结构，本申请另一实施例提供的半导体结构与前述实施例提供的半导体结构大致相同，主要区别包括本申请另一实施例提供的半导体结构的第一导电柱位于第一掺杂区内的深度小于前述实施例提供的半导体结构的第一导电柱位于第一掺杂区内的深度，且本申请另一实施例提供的半导体结构的第二导电柱位于第二掺杂区内的深度也小于前述实施例提供的半导体结构的第二导电柱位于第二掺杂区内的深度。以下将结合附图对本申请另一实施例提供的半导体结构进行详细说明。
图20为本申请另一实施例提供的半导体结构的一种结构示意图。
参考图20，半导体结构包括：衬底300，衬底300包括核心区301以及外围区302，且核心区301的衬底300内具有第一栅极312，核心区301的第一栅极312相对两侧的衬底300内具有第一掺杂区311，衬底300暴露出第一掺杂区311的顶面，第一掺杂区311的顶面具有介质层303；外围区302的衬底300上具有第二栅极322，外围区302的第二栅极322相对两侧的衬底300内具有第二掺杂区321；第一导电柱346位于第一掺杂区311内，且凸出于衬底300表面；第二导电柱356位于第二掺杂区321内，且凸出于衬底300表面，且第二导电柱356位于第二掺杂区321内的深度小于第一导电柱346位于第一掺杂区311内的深度。
本申请另一实施例提供的半导体结构与前述实施例提供的半导体结构大致相同，在这里就不过多赘述。
由于上述实施例与本实施例相互对应，因此本实施例可与上述实施例互相配合实施。上述实施例中提到的相关技术细节在本实施例中依然有效，在上述实施例中所能达到的技术效果在本实施例中也同样可以实现，为了减少重复，这里不再赘述。相应地，本实施例中提到的相关技术细节也可应用在上述实施例中；本领域的普通技术人员可以理解，上述各实施例是实现本申请的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本申请的精神和范围。

Claims (16)

1.一种半导体结构的制备方法，其特征在于，包括：
提供衬底，所述衬底包括核心区以及外围区，且所述核心区的所述衬底内具有第一栅极，所述核心区的所述第一栅极相对两侧的所述衬底内具有第一掺杂区，所述衬底暴露出所述第一掺杂区的顶面，所述第一掺杂区的顶面具有介质层；所述外围区的所述衬底上具有第二栅极，所述外围区的所述第二栅极相对两侧的所述衬底内具有第二掺杂区；
在所述外围区的所述衬底上形成阻挡层，所述阻挡层位于所述第二掺杂区表面；
在所述核心区以及所述外围区的所述衬底上形成具有开口的掩膜层，且所述掩膜层还位于所述阻挡层和所述介质层表面，所述掩膜层的材料与所述阻挡层的材料不同；
以所述掩膜层为掩膜，沿所述开口刻蚀所述核心区的所述介质层以及所述第一掺杂区，以在所述第一掺杂区内形成第一沟槽，且还沿所述开口刻蚀所述外围区的所述阻挡层以及所述第二掺杂区，以在所述第二掺杂区内形成第二沟槽，且所述第一沟槽的深度大于所述第二沟槽的深度；
形成第一导电柱，所述第一导电柱填充满所述第一沟槽且凸出于所述衬底表面；
形成第二导电柱，所述第二导电柱填充满所述第二沟槽且凸出于所述衬底表面。
2.如权利要求1所述的半导体结构的制备方法，其特征在于，所述阻挡层还位于所述外围区的所述第二栅极的侧壁。
3.如权利要求1所述的半导体结构的制备方法，其特征在于，所述阻挡层的材料包括氧化硅或者氮化硅。
4.如权利要求1所述的半导体结构的制备方法，其特征在于，形成所述阻挡层的工艺步骤包括：
在所述核心区以及所述外围区的所述衬底表面形成连续的初始阻挡膜；
去除位于所述核心区的所述初始阻挡膜，剩余的所述初始阻挡膜作为所述阻挡层。
5.如权利要求1所述的半导体结构的制备方法，其特征在于，所述第二掺杂区内具有掺杂离子，所述掺杂离子为N型离子或者P型离子中的一者，所述制备方法还包括：
对所述第二沟槽进行预处理，以提高所述第二沟槽露出的所述第二掺杂区的所述掺杂离子的浓度。
6.如权利要求5所述的半导体结构的制备方法，其特征在于，所述预处理包括：第一步预处理，所述第一步预处理向所述第二沟槽露出的所述第二掺杂区表面掺杂氟离子；第二步预处理，所述第二步预处理向所述第二沟槽露出的所述第二掺杂区表面掺杂与第二掺杂区的掺杂离子类型相同的离子，且所述与第二掺杂区的掺杂离子类型相同的离子为N型离子或者P型离子。
7.如权利要求6所述的半导体结构的制备方法，其特征在于，所述掺杂离子为P型离子，所述掺杂离子类型相同的离子包括氟化硼离子。
8.如权利要求1所述的半导体结构的制备方法，其特征在于，在形成所述第一导电柱和所述第二导电柱之前，还包括：
在所述第一沟槽表面形成第一金属硅化物层，所述第一金属硅化物层位于所述第一导电柱与所述第一掺杂区之间；
在所述第二沟槽表面形成第二金属硅化物层，所述第二金属硅化物层位于所述第二导电柱与所述第二掺杂区之间。
9.如权利要求8所述的半导体结构的制备方法，其特征在于，形成所述第一金属硅化物层以及所述第二金属硅化物层的工艺步骤包括：
形成金属层，所述金属层位于所述第一沟槽表面、所述第二沟槽表面以及所述第二沟槽正上方的所述阻挡层表面；
进行退火处理，所述金属层与所述第一掺杂区发生反应，以形成所述第一金属硅化物层，所述金属层与所述第二掺杂区发生反应，以形成所述第二金属硅化物层；
去除未发生反应的所述金属层。
10.如权利要求1所述的半导体结构的制备方法，其特征在于，形成所述第一导电柱以及所述第二导电柱的工艺步骤包括：
形成填充满所述第一沟槽、所述第二沟槽以及所述开口的导电膜，且所述导电膜还位于所述掩膜层顶面；
去除高于所述掩膜层顶面的所述导电膜，位于所述核心区的剩余所述导电膜作为所述第一导电柱，位于所述外围区的剩余所述导电膜作为所述第二导电柱。
11.如权利要求1所述的半导体结构的制备方法，其特征在于，在形成所述第一导电柱以及所述第二导电柱之后，还包括：去除所述掩膜层。
12.一种半导体结构，其特征在于，包括：
衬底，所述衬底包括核心区以及外围区，且所述核心区的所述衬底内具有第一栅极，所述核心区的所述第一栅极相对两侧的所述衬底内具有第一掺杂区，所述衬底暴露出所述第一掺杂区的顶面，所述第一掺杂区的顶面具有介质层；所述外围区的所述衬底上具有第二栅极，所述外围区的所述第二栅极相对两侧的所述衬底内具有第二掺杂区；
第一导电柱，所述第一导电柱位于所述第一掺杂区内，且凸出于所述衬底表面；
第二导电柱，所述第二导电柱位于所述第二掺杂区内，且凸出于所述衬底表面，且所述第二导电柱位于所述第二掺杂区内的深度小于所述第一导电柱位于所述第一掺杂区内的深度。
13.如权利要求12所述的半导体结构，其特征在于，还包括：
第一金属硅化物层，所述第一金属硅化物层位于所述第一导电柱与所述第一掺杂区之间；
第二金属硅化物层，所述第二金属硅化物层位于所述第二导电柱与所述第二掺杂区之间。
14.如权利要求13所述的半导体结构，其特征在于，所述第二金属硅化物层位于所述第二导电柱底面。
15.如权利要求14所述的半导体结构，其特征在于，所述第二金属硅化物层还位于所述第二导电柱侧面。
16.如权利要求13所述的半导体结构，其特征在于，所述第二金属硅化物层内还具有氟离子。
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