KR20180062817A - 트랜치 내에 다중 라이너층을 포함하는 반도체 장치 - Google Patents

트랜치 내에 다중 라이너층을 포함하는 반도체 장치 Download PDF

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KR20180062817A
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liner layer
region
peripheral circuit
gate electrode
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한승욱
이욱열
홍수진
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삼성전자주식회사
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Abstract

본 발명의 반도체 장치는 반도체 기판과, 상기 반도체 기판에 활성 영역을 한정하는 트랜치 소자 분리층과, 상기 트랜치 소자 분리층이 형성된 트랜치의 내벽에 형성된 다중 라이너층을 포함한다. 상기 다중 라이너층은 상기 트랜치의 내벽에 형성된 제1 라이너층, 상기 제1 라이너층 상에 형성된 제2 라이너층 및 상기 제2 라이너층 상에 형성된 제3 라이너층을 포함한다.

Description

트랜치 내에 다중 라이너층을 포함하는 반도체 장치{semiconductor device including multi-liner layer in a trench}
본 발명의 기술적 사상은 반도체 장치에 관한 것으로서, 보다 상세하게는 트랜치 내에 라이너층을 포함하는 반도체 장치에 관한 것이다.
반도체 장치가 고집적화에 따라 트랜지스터의 안정적인 동작을 확보하는데 어려움이 있다. 반도체 장치에 포함되는 트랜지스터는 트랜치 소자 분리층에 의해 한정되는 활성 영역을 포함할 수 있다. 트랜치 소자 분리층은 활성 영역과 물리적으로 또는 전기적으로 명확히 분리되어야 트랜지스터가 안정적으로 동작할 수 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 활성 영역을 트랜치 소자 분리층과 물리적 또는 전기적으로 명확히 분리할 수 있게 트랜치 내에 다중 라이너층을 갖는 반도체 장치를 제공하는데 있다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상의 일 실시예에 의한 반도체 장치는 반도체 기판과, 상기 반도체 기판에 활성 영역을 한정하는 트랜치 소자 분리층과, 상기 트랜치 소자 분리층이 형성된 트랜치의 내벽에 형성된 다중 라이너층을 포함한다.
상기 다중 라이너층은 상기 트랜치의 내벽에 형성된 제1 라이너층, 상기 제1 라이너층 상에 형성된 제2 라이너층 및 상기 제2 라이너층 상에 형성된 제3 라이너층을 포함한다.
본 발명의 일 실시예에 있어서, 상기 제2 라이너층은 상기 제1 라이너층보다 전하 트랩 밀도가 높고 상기 제3 라이너층보다 전하 트랩 밀도가 낮을 수 있다. 상기 제2 라이너층은 전하가 트랩될 수 있는 전하 트랩층일 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 라이너층은 실리콘 산화층(SixOy layer, x, y는 양의 상수)으로 구성되고, 제2 라이너층은 실리콘 산화 질화층(SiOxNy layer, x, y는 양의 상수)으로 구성되고, 상기 제3 라이너층은 실리콘 질화층(SixNy layer, x, y는 양의 상수)으로 구성될 수 있다.
또한, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 장치는 셀 영역과 주변 회로 영역을 갖는 반도체 기판과, 상기 셀 영역 및 주변 회로 영역의 상기 반도체 기판에 활성 영역을 한정하는 트랜치 소자 분리층과, 상기 셀 영역 및 주변 회로 영역의 상기 트랜치 소자 분리층이 형성된 트랜치의 내벽에 형성된 다중 라이너층과, 상기 셀 영역 상에 형성된 셀 트랜지스터와, 상기 주변 회로 영역 상에 형성된 주변 회로 트랜지스터를 포함한다.
상기 셀 영역 및 주변 회로 영역중 적어도 어느 하나에 형성된 상기 다중 라이너층은 상기 트랜치의 내벽에 형성된 제1 라이너층, 상기 제1 라이너층 상에 형성된 제2 라이너층 및 상기 제2 라이너층 상에 형성된 제3 라이너층을 포함한다.
본 발명의 일 실시예에 있어서, 상기 주변 회로 트랜지스터는 비매립 트랜지스터로 구성되고, 상기 비매립 트랜지스터는 상기 주변 회로 영역의 상기 반도체 기판 상에 상기 활성 영역 및 트랜치 소자 분리층을 가로지르는 주변 회로 게이트 전극과, 상기 주변 회로 게이트 전극의 양측의 상기 활성 영역에 형성된 소스 및 드레인 영역을 포함할 수 있다.
본 발명의 기술적 사상의 반도체 장치는 활성 영역을 트랜치 소자 분리층과 물리적 또는 전기적으로 명확히 구분할 수 있게 트랜치 내에 다중 라이너층을 가질 수 있다. 다중 라이너층은 트랜치의 내벽에 형성된 제1 라이너층, 상기 제1 라이너층 상에 형성된 제2 라이너층 및 상기 제2 라이너층 상에 형성된 제3 라이너층을 포함한다. 상기 제2 라이너층은 상기 제1 라이너층보다 전하 트랩 밀도가 높고 상기 제3 라이너층보다 전하 트랩 밀도가 낮을 수 있다.
이에 따라, 본 발명의 기술적 사상의 반도체 장치는 트랜지스터 동작시 캐리어, 예컨대 전자가 다중 라이너층에 트랩되어 트랜지스터 동작 특성을 향상시킬 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 반도체 장치의 레이아웃도이다.
도 2 및 도 3은 각각 도 1의 Y1-Y1'및 X-X1'에 따른 단면도들이다.
도 4는 본 발명의 기술적 사상의 일 실시예에 반도체 장치를 설명하기 위한 평면도이다.
도 5는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 장치를 설명하기 위해 도 4의 A-A'선 및 B-B'선을 따라 절단한 결합 단면도이다.
도 6은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 장치를 설명하기 위해 도 4의 C-C'선, 및 E-E'선을 따라 절단한 결합 단면도이다.
도 7은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 장치를 설명하기 위해 도 4의 D-D'선을 따라 절단한 결합 단면도이다.
도 8은 도 7의 F 부분에 대한 확대 단면도이다.
도 9 내지 도 13은 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위해 도 1의 A-A' 선, B-B'선 및 C-C' 선을 따라 절단한 결합 공정 단면도들이다.
도 14는 본 발명의 실시예에 따른 반도체 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략적인 블록도이다.
도 15는 본 발명의 실시예에 따른 반도체 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략적인 블록도이다.
도 16은 본 발명에 따른 실시예에 따른 반도체 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략적인 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 도면에 있어서 동일한 참조번호는 동일한 구성 요소를 나타낼 수 있다. 이하 실시예들은 각각 하나로써 구성되거나 실시예들을 결합하여 구성할 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 반도체 장치의 레이아웃도이고, 도 2 및 도 3은 각각 도 1의 Y1-Y1'및 X-X1'에 따른 단면도들이다.
구체적으로, 반도체 장치(10)는 트랜지스터, 예컨대 모스(MOS) 트랜지스터를 포함할 수 있다. 반도체 장치(10)는 반도체 기판(12)에 형성된 활성 영역(AR, active region), 트랜치 소자 분리층(16, trench isolation layer) 및 다중 라이너층(30, multi liner layer)을 포함할 수 있다.
반도체 기판(12)은 실리콘(Si) 또는 게르마늄(Ge) 중에서 선택된 적어도 하나를 포함하는 기판일 수 있다. 예컨대, 반도체 기판(12)은 실리콘 기판일 수 있다. 트랜치 소자 분리층(16)은 트랜치 소자 분리 영역(TIR, trench isolation region)일 수 있다. 트랜치 소자 분리 영역(TIR)은 얕은 트랜치 소자 분리 영역(shallow trench isolation region)일 수 있다.
반도체 기판(12)에서 트랜치 소자 분리층(16)으로 인하여 활성 영역(AR)이 한정될 수 있다. 트랜치 소자 분리층(16)은 반도체 기판(12)을 식각하여 마련된 트랜치(13)의 내부에 매립된 절연층을 포함할 수 있다. 트랜치 소자 분리층(16)은 실리콘 산화물(silicon oxide), 실리콘 질화물(silicon nitride) 또는 실리콘 산화 질화물(silicon oxynitride) 중에서 선택된 적어도 하나를 포함할 수 있다. 일 실시예에서, 트랜치 소자 분리층(16)은 실리콘 산화물로 형성될 수 있다. 활성 영역(AR)은 반도체 기판(12)으로 구성될 수 있다.
다중 라이너층(30)은 트랜치(13)의 내벽에 형성될 수 있다. 다중 라이너층(30)은 트랜치(13)의 측벽 및 바닥에 형성될 수 있다. 다중 라이너층(30)은 트랜치(13)의 내벽에 형성된 제1 라이너층(24), 제1 라이너층(24) 상에 형성된 제2 라이너층(26) 및 제2 라이너층(26) 상에 형성된 제3 라이너층(28)을 포함할 수 있다.
제2 라이너층(26)은 제1 라이너층(24)보다 전하 트랩 밀도가 높고 제3 라이너층(28)보다 전하 트랩 밀도가 낮을 수 있다. 제2 라이너층(26)은 반도체 장치(10)의 동작시 전하, 예컨대 전자가 트랩될 수 있는 전하 트랩층일 수 있다.
일 실시예에서, 제2 라이너층(26)은 제1 라이너층(24)보다 낮은 두께를 가지며, 제3 라이너층(28)보다 낮은 두께를 가질 수 있다. 일 실시예에서, 제2 라이너층(26)은 제1 라이너층(24)보다 낮은 두께를 가지며, 제3 라이너층(28)보다 높은 두께를 가질 수 있다.
일 실시예에 있어서, 제1 라이너층(24)은 실리콘 산화층(SixOy layer, x, y는 양의 상수)으로 구성될 수 있다. 제2 라이너층(26)은 실리콘 산화 질화층(SiOxNy layer, x, y는 양의 상수, silicon oxynitride layer)으로 구성될 수 있다. 제3 라이너층(28)은 실리콘 질화층(SixNy layer, x, y는 양의 상수)으로 구성될 수 있다.
일 실시예에 있어서, 제1 라이너층(24)은 열 산화 방식에 의해 형성된 실리콘 산화층이고, 제2 라이너층(26) 및 제3 라이너층(28)은 각각 증착 방식에 의해 형성된 실리콘 산화 질화층(SiOxNy layer, x, y는 양의 상수) 및 실리콘 질화층(SixNy layer, x, y는 양의 상수)일 수 있다. 증착 방식은 화학 기상 증착(Chemical Vapor Deposition: CVD) 또는 원자층 증착(Atomic Layer Deposition: ALD)일 수 있다.
반도체 장치(10)는 반도체 기판(12) 상에서 제1 방향(Y 방향)으로 활성 영역(AR)을 가로 지르면서 트랜치 소자 분리층(16)까지 연장된 게이트 전극(18)을 포함할 수 있다. 게이트 전극(18)은 도핑된 반도체, 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물 또는 텅스텐 질화물 등) 또는 금속(예를 들어, 루테늄, 이리듐, 티타늄, 텅스텐 또는 탄탈륨등) 중에서 선택된 적어도 하나를 포함할 수 있다. 게이트 전극(18)은 게이트 라인(GL)일 수 있다. 제1 방향(Y 방향)은 게이트 전극(18)이나 게이트 라인(GL)과 평행한 방향일 수 있다.
반도체 기판(12) 상의 게이트 전극(18)의 하부에는 게이트 절연층(17)이 위치할 수 있다. 게이트 절연층(17)은 고유전 물질, 산화물, 질화물 또는 산화 질화물 중에서 선택된 적어도 하나를 포함할 수 있다. 고유전 물질은 질화물의 유전 상수에 비하여 높은 유전 상수를 갖는 절연 물질일 수 있다. 예컨대, 고유전 물질은 산화 하프늄 또는 산화 알루미늄 등과 같은 절연성 금속 산화물 중에서 선택된 적어도 하나일 수 있다.
반도체 장치(10)는 반도체 기판(12) 상에서 제1 방향(Y 방향)과 수직한 제2 방향(X 방향)으로 게이트 전극(18)에 의해 분리된 불순물 영역(20)을 포함할 수 있다. 제2 방향(X 방향)은 제1 방향(Y 방향)과 수직한 방향으로 게이트 전극(18)이나 게이트 라인(GL)과 수직한 방향일 수 있다. 불순물 영역(20)은 반도체 기판(12)에 P형 불순물, 예컨대 보론(B)을 주입한 P형 불순물 영역일 수 있다. 불순물 영역(20)은 N형 불순물, 예컨대 인(P) 또는 비소(As)를 주입하여 형성된 N형 불순물 영역일 수 있다.
불순물 영역(20)은 소스 영역(S) 및 드레인 영역(D)을 포함할 수 있다. 소스(S) 및 드레인 영역(D)은 P형 소스 영역 및 P형 드레인 영역일 수 있고, 이에 따라 반도체 장치(10)는 P 모스 트랜지스터를 구성할 수 있다. 소스(S) 및 드레인 영역(D)은 N형 소스 영역 및 N형 드레인 영역일 수 있고, 이에 따라 반도체 장치(10)는 N 모스 트랜지스터를 구성할 수 있다.
다중 라이너층(30)은 앞서 설명한 바와 같이 트랜치(13)의 내벽에 형성되어 활성 영역(AR)과 트랜치 소자 분리층(16)을 물리적 및 전기적으로 분리될 수 있다.
더하여, 다중 라이너층(30)은 도 1 및 도 2의 참조번호 14a-14d로 표시한 바와 같이 게이트 전극(18)과 평행한 제1 방향으로 게이트 전극(18) 및 게이트 절연층(17)과 인접하게 위치하면서 소스(S) 및 드레인 영역(D)의 에지와 인접한 부분에 형성되어 있을 수 있다.
그리고, 다중 라이너층(30)은 도 1 및 도 2에 참조번호 14a-14b로 도시한 바와 같이 게이트 전극(18)과 평행한 제1 방향으로 게이트 전극(18) 및 게이트 절연층(17)과 인접하여 위치하면서 소스(S) 및 드레인 영역(D)의 에지의 상부 인접 부분에 형성되어 있을 수 있다.
다중 라이너층(30)을 게이트 전극(18)과 평행한 제1 방향으로 소스(S) 및 드레인 영역(D)의 에지 인접 부분에 구성할 경우, 반도체 장치(10)의 동작시 전하 트랩 밀도가 높은 제3 라이너층에 전하, 예컨대 전자가 트랩되지 않고 전하 트랩 밀도가 낮은 제2 라이너층(26)에 전하가 작게 트랩될 수 있다.
이에 따라, 반도체 장치(10)는 활성 영역(AR)과 트랜치 소자 분리층(16)을 물리적 및 전기적으로 확실하게 분리함과 아울러 동작시 전하, 예컨대 핫 전자에 의한 펀치 스루 현상을 억제하여 트랜지스터 특성을 향상시킬 수 있다.
이하에서는, 도 1 내지 도 3의 반도체 장치가 적용되는 일 실시예, 예컨대 DRAM(dynamic random access memory) 소자를 설명한다. DRAM 소자중 모스 트랜지스터를 축소하는 방안으로 매립 채널 어레이 트랜지스터(Buried Channel Array Transistor: BCAT)를 포함하는 것을 예로 설명한다.
도 4는 본 발명의 기술적 사상의 일 실시예에 반도체 장치를 설명하기 위한 평면도이다.
구체적으로, 반도체 장치(50)는 셀(cell) 영역(CEL) 및 주변 회로(peripheral circuit) 영역(PER)을 구비한다. 셀 영역(CEL)에는 매립 채널 어레이 트랜지스터가 구비되고, 주변 회로 영역(PER)에는 비매립 트랜지스터가 구비될 수 있다.
셀 영역(CEL) 및 주변 회로 영역(PER)에는 활성 영역(104)이 배치될 수 있다. 활성 영역(104)은 트랜치 소자 분리층에 의해 한정될 수 있다. 셀 영역(CEL)의 활성 영역(104)은 대각선 방향으로 배치될 수 있다. 셀 영역(CEL)의 활성 영역(104)의 배치는 도 4의 대각선 방향뿐만 아니라 다양하게 배치될 수 있다.
셀 영역(CEL)에는 제1 방향(Y 방향)으로 워드 라인(WL)이 배치될 수 있다. 워드 라인(WL)은 후술하는 바와 같이 셀 게이트 전극으로 이용될 수 있다. 셀 영역(CEL)에는 제2 방향(X 방향)으로 비트 라인(BL)이 배치될 수 있다. 셀 영역(CEL)의 활성 영역(104) 상에는 제2 콘택 플러그(150)를 통해 연결되는 정보 저장 요소(210), 예컨대 커패시터가 배치될 수 있다. 제2 콘택 플러그(150) 및 정보 저장 요소(210)에 대하여는 후술한다.
주변 회로 영역(PER)의 활성 영역(104)은 제2 방향(X 방향)으로 평행하게 배치될 수 있다. 주변 회로 영역(PER)의 활성 영역(104)의 배치는 도 4 와 같이 제2 방향으로 평행하게 배치될 뿐만 아니라 다양하게, 예컨대 대각선 방향으로 배치될 수 있다. 주변 회로 영역(PER)에서 활성 영역(104)을 가로지르는 주변 회로 게이트 전극(116)이 배치될 수 있다. 주변 회로 게이트 전극(116)은 주변 회로 게이트 라인(GL)일 수 있다. 제2 방향(X 방향)으로 주변 회로 게이트 전극(116)의 양측의 활성 영역(104)에 불순물 영역(136)이 배치될 수 있다. 불순물 영역(136)은 소스 영역(S) 및 드레인 영역(D)이 될 수 있다. 셀 영역(CEL) 및 주변 회로 영역(PER)에서 참조번호 140은 제2 절연층을 나타낸다.
도 5는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 장치를 설명하기 위해 도 4의 A-A'선 및 B-B'선을 따라 절단한 결합 단면도이고, 도 6은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 장치를 설명하기 위해 도 4의 C-C'선, 및 E-E'선을 따라 절단한 결합 단면도이다.
구체적으로, 반도체 장치(50)는 셀(cell) 영역(CEL) 및 주변 회로(peripheral circuit) 영역(PER)을 갖는 반도체 기판(100)을 가질 수 있다. 반도체 기판(100)은 반도체 물질을 포함할 수 있다. 예컨대, 반도체 기판(100)은 실리콘(Si) 또는 게르마늄(Ge) 중에서 선택된 적어도 하나를 포함할 수 있다.
반도체 기판(100) 내에 활성 영역(104)을 정의하는 트랜치 소자 분리층(102)이 배치될 수 있다. 트랜치 소자 분리층(102)은 트랜치 소자 분리 영역일 수 있다. 트랜치 소자 분리층(102)은 얕은 트랜치 소자 분리층(shallow trench isolation(STI) layer)일 수 있으나, 이에 한정되는 것은 아니다.
트랜치 소자 분리층(102)은 절연층을 포함할 수 있다. 예컨대, 트랜치 소자 분리층(102)은 실리콘 산화물(silicon oxide), 실리콘 질화물(silicon nitride) 또는 실리콘 산화 질화물(silicon oxynitride) 중에서 선택된 적어도 하나를 포함할 수 있다.
트랜치 소자 분리층(102)의 내벽에는 다중 라이너층(105)이 형성될 수 있다. 다중 라이너층(105)은 트랜치(103)의 내벽에 형성된 제1 라이너층(105a), 제1 라이너층(105a) 상에 형성된 제2 라이너층(105b) 및 제2 라이너층(105b) 상에 형성된 제3 라이너층(105c)을 포함할 수 있다.
다중 라이너층(105)은 앞서 도 1 내지 도 3에서 설명한 다중 라이너층(30)에 해당될 수 있다. 즉, 도 1 내지 3의 제1 내지 제3 라이너층(24, 26, 28)은 도 5 및 도 6의 제1 내지 제3 라이너층(105a, 105b, 105c)에 해당될 수 있다. 제1 라이너층(105a)은 열 산화 방식에 의해 형성된 실리콘 산화층일 수있다. 제2 라이너층(105b) 및 제3 라이너층(105c)은 각각 증착 방식에 의해 형성된 실리콘 산화 질화층(SiOxNy layer, x, y는 상수) 및 실리콘 질화층(SixNy layer, x, y는 상수)일 수 있다. 이외에 앞서 설명한 내용은 중복되어 설명을 생략한다.
셀 영역(CEL)의 반도체 기판(100) 내에 셀 트랜치(107)가 배치될 수 있다. 셀 트랜치(107)는 평면적 관점에서 도 4의 제1 방향(Y방향)으로 연장되어 활성 영역(104) 및 트랜치 소자 분리층(102)을 가로지르는 라인(line) 형태일 수 있다. 셀 트랜치(107) 내에 셀 게이트 전극(108)이 배치될 수 있다.
셀 게이트 전극(108)은 평면적 관점에서 도 4의 제1 방향(Y 방향)으로 활성 영역(104) 및 트랜치 소자 분리층(102)을 가로지르는 라인 형태일 수 있다. 셀 게이트 전극(108)의 상부면의 레벨(level)은 반도체 기판(100)의 상부면의 레벨보다 낮을 수 있다. 따라서, 셀 게이트 전극(108)은 셀 트랜치(107) 내에 매립된 형태일 수 있다.
셀 게이트 전극(108)은 도전성 물질을 포함할 수 있다. 예컨대, 셀 게이트 전극(108)은 도핑된 반도체(doped semiconductor), 도전성 금속 질화물(예를 들어, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN) 또는 텅스텐 질화물(WN) 등) 또는 금속(예를 들어, 루테늄(Ru), 이리듐(Ir), 티타늄(Ti), 텅스텐(W) 또는 탄탈륨(Ta) 등) 중에서 선택된 적어도 하나를 포함할 수 있다.
셀 게이트 전극(108)의 하부에 셀 게이트 절연층(106)이 배치될 수 있다. 셀 게이트 절연층(106)은 산화물(oxide), 질화물(nitride), 산화 질화물(oxinitride) 또는 고유전(high-k) 물질 중에서 선택된 적어도 하나를 포함할 수 있다. 고유전 물질은 질화물의 유전 상수에 비하여 높은 유전 상수를 갖는 절연 물질일 수 있다. 예컨대, 고유전 물질은 산화 하프늄(hafnium oxide) 또는 산화 알루미늄(aluminum oxide) 등과 같은 절연성 금속 산화물 중에서 선택된 적어도 하나일 수 있다.
셀 게이트 절연층(106)은 셀 트랜치(107)의 내면 전체와 접하는 U-자 형태일 수 있다. 셀 게이트 전극(108) 상에 셀 게이트 캡핑 패턴(110)이 배치될 수 있다. 셀 게이트 캡핑 패턴(110)은 절연 물질을 포함할 수 있다. 예컨대, 셀 게이트 캡핑 패턴(110)은 산화물, 질화물 또는 산화 질화물 중에서 선택된 적어도 하나를 포함할 수 있다.
셀 트랜치(107) 양측의 활성 영역(104) 내에 셀 불순물 영역(112)이 배치될 수 있다. 셀 불순물 영역(112)의 하부면은 활성 영역(104)의 상부면으로부터 소정의 깊이에 위치할 수 있다. 셀 불순물 영역(112)은 셀 트랜치(107)의 측벽에 접할 수 있다. 셀 불순물 영역(112)은 불순물로 도핑된 영역을 포함할 수 있다. 예컨대, 불순물은 비소(As), 인(P) 또는 붕소(B)를 포함할 수 있다. 셀 불순물 영역(112)의 하부면은 셀 트랜치(107)의 바닥면보다 높을 수 있다.
반도체 기판(100) 상에 주변 회로 게이트 절연층(114)이 배치될 수 있다. 주변 회로 게이트 절연층(114)은 산화물, 질화물, 산화 질화물 또는 고유전 물질 중에서 선택된 적어도 하나를 포함할 수 있다. 고유전 물질은 질화물의 유전 상수에 비하여 높은 유전 상수를 갖는 절연 물질일 수 있다. 예컨대, 고유전 물질은 산화 하프늄 또는 산화알루미늄 등과 같은 절연성 금속 산화물 중에서 선택된 적어도 하나일 수 있다.
주변 회로 영역(PER)의 활성 영역(104)의 주변 회로 게이트 절연층(114) 상에 주변 회로 게이트 전극(116)이 배치될 수 있다. 주변 회로 게이트 전극(116)은 도 4 및 도 6에 도시한 바와 같이 주변 회로 영역(PER)의 반도체 기판(100) 상에 활성 영역(104) 및 트랜치 소자 분리층(102)을 가로지르게 배치될 수 있다.
주변 회로 게이트 전극(116)은 반도체 물질(예를 들어, 다결정 실리콘), 도핑된 반도체, 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물 또는 텅스텐 질화물 등) 또는 금속(예를 들어, 루테늄, 이리듐, 티타늄, 텅스텐 또는 탄탈륨 등) 중에서 선택된 적어도 하나를 포함할 수 있다. 주변 회로 게이트 전극(116)은 주변 회로 게이트 라인(GL)일 수 있다.
주변 회로 게이트 전극(116) 양측의 활성 영역(104) 내에 주변 회로 불순물 영역(136)이 배치될 수 있다. 주변 회로 불순물 영역(136)은 소스 영역(S) 및 드레인 영역(D)일 수 있다. 주변 회로 불순물 영역(136)의 하부면은 활성 영역(104)의 상부면으로부터 소정의 깊이에 위치할 수 있다. 주변 회로 불순물 영역(136)은 불순물로 도핑된 영역을 포함할 수 있다. 예컨대, 불순물은 인 또는 붕소를 포함할 수 있다. 주변 회로 불순물 영역(136)의 하부면은 트랜치 소자 분리층(102)의 바닥면보다 높을 수 있다.
셀 영역(CEL)의 주변 회로 게이트 절연층(114) 상에 식각 정지층(120)이 배치될 수 있다. 식각 정지층(120)은 산화물, 질화물 또는 산화 질화물 중에서 선택된 적어도 하나를 포함할 수 있다. 식각 정지층(120)은 주변 회로 게이트 절연층(114)과 식각 선택비가 높은 물질을 포함할 수 있다.
셀 영역(CEL)의 식각 정지층(120) 상에 제1 절연층(122)이 배치될 수 있다. 제1 절연층(122)은 단일층(single-layered) 또는 다층(multi-layered)일 수 있다. 제1 절연층(122)은 산화물, 질화물 또는 산화 질화물중에서 선택된 적어도 하나를 포함할 수 있다. 제1 절연층(122)은 식각 정지층(120)과 식각 선택비가 높은 물질을 포함할 수 있다. 제1 절연층(122), 식각 정지층(120) 및 주변 회로 게이트 절연층(114)을 관통하는 제1 콘택 플러그(124)가 배치될 수 있다.
제1 콘택 플러그(124)는 셀 게이트 전극(108) 사이의 활성 영역(104)에 전기적으로 연결될 수 있다. 제1 콘택 플러그(124)는 도전성 물질을 포함할 수 있다. 예컨대, 제1 콘택 플러그(124)는 반도체 물질(예를 들어, 다결정 실리콘(polysilicon)), 금속-반도체 화합물(예를 들어, 텅스텐 실리사이드), 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물 또는 텅스텐 질화물 등) 또는 금속(예를 들어, 티타늄, 텅스텐 또는 탄탈륨 등) 중에서 선택된 적어도 하나를 포함할 수 있다.
셀 영역(CEL)의 제1 절연층(122) 상에 제1 콘택 플러그(124)와 전기적으로 연결되는 비트 라인(BL)이 배치될 수 있다. 비트 라인(BL)은 제1 절연층(122) 상에 순차적으로 적층된 배리어 패턴(barrier pattern, 130), 금속 패턴(132) 및 캡핑 패턴(134)으로 구성될 수 있다.
비트 라인(BL)은 주변 회로 영역(PER)의 주변 회로 게이트 전극(116)과 전기적으로 연결되도록 형성될 수 있다. 배리어 패턴(130)은 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물 또는 텅스텐 질화물 등)을 포함할 수 있다. 금속 패턴(132)은 금속(예를 들어, 루테늄, 이리듐, 티타늄, 텅스텐 또는 탄탈륨 등)을 포함할 수 있다. 캡핑 패턴(134)은 산화물, 질화물 또는 산화 질화물 중에서 선택된 적어도 하나를 포함할 수 있다.
제1 절연층(122) 상에 비트 라인(BL)의 상부면을 노출하는 제2 절연층(140)이 배치될 수 있다. 제2 절연층(140)은 단일층 또는 다층일 수 있다. 제2 절연층(140)은 산화물, 질화물 또는 산화 질화물 중에서 선택된 적어도 하나를 포함할 수 있다.
도 7은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 장치를 설명하기 위해 도 4의 D-D'선을 따라 절단한 결합 단면도이고, 도 8은 도 7의 F 부분에 대한 확대 단면도이다.
구체적으로, 셀 트랜치(107) 양측의 활성 영역(104) 내에 셀 불순물 영역(112)이 배치될 수 있다. 셀 불순물 영역(112)은 소스 영역(S) 및 드레인 영역(D)일 수 있다. 활성 영역(104) 내에 공통 소스 영역(S) 및 한쌍의 드레인 영역들(D)이 배치될 수 있다. 공통 소스 영역(S)은 한 쌍의 셀 게이트 전극(108) 사이의 활성 영역(104) 내에 배치될 수 있다.
제2 절연층(140), 제1 절연층(122), 식각 정지층(120) 및 주변 회로 게이트 절연층(114)을 관통하는 제2 콘택 플러그(150)가 배치될 수 있다. 제2 콘택 플러그(150)는 셀 트랜치(107)에 인접하게 배치된 드레인 영역(D)과 접하도록 배치될 수 있다. 제2 콘택 플러그(150)는 도전성 물질을 포함할 수 있다. 예컨대, 제2 콘택 플러그(150)는 반도체 물질(예를 들어, 다결정 실리콘), 금속-반도체 화합물(예를 들어, 텅스텐 실리사이드), 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물 또는 텅스텐 질화물 등) 또는 금속(예를 들어, 티타늄, 텅스텐 또는 탄탈륨 등) 중에서 선택된 적어도 하나를 포함할 수 있다.
제2 절연층(140) 상에 제2 콘택 플러그(150)와 전기적으로 연결되는 정보 저장 요소(210)가 배치될 수 있다. 정보 저장 요소(210)는 다양한 형태로 구현될 수 있다. 도 8에 도시한 바와 같이 정보 저장 요소(210)는 커패시터(capacitor)일 수 있다.
정보 저장 요소(210)는 제2 콘택 플러그(150)와 접하는 하부 전극(또는 스토리지 노드, 212)을 포함할 수 있다. 하부 전극(212)은 실린더(cylinder) 형태일 수 있다. 즉, 하부 전극(212)은 제2 콘택 플러그(150)와 접하는 평판부와 평판부의 가장자리로부터 위로 연장된 측벽부를 포함할 수 있다.
하부 전극(212)은 도전성 물질을 포함할 수 있다. 예컨대, 하부 전극(212)은 도핑된 반도체, 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈늄 질화물 또는 텅스텐 질화물 등), 금속(예를 들어, 루테늄, 이리듐, 티타늄 또는 탄탈륨 등) 및 도전성 금속 산화물(예를 들어, 산화이리듐 등) 등에서 선택된 적어도 하나를 포함할 수 있다.
하부 전극(212)의 표면 상에 유전층(214)이 콘포말(conformal)하게 배치될 수 있다. 유전층(214)은 하부 전극(212)의 전체 표면을 덮을 수 있다. 유전층(214)은 제2 절연층(140)의 상부면의 일부를 덮을 수 있다. 유전층(214)은 산화물, 질화물, 산화 질화물 또는 고유전 물질 중에서 선택된 적어도 하나를 포함할 수 있다.
제2 절연층(140) 상에 유전층(214)을 덮는 상부 전극(216)이 배치될 수 있다. 상부 전극(216)은 도전성 물질을 포함할 수 있다. 예컨대, 상부 전극(216)은 도핑된 반도체, 금속, 도전성 금속 질화물, 금속 실리사이드 중에서선택된 적어도 하나를 포함할 수 있다.
도 9 내지 도 13은 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위해 도 1의 A-A' 선, B-B'선 및 C-C' 선을 따라 절단한 결합 공정 단면도들이다.
도 9를 참조하면, 셀 영역(CEL) 및 주변 회로 영역(PER)이 한정된 반도체 기판(100)이 준비될 수 있다. 반도체 기판(100)에 트랜치(103)를 형성한다. 트랜치(103)의 내벽에 다중 라이너층(105)을 형성한다. 다중 라이너층(105)에 대하여는 앞서 설명하였으므로 생략한다. 트랜치(103) 내의 다중 라이너층(105) 상에 트랜치 소자 분리층(102)을 형성하여 활성 영역(104)을 한정한다.
트랜치 소자 분리층(102)은 트랜치(103) 내의 다중 라이너층(105) 상에 트랜치 내부를 채우는 절연층을 형성한 후, 반도체 기판(100)의 상부면을 노출하도록 절연층을 식각하는 것에 의해 형성될 수 있다.
셀 영역(CEL)의 반도체 기판(100) 내에 셀 트랜치(107)를 형성할 수 있다. 셀 트랜치(107)는 반도체 기판(100) 상에 마스크 패턴(mask pattern, 미도시)을 형성하고, 마스크 패턴을 식각 마스크로 이용하여 식각하는 것에 의해 형성될 수 있다. 식각 공정은 건식 식각 공정을 포함할 수 있다.
반도체 기판(100)의 상부면 및 셀 트랜치(107)의 내면 상에 콘포말하게 셀 게이트 절연층(106)을 형성할 수 있다. 셀 게이트 절연층(106)은 산화 공정(oxidation process)에 의해 형성될 수 있다. 이 경우에, 산화 공정은 적어도 1회 이상 수행될 수 있다. 다시 말해서, 셀 게이트 절연층(106)은 산화 공정을 1회 수행하는 것에 의해 형성될 수도 있고, 복수회 반복하여 수행하는 것에 의해서 형성될 수 있다. 이와는 달리, 셀 게이트 절연층(106)은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 원자층 증착(Atomic Layer Deposition: ALD) 공정에 의해 형성될 수 있다.
반도체 기판(100)의 전면 상에 셀 트랜치(107)의 내부의 적어도 하부를 채우는 셀 게이트 전극층을 형성할 수 있다. 셀 게이트 전극층은 물리 기상 증착(Physical Vapor Deposition: PVD) 공정, 화학 기상 증착 공정 또는 원자층 증착 공정에 의해 형성될 수 있다.
셀 게이트 전극층을 형성하기 전에, 셀 게이트 절연층(106)이 형성된 반도체 기판(100) 상에 질소화 처리(Nitridation) 또는 오존 처리에 의한 표면 처리 공정을 수행할 수 있다. 이러한 표면 처리 공정에 의해서, 셀 게이트 절연층(106)과 셀 게이트 전극층 사이의 계면에 이물질에 의한 막들이 발생하는 것을 최소화하여, 반도체 장치의 신뢰성 및 전기적 특성이 향상될 수 있다.
셀 게이트 전극층을 식각하여 셀 게이트 전극(108)을 형성할 수 있다. 셀 게이트 전극(108)의 상부면의 레벨은 반도체 기판(100)의 상부면의 레벨보다 낮게 형성될 수 있다. 따라서, 셀 게이트 전극(108)은 셀 트랜치(107)의 내부에 배치되도록 형성될 수 있다. 셀 게이트 전극(108)은 건식 식각 공정 또는 화학적 기계적 연마(Chemical Mechanical Polishing: CMP) 공정 중에서 선택된 적어도 하나에 의해서 형성될 수 있다. 이때, 셀 게이트 절연층(106)은 셀 게이트 전극(108)의 측벽과 바닥면을 덮는 U-자 형태의 단면을 가질 수 있다.
셀 게이트 전극(108) 상에 셀 게이트 캡핑 패턴(110)을 형성할 수 있다. 셀 게이트 캡핑 패턴(110)은 기판(100)의 전면 상에 셀 게이트 캡핑층을 형성하고, 셀 게이트 캡핑층을 반도체 기판(100)의 상부면이 노출될 때까지 식각하여 형성될 수 있다. 셀 게이트 캡핑층(110)은 화학 기상 증착 공정에 의해 형성될 수 있다. 식각 공정은 화학적 기계적 평탄화 공정, 건식 식각 공정 또는 습식 식각 공정 중에서 선택된 적어도 하나에 의해 수행될 수 있다.
셀 트랜치(107) 양측의 활성 영역(104) 내에 셀 트랜치(107)와 인접한 셀 불순물 영역(112)을 형성할 수 있다. 셀 불순물 영역(112)은 소스 영역 및 드레인 영역들일 수 있다. 셀 불순물 영역(112)의 하부면은 활성 영역(104)의 상부면으로부터 소정의 깊이를 갖도록 형성될 수 있다. 셀 불순물 영역(112)은 셀 트랜치(107)의 측벽에 접할 수 있다. 셀 불순물 영역(112)은 활성 영역(104)에 불순물을 주입하는 공정에 의해서 형성될 수 있다. 예컨대, 불순물은 인 또는 붕소를 포함할 수 있다. 본 발명의 일 실시예에 따르면, 셀 불순물 영역(112)의 하부면은 셀 트랜치(107)의 바닥면보다 높을 수 있다.
반도체 기판(100)의 전면 상에 주변 회로 게이트 절연층(114)을 형성할 수 있다. 주변 회로 게이트 절연층(114)은 셀 게이트 절연층(106)보다 두꺼운 두께로 형성될 수 있다. 주변 회로 게이트 절연층(114)은 다층일수 있다.
주변 회로 영역(PER)의 활성 영역(104)의 주변 회로 게이트 절연층(114) 상에 순차적으로 적층된 주변 회로 게이트 전극층(116a) 및 마스크층(118)을 형성할 수 있다. 주변 회로 게이트 전극층(116a)은 반도체 물질(예를 들어, 다결정 실리콘), 도핑된 반도체, 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물 또는 텅스텐 질화물 등) 또는 금속(예를 들어, 루테늄, 이리듐, 티타늄, 텅스텐 또는 탄탈륨 등) 중에서 선택된 적어도 하나를 포함할 수 있다. 마스크층(118)은 산화물, 질화물 또는 산화 질화물 중에서 선택된 적어도 하나를 포함할 수 있다.
계속하여, 반도체 기판(100)의 전면 상에 식각 정지층(120)을 형성할 수 있다. 식각 정지층(120)은 산화물, 질화물 또는 산화 질화물 중에서 선택된 적어도 하나를 포함할 수 있다. 식각 정지층(120)은 주변 회로 게이트 절연층(114)과 식각 선택비가 높은 물질을 포함할 수 있다.
도 10을 참조하면, 식각 정지층(120)이 형성된 기판(100)의 전면 상에 제1 절연층(122)을 형성할 수 있다. 제1 절연층(122)은 산화물, 질화물 또는 산화 질화물 중에서 선택된 적어도 하나를 포함할 수 있다. 제1 절연층(122)은 식각 정지층(120)과 식각 선택비가 높은 물질을 포함할 수 있다. 제1 절연층(122), 식각 정지층(120) 및 주변 회로 게이트 절연층(114)을 관통하여, 셀 영역(PER)의 공통 소스 영역을 노출하는 개구부(123)를 형성할 수 있다. 개구부(123)는 제1 절연층(122) 상에 마스크 패턴(미도시)을 형성하고, 제1 절연층(122)에 마스크 패턴을 마스크로 하는 건식 식각 공정을 수행하는 것에 의해서 형성될 수 있다.
도 11을 참조하면, 개구부(123) 내에 제1 콘택 플러그(124)를 형성할 수 있다. 제1 콘택 플러그(124)는 도전성 물질을 포함할 수 있다. 예컨대, 제1 콘택 플러그(124)는 반도체 물질(예를 들어, 다결정 실리콘), 금속-반도체 화합물(예를 들어, 텅스텐 실리사이드), 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물 또는 텅스텐 질화물 등) 또는 금속(예를 들어, 티타늄, 텅스텐 또는 탄탈륨 등) 중에서 선택된 적어도 하나를 포함할 수 있다.
제1 콘택 플러그(124)는 제1 절연층(122) 상에 개구부(123)를 채우는 도전층을 형성하고, 도전층을 제1 절연층(122)의 상부면이 노출될 때까지 식각하여 형성할 수 있다. 도전층을 형성하는 것은 화학 기상 증착 공정 또는 물리 기상 증착 공정에 의해 수행될 수 있다. 식각 공정은 건식 식각 공정 또는 화학적 기계적 평탄화 공정중에서 적어도 하나에 의해 수행될 수 있다. 이때, 제1 콘택 플러그(124)는 제1 절연층(122)의 상부면보다 낮은 레벨을 갖도록 형성될 수 있다.
도 12를 참조하면, 제1 콘택 플러그(124) 및 주변회로 게이트 전극층(116a)이 형성된 반도체 기판(100)의 전면 상에 후속 공정에서 비트 라인를 구성하는 배리어층(130a), 금속층(132a) 및 캡핑층(134a)을 형성한다.
배리어층(130a)은 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물 또는 텅스텐 질화물 등)을 포함할 수 있다. 금속층(132a)은 금속(예를 들어, 루테늄, 이리듐, 티타늄, 텅스텐 또는 탄탈륨 등)을 포함할 수 있다. 캡핑층(134a)은 산화물, 질화물 또는 산화 질화물 중에서 선택된 적어도 하나를 포함할 수 있다.
도 13을 참조하면, 비트 라인(BL) 및 주변 회로 게이트 전극(116)을 형성한다. 셀 영역(CEL)의 제1 콘택 플러그(124) 및 주변 회로 영역(C)의 주변 회로 게이트 전극(116)과 전기적으로 연결되면서 순차적으로 적층된 배리어 패턴(130), 금속 패턴(132) 및 캡핑 패턴(134)으로 구성된 비트 라인(BL)을 형성할 수 있다.
비트 라인(BL)은 캡핑층(134a), 금속층(132a) 및 배리어층(130a)을 패터닝하는 것에 의해서 형성될 수 있다. 이와는 달리, 비트 라인(BL)은 다마신(Damascene) 공정에 의해 형성될 수 있다. 비트 라인(BL)은 제1 절연층(122) 상에 개구부가 포함된 제2 절연층(140)을 형성하고, 개구부를 배리어 패턴(130), 금속 패턴(132) 및 캡핑 패턴(134)으로 순차적으로 채우는 것에 의해서 형성될 수 있다. 주변 회로 게이트 전극(116)은 주변 회로 게이트 전극층(116a)의 패터닝에 의해 형성될 수 있다.
주변 회로 게이트 전극(116) 양측의 활성 영역(104) 내에 주변 회로 불순물 영역(136)을 형성할 수 있다. 주변 회로 불순물 영역(136)은 소스 영역 및 드레인 영역일 수 있다. 주변 회로 불순물 영역(136)의 하부면은 활성 영역(104)의 상부면으로부터 소정의 깊이에 위치할 수 있다.
주변 회로 불순물 영역(136)을 형성하는 것은 비트 라인(BL)이 형성된 반도체 기판(100) 상에 주변 회로 영역(PER)을 노출하는 포토레지스트 패턴(미도시)을 형성한 후, 주변 회로 게이트 전극(116) 상의 비트 라인(BL)을 마스크로 하는 이온 주입 공정으로 주변 회로 게이트 전극(116) 양측의 활성 영역(104) 내에 불순물을 주입하여 도핑하는 것일 수 있다. 예컨대, 불순물은 비소, 인 또는 붕소를 포함할 수 있다. 주변 회로 불순물 영역(136)의 하부면은 트랜치 소자 분리층(102)의 바닥면보다 높을 수 있다.
도 7에 도시한 바와 같이 제1 절연층(122) 상에 비트 라인(BL)의 상부면을 노출하는 제2 절연층(140)을 형성할 수 있다. 제2 절연층(140)은 화학 기상 증착 공정에 의해서 형성될 수 있다. 제2 절연층(140)은 산화물, 질화물 또는 산화 질화물 중에서 선택된 적어도 하나를 포함할 수 있다. 제2 절연층(140), 제1 절연층(122), 식각 정지층(120) 및 주변 회로 게이트 절연층(114)을 관통하여 드레인 영역들을 노출하는 콘택홀(145)을 형성할 수 있다. 콘택홀(145)은 제2 절연층(140) 상에 마스크 패턴(미도시)을 형성하고, 제2 절연층(140), 제1 절연층(122), 식각 정지층(120) 및 주변 회로 게이트 절연층(114)에 마스크 패턴을 마스크로 사용하는 건식 식각 공정을 수행하는 것에 의해서 형성될 수 있다.
콘택홀(145) 내에 제2 콘택 플러그(150)를 형성할 수 있다. 제2 콘택 플러그(150)는 도전성 물질을 포함할수 있다. 예컨대, 제2 콘택 플러그(150)는 반도체 물질(예를 들어, 다결정 실리콘), 금속-반도체 화합물(예를 들어, 텅스텐 실리사이드), 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물 또는 텅스텐 질화물 등) 또는 금속(예를 들어, 티타늄, 텅스텐 또는 탄탈륨 등) 중에서 선택된 적어도 하나를 포함할 수 있다.
제2 콘택 플러그(150)는 제2 절연층(140) 상에 콘택홀(145)을 채우는 도전막을 형성하고, 도전막을 제2 절연층(142)의 상부면이 노출될 때까지 식각하여 형성될 수 있다. 도전막을 형성하는 것은 화학 기상 증착 공정 또는 물리 기상 증착 공정에 의해 수행될 수 있다. 식각 공정은 건식 식각 공정 또는 화학적 기계적 평탄화 공정 중에서 적어도 하나에 의해 수행될 수 있다.
제2 절연층(140) 상에 제2 콘택 플러그(150)와 전기적으로 연결되는 정보 저장 요소(210)를 형성할 수 있다. 정보 저장 요소(210)는 앞서 설명한 바와 같으므로 생략한다.
도 14는 본 발명의 실시예에 따른 반도체 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략적인 블록도이다.
구체적으로, 메모리 시스템(1100, memory system)은 개인 휴대용 정보 단말기(Personal Digital Assistant: PDA), 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 이동 전화(mobile phone), 디지털 음악 재생기(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
메모리 시스템(1100)은 컨트롤러(1110, controller), 키패드(key pad), 키보드(key board) 및 표시 장치(display)와 같은 입/출력(Input/Output: I/O) 장치(1120), 메모리 소자(1130), 인터페이스(1140, interface), 및 버스(1150, bus)를 포함한다. 메모리 소자(1130)와 인터페이스(1140)는 버스(1150)를 통해 상호 소통된다.
컨트롤러(1110)는 적어도 하나의 마이크로 프로세서(microprocessor), 디지털 시그널 프로세서(digital signal processor), 마이크로 컨트롤러(microcontroller), 또는 그와 유사한 다른 프로세스 장치들을 포함한다. 메모리 소자(1130)는 컨트롤러(1110)에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 입/출력 장치(1120)는 시스템(1100) 외부로부터 데이터 또는 신호를 입력받거나 또는 시스템(1100) 외부로 데이터 또는 신호를 출력할 수 있다. 예를 들어, 입/출력 장치(1120)는 키보드, 키패드 또는 표시 장치를 포함할 수 있다.
메모리 소자(1130)는 본 발명의 실시예에 따른 반도체 장치를 포함할 수 있다. 메모리 소자(1130)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다. 인터페이스(1140)는 데이터를 통신 네트워크(network)로 송출하거나, 통신 네트워크로부터 데이터를 받는 역할을 한다.
도 15는 본 발명의 실시예에 따른 반도체 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략적인 블록도이다.
구체적으로, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200, memory card)는 본 발명에 따른 반도체 장치를 포함하는 메모리 소자(1210)를 장착할 수 있다. 본 발명에 따른 메모리 카드(1200)는 호스트(host)와 메모리 소자(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
에스램(1221, Static Random Access Memory: SRAM)은 프로세싱 유닛(processing unit)인 중앙 처리 장치(1222, Central Processing Unit: CPU)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223, host I/F)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜(protocol)을 구비한다. 오류 정정 부호 블록(1224, Error Correction Coding block: ECC block)은 멀티 비트(multi-bit) 특성을 갖는 메모리 소자(1210)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정한다. 메모리 인터페이스(1225, memory I/F)는 메모리 소자(1210)와 인터페이싱한다. 중앙 처리 장치(1222)는 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트와의 인터페이싱을 위한 부호 데이터를 저장하는 롬(미도시, Read Only Memory : ROM) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 이상의 본 발명의 반도체 장치, 메모리 카드 또는 메모리 시스템에 따르면, 고집적화된 메모리 시스템이 제공될수 있다. 특히, 최근 활발히 진행되고 있는 솔리드 스테이트 드라이브(Solid State Drive: SSD) 장치와 같은 메모리 시스템에 본 발명의 반도체 장치가 제공될 수 있다. 이 경우, 고집적화된 메모리 시스템이 구현될 수 있다.
도 16은 본 발명에 따른 실시예에 따른 반도체 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략적인 블록도이다.
구체적으로, 정보 처리 시스템(1300)은 이동 기기(mobile device)나 데스크톱 컴퓨터(desktop computer)에 이용될 수 있다. 정보 처리 시스템(1300)은 본 발명의 일 실시예에 의한 반도체 장치를 포함하는 메모리 소자(1311)와 메모리 컨트롤러(1312)를 구비하는 메모리 시스템(1310)을 포함할 수 있다.
정보 처리 시스템(1300)은 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320, MOdulator and DEModulator: MODEM), 중앙 처리 장치(1330), 램(1340), 유저 인터페이스(1350, user interface)를 포함한다. 메모리 시스템(1310)에 중앙 처리 장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 메모리 시스템(1310)이 솔리드 스테이트 드라이브로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 메모리 시스템(1310)은 오류 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 정보 처리 시스템(1300)에는 응용 칩셋(application chipset), 카메라 이미지 신호 프로세서(Image Signal Processor: ISP), 입/출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형, 치환 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 앞서 실시예들은 어느 하나로만 구현될 수도 있고, 또한, 앞서 실시예들은 하나 이상을 조합하여 구현될 수도 있다.
따라서, 본 발명의 기술적 사상을 하나의 실시예에 국한하여 해석되지는 않는다. 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다. 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10. 20: 반도체 장치, 12, 100: 반도체 기판, 16, 102: 트랜치 소자 분리층, 104: 활성 영역, 20, 105: 다중 라이너층, 140: 절연층, 18, 116: 게이트 전극

Claims (10)

  1. 반도체 기판:
    상기 반도체 기판에 활성 영역을 한정하는 트랜치 소자 분리층; 및
    상기 트랜치 소자 분리층이 형성된 트랜치의 내벽에 형성된 다중 라이너층을 포함하되,
    상기 다중 라이너층은 상기 트랜치의 내벽에 형성된 제1 라이너층, 상기 제1 라이너층 상에 형성된 제2 라이너층 및 상기 제2 라이너층 상에 형성된 제3 라이너층을 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 제2 라이너층은 상기 제1 라이너층보다 전하 트랩 밀도가 높고 상기 제3 라이너층보다 전하 트랩 밀도가 낮고, 상기 제2 라이너층은 전하가 트랩될 수 있는 전하 트랩층인 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 제1 라이너층은 실리콘 산화층(SixOy layer, x, y는 양의 상수)으로 구성되고, 제2 라이너층은 실리콘 산화 질화층(SiOxNy layer, x, y는 양의 상수)으로 구성되고, 상기 제3 라이너층은 실리콘 질화층(SixNy layer, x, y는 양의 상수)으로 구성되는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 상기 반도체 기판 상에서 제1 방향으로 상기 활성 영역을 가로 지르면서 상기 트랜치 소자 분리층까지 연장된 게이트 전극과, 상기 반도체 기판 상의 게이트 전극의 하부에 위치한 게이트 절연층과, 상기 반도체 기판 상에서 상기 제1 방향과 수직한 제2 방향으로 상기 게이트 전극에 의해 분리된 소스 영역 및 드레인 영역을 더 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서, 상기 다중 라이너층은 상기 게이트 전극과 평행한 상기 제1 방향으로 상기 게이트 전극 및 게이트 절연층과 인접하여 위치하면서 상기 소스 및 드레인 영역의 에지와 인접한 부분에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  6. 제4항에 있어서, 상기 다중 라이너층은 상기 게이트 전극과 평행한 상기 제1 방향으로 상기 게이트 전극 및 게이트 절연층과 인접하여 위치하면서 수직적으로 상기 소스 및 드레인 영역의 에지의 상부 인접 부분에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  7. 셀 영역과 주변 회로 영역을 갖는 반도체 기판;
    상기 셀 영역 및 주변 회로 영역의 상기 반도체 기판에 활성 영역을 한정하는 트랜치 소자 분리층;
    상기 셀 영역 및 주변 회로 영역의 상기 트랜치 소자 분리층이 형성된 트랜치의 내벽에 형성된 다중 라이너층;
    상기 셀 영역 상에 형성된 셀 트랜지스터; 및
    상기 주변 회로 영역 상에 형성된 주변 회로 트랜지스터를 포함하고,
    상기 셀 영역 및 주변 회로 영역중 적어도 어느 하나에 형성된 상기 다중 라이너층은 상기 트랜치의 내벽에 형성된 제1 라이너층, 상기 제1 라이너층 상에 형성된 제2 라이너층 및 상기 제2 라이너층 상에 형성된 제3 라이너층을 포함하는 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서, 상기 제2 라이너층은 상기 제1 라이너층보다 전하 트랩 밀도가 높고 상기 제3 라이너층보다 전하 트랩 밀도가 낮으며, 상기 제2 라이너층은 전하가 트랩될 수 있는 전하 트랩층으로 구성되고, 상기 제1 라이너층은 실리콘 산화층(SixOy layer, x, y는 양의 상수)으로 구성되고, 제2 라이너층은 실리콘 산화 질화층(SiOxNy layer, x, y는 양의 상수)으로 구성되고, 상기 제3 라이너층은 실리콘 질화층(SixNy layer, x, y는 양의 상수)으로 구성되는 것을 특징으로 하는 반도체 장치.
  9. 제7항에 있어서, 상기 셀 트랜지스터는 매립 채널 어레이 트랜지스터로 구성되고, 상기 매립 채널 어레이 트랜지스터는 상기 셀 영역의 상기 반도체 기판 내에 상기 활성 영역 및 트랜치 소자 분리층을 가로지르는 셀 게이트 전극과, 상기 셀 게이트 전극의 양측의 상기 활성 영역에 형성된 소스 및 드레인 영역을 포함하는 것을 특징으로 하는 반도체 장치.
  10. 제7항에 있어서, 상기 주변 회로 트랜지스터는 비매립 트랜지스터로 구성되고, 상기 비매립 트랜지스터는 상기 주변 회로 영역의 상기 반도체 기판 상에 상기 활성 영역 및 트랜치 소자 분리층을 가로지르는 주변 회로 게이트 전극과, 상기 주변 회로 게이트 전극의 양측의 상기 활성 영역에 형성된 소스 및 드레인 영역을 포함하는 것을 특징으로 하는 반도체 장치.
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