KR102002942B1 - 비휘발성 메모리 장치 및 그 제조방법 - Google Patents
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Abstract
본 기술은 로직 호환성이 우수한 비휘발성 메모리 장치 및 그 제조방법을 제공하기 위한 것으로, 복수개의 단위셀을 갖는 비휘발성 메모리 장치에서 각각의 단위셀은 고정된 문턱전압을 갖는 제1트랜지스터; 및 상기 제1트랜지스터와 병렬로 연결되고 가변 가능한 문턱전압을 갖는 제2트랜지스터를 포함할 수 있다.
Description
본 발명은 반도체 장치 제조 기술에 관한 것으로, 보다 구체적으로는 비휘발성 메모리 장치 및 그 제조방법에 관한 것이다.
최근 등장하고 있는 디지털 미디어 기기들로 인해 언제, 어디서든 원하는 정보를 간편하게 이용할 수 있는 생활환경으로 변해가고 있다. 급속하게 확산되고 있는 디지털 방식의 각종 기기들은 촬영한 영상, 녹음한 음악, 그리고 각종 데이터를 간편하게 보관할 수 있는 저장매체를 필요로 한다. 이에 발맞추어 비메모리 반도체에도 고집적화 경향에 따라 시스템 온 칩(System on Chip; SoC) 분야에 관심을 쏟고 있으며, 세계 반도체 업계가 시스템 온 칩 기반 기술 강화를 위해 투자 경쟁을 벌이고 있다. 시스템 온 칩은 하나의 반도체에 모든 시스템 기술을 집적하는 것으로, 시스템 설계 기술을 확보하지 못하면 이제 비메모리 반도체 개발은 어려워지게 될 것이다.
이처럼, 복잡한 기술이 집약되어 있는 시스템 온 칩 분야에서 빼놓을 수 없는 것 중 하나가 임베디드 메모리(Embedded Memory)이며, 임베디드 메모리에서도 각광받는 것이 플래시 메모리(Flash Memory)이다. 플래시 메모리는 플로팅게이트 타입(Floating Gate type)과 SONOS 타입(Silicon-Oxide-Nitride-Oxide-Silicon type)으로 구분할 수 있으며, 최근 SONOS 타입에 대한 연구가 활발하게 진행되고 있다. 참고로, SONOS 타입(Silicon-Oxide-Nitride-Oxide-Silicon Type)의 플래시 메모리는 물질막(예컨대, 질화막)의 트랩사이트(Trap site)에 전하를 트랩핑(trapping) 및 디트랩핑(de-trapping)시키는 매커니즘(mechanism)을 이용하는 비휘발성 메모리 장치이다.
도 1은 종래기술에 따른 비휘발성 메모리 장치를 도시한 도면이다.
도 1을 참조하여 종래기술에 따른 SONOS 타입의 플래시 메모리 장치를 살펴보면, 소자분리막(102)에 의하여 활성영역(103)이 정의된 기판(101)상에 메모리막(107)과 게이트전극(108)이 적층된 게이트(109)가 형성되어 있고, 게이트(109) 양측 기판(101)에는 소스영역/드레인영역(110)이 형성되어 있다. 메모리막(107)은 터널절연막(104), 전하트랩막(105) 및 전하차단막(106)이 순차적으로 적층된 적층막이다.
임베디드 메모리는 로직공정(logic process)을 기반으로 제작되는 바, 공정 변수에 기인한 특성 열화를 방지하기 위해 예정된 로직공정 이외의 다른 공정이 최대한 추가되지 않도록 설계하는 것이 바람직하다. 그러나, 종래기술에 따른 비휘발성 메모리 장치 즉, SONOS 타입의 플래시 메모리 장치는 로직공정 이외에 메모리막(107)을 형성하기 위한 추가 공정이 반드시 필요하다는 단점이 있다. 특히, 메모리막(107)은 데이터를 저장하는 스토리지(storage)로 작용하여 양질의 막질이 요구되기 때문에 메모리막(107) 형성공정시 기형성된 구조물에 가해지는 공정 부담 예컨대, 열적 부담이 매우 크다는 문제점이 있다.
결과적으로, 종래기술에 따른 비휘발성 메모리 장치는 로직공정 이외의 추가 공정을 통해 메모리막(107)을 형성함에 따라 로직 호환성(logic compatibility)이 저하됨과 동시에 장치의 특성이 열화되는 바, 이를 임베디드 메모리에 적용하는데 한계가 있다.
본 발명의 실시예는 로직 호환성이 우수한 비휘발성 메모리 장치 및 그 제조방법을 제공한다.
본 발명의 실시예에 따른 비휘발성 메모리 장치는 복수개의 단위셀을 갖고 각각의 단위셀은 고정된 문턱전압을 갖는 제1트랜지스터; 및 상기 제1트랜지스터와 병렬로 연결되고 가변 가능한 문턱전압을 갖는 제2트랜지스터를 포함할 수 있다.
또한, 본 발명의 실시예에 따른 비휘발성 메모리 장치는 기판에 형성되어 활성영역을 정의하는 소자분리 트렌치; 상기 소자분리 트렌치 표면상의 전하트랩막; 상기 전하트랩막 상에서 상기 소자분리 트렌치를 일부 매립하는 갭필절연막; 상기 갭필절연막 상에 나머지 소자분리 트렌치를 매립하도록 상기 기판상에 형성된 게이트; 및 상기 게이트 양측 활성영역에 형성된 소스/드레인을 포함할 수 있다.
또한, 본 발명의 실시예에 따른 비휘발성 메모리 장치는 기판에 형성되어 활성영역을 정의하는 소자분리 트렌치; 상기 기판에 형성되어 상기 활성영역에 대응하는 제1도전형의 분리웰; 상기 소자분리 트렌치 표면상에 형성된 메모리막; 상기 메모리막 상에서 상기 소자분리 트렌치를 일부 매립하는 갭필절연막; 상기 갭필절연막 상에서 나머지 상기 소자분리 트렌치를 매립하도록 상기 기판상에 형성된 게이트; 상기 게이트 양측 활성영역에 형성된 제2도전형의 소스/드레인; 및 상기 소스/드레인 사이의 활성영역에 형성된 제1도전형의 문턱전압조절영역을 포함할 수 있다.
본 발명의 실시예에 따른 비휘발성 메모리 장치 제조방법은 기판을 식각하여 활성영역을 정의하는 소자분리 트렌치를 형성하는 단계; 상기 소자분리 트렌치 표면에 터널절연막 및 전하트랩막을 순차적으로 형성하는 단계; 상기 전하트랩막 상에 상기 소자분리 트렌치를 일부 매립하는 갭필절연막을 형성하는 단계; 상기 갭필절연막을 포함한 구조물 표면을 따라 전하차단막을 형성하는 단계; 나머지 상기 소자분리 트렌치를 매립하도록 상기 기판상에 게이트를 형성하는 단계; 및 상기 게이트 양측 활성영역에 소스/드레인을 형성하는 단계를 포함할 수 있다.
상술한 과제의 해결 수단을 바탕으로 하는 본 기술은 소자분리구조물의 라이너막을 SONOS 타입의 비휘발성 메모리 장치의 메모리막으로 사용함으로써, 장치의 구조를 단순화시켜 집적도를 용이하게 증가시킬 수 있고, 메모리막 형성공정에 기인한 특성 열화를 방지함과 동시에 로직 호환성을 향상시킬 수 있다.
도 1은 종래기술에 따른 비휘발성 메모리 장치를 도시한 도면.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 비휘발성 메모리 장치의 단위셀을 도시한 도면.
도 3a 내지 도 3c는 본 발명의 실시예에 따른 비휘발성 메모리 장치의 셀 어레이를 도시한 도면.
도 4a 내지 도 4f는 본 발명의 실시예에 따른 비휘발성 메모리 장치 제조방법을 도시한 공정단면도.
도 5는 본 발명의 실시예에 따른 마이크로프로세서의 구성도.
도 6은 본 발명의 실시예에 따른 프로세서의 구성도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 비휘발성 메모리 장치의 단위셀을 도시한 도면.
도 3a 내지 도 3c는 본 발명의 실시예에 따른 비휘발성 메모리 장치의 셀 어레이를 도시한 도면.
도 4a 내지 도 4f는 본 발명의 실시예에 따른 비휘발성 메모리 장치 제조방법을 도시한 공정단면도.
도 5는 본 발명의 실시예에 따른 마이크로프로세서의 구성도.
도 6은 본 발명의 실시예에 따른 프로세서의 구성도.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
후술할 본 발명은 임베디드 메모리(embedded memory)에 적용이 용이하고, 로직 호환성(logic compatibility)이 우수한 비휘발성 메모리 장치 및 그 제조방법을 제공한다. 보다 구체적으로, 후술할 본 발명의 실시예들은 로직 호환성이 우수한 SONOS 타입(Silicon-Oxide-Nitride-Oxide-Silicon Type)의 비휘발성 메모리 장치 및 그 제조방법을 제공한다. 이를 위해, 본 발명은 별도의 공정을 통해 메모리막을 형성하지 않고, 트렌치형 소자분리(Trench type Isolation) 형성공정시 형성되는 라이너막(Liner layer)을 메모리막으로 사용할 수 있는 비휘발성 메모리 장치 및 그 제조방법을 제공한다. 참고로, 라이너막은 소자분리를 위한 트렌치 표면상에 형성되는 측벽산화막(Wall Oxide), 라이너질화막(Liner Nitride) 및 라이너산화막(Liner Oxide)이 순차적으로 적층된 적층막일 수 있다.
한편, 이하의 설명에서 제1도전형과 제2도전형은 서로 상보적인 도전형을 의미한다. 즉, 제1도전형이 P형인 경우에 제2도전형은 N형이고, 제1도전형이 N형인 경우에 제2도전형은 P형이다. 이는 본 발명의 실시예에 따른 비휘발성 메모리 장치가 N-채널타입(N-channel type) 또는 P-채널타입(P-channel type)이 모두 가능하다는 것을 의미한다. 설명의 편의를 위하여 이하에서는 N-채널타입의 비휘발성 메모리 장치를 예시하여 설명하기로 한다. 즉, 제1도전형은 P형이고, 제2도전형은 N형이다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 비휘발성 메모리 장치를 도시한 도면이다. 구체적으로, 도 2a는 단위셀의 평면도, 도 2b는 단위셀의 등가회로도, 도 2c 내지 도 2e는 각각 도 2a에 도시된 Ⅰ-Ⅰ'절취선, Ⅱ-Ⅱ'절취선 및 Ⅲ-Ⅲ'절취선을 따라 도시한 단위셀의 단면도이다.
도 2a 내지 도 2e에 도시된 바와 같이, 실시예에 따른 비휘발성 메모리 장치는 복수개의 단위셀(Unit cell)을 포함하고, 각각의 단위셀은 고정된 문턱전압을 갖는 제1트랜지스터(301) 및 제1트랜지스터(301)와 병렬로 연결되고 가변 가능한 문턱전압을 갖는 제2트랜지스터(302)를 포함하며, 제1트랜지스터(301) 및 제2트랜지스터(302)는 서로 게이트(G), 소스(S) 및 드레인(D)을 공유하는 형태를 가질 수 있다. 구체적으로, 단위셀은 게이트(G), 소스(S) 및 드레인(D)을 공유하는 하나의 제1트랜지스터(301)와 복수개(예컨대, 두 개)의 제2트랜지스터(302)가 서로 병렬로 연결된 형태를 가질 수 있다. 단위셀의 문턱전압은 제1트랜지스터(301)의 문턱전압과 제2트랜지스터(302)의 문턱전압 합에 의하여 결정되고, 제2트랜지스터(302)의 문턱전압에 의하여 단위셀의 프로그램 또는 소거 여부가 결정되며, 제1트랜지스터(301)의 고정된 문턱전압과 단위셀의 문턱전압을 비교하여 단위셀의 프로그램 또는 소거 여부를 판독할 수 있다. 예컨대, 제1트랜지스터(301)의 문턱전압보다 단위셀의 문턱전압이 큰 경우에는 단위셀이 프로그램된 상태일 수 있고, 제1트랜지스터(301)의 문턱전압보다 단위셀의 문턱전압이 작으면 단위셀이 소거된 상태일 수 있다. 고정된 문턱전압을 갖는 제1트랜지스터(301)는 하나의 문턱전압값을 갖는 트랜지스터를 의미하고, 가변 가능한 문턱전압을 갖는 제2트랜지스터(302)는 적어도 서로 다른 둘 이상의 문턱전압값을 갖는 트랜지스터를 의미한다. 구체적으로, 제2트랜지스터(302)는 메모리막(208)을 구비한 SONOS 타입의 트랜지스터를 포함할 수 있으며, SONOS 타입의 트랜지스터에서 논리정보를 저장하는 메모리막(208)으로 인접한 단위셀 사이를 분리하는 소자분리구조물(210)의 라이너막(Liner layer)을 이용할 수 있다.
이하, 실시예에 따른 비휘발성 메모리 장치를 구조적 측면에서 보다 구체적으로 설명하기로 한다.
실시예에 따른 비휘발성 메모리 장치는 기판(201)에 형성된 제2도전형의 딥웰(Deep Well, 202) 및 딥웰(202)에 형성된 제1도전형의 분리웰(Isolated Well, 203)을 포함할 수 있다. 기판(201)은 반도체기판을 포함할 수 있다. 반도체기판은 단결정 상태(Single crystal state)일 수 있으며, 실리콘함유 재료를 포함할 수 있다. 즉, 반도체기판은 단결정의 실리콘함유 재료를 포함할 수 있다. 일례로, 기판(201)은 벌크 실리콘기판 또는 지지기판, 매몰절연막 및 단결정 실리콘막이 순차적으로 적층된 SOI(Silicon On Insulator) 기판일 수 있다. 딥웰(202)의 저면은 분리웰(203)의 저면보다 낮게 위치할 수 있고, 딥웰(202) 및 분리웰(203)은 단위셀이 동작할 수 있는 베이스를 제공하기 위한 것으로, 기판(201)에 불순물을 이온주입하여 형성된 것일 수 있다.
한편, 경우에 따라 도시된 바와 같이 딥웰(202) 및 분리웰(203)을 모두 형성하지 않고, 분리웰(203)만 형성할 수도 있다. 예컨대, 실시예에 따른 비휘발성 메모리 장치가 소거동작시 FN터널링(FN tunneling) 방식을 이용하는 경우에는 분리웰(203) 및 딥웰(202)이 필요하나, 소거동작시 BTBT(Bend To Bend Tunneling) 방식을 이용하는 경우에는 분리웰(203)만 형성하고 딥웰(202)을 형성하지 않아도 무방하다.
또한, 실시예에 따른 비휘발성 메모리 장치는 기판(201)에 형성되어 활성영역(211)을 정의하는 소자분리구조물(210)을 포함할 수 있다. 활성영역(211)은 장축 및 단축을 갖는 바타입(Bar type) 또는 라인타입(Line type)일 수 있으며, 소스(S) 및 드레인(D)에 대응하는 활성영역(211)은 특정 방향으로 돌출된 돌출부를 가질 수도 있다. 소자분리구조물(210)은 기판(201)에 형성되어 활성영역(211)을 정의하는 소자분리 트렌치(204), 소자분리 트렌치(204) 표면상에 형성된 메모리막(208) 및 메모리막(208) 상에서 소자분리 트렌치(204)를 일부 갭필하는 갭필절연막(209)을 포함할 수 있다. 소자분리구조물(210)은 STI(Shallow Trench Isolaton) 공정으로 형성된 것일 수 있다. 소자분리 트렌치(204)는 메모리막(208) 형성공정 및 갭필절연막(209) 형성공정이 용이하도록 경사진 측벽을 가질 수 있다. 메모리막(208) 상에 형성된 갭필절연막(209)은 소자분리 트렌치(204)를 일부 갭필하는 형태를 갖기 때문에 갭필절연막(209) 위로 메모리막(208) 및 활성영역(211)이 돌출된 형태를 가질 수 있다.
메모리막(208)은 터널절연막(205), 전하트랩막(206) 및 전하차단막(207)이 순차적으로 적층된 적층막일 수 있으며, 절연막을 포함할 수 있다. 즉, 터널절연막(205), 전하트랩막(206) 및 전하차단막(207)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 둘 이상의 적층막을 포함할 수 있다. 터널절연막(205)은 소자분리 트렌치(204) 표면을 따라 형성된 것일 수 있으며, 산화막을 포함할 수 있다. 터널절연막(205)은 '측벽산화막(Wall Oxide)'이라 불리기도 한다. 전하트랩막(206)은 소자분리 트렌치(204)의 표면을 따라 터널절연막(205) 상에 형성된 것일 수 있으며, 질화막을 포함할 수 있다. 전하트랩막(206)은 '라이너질화막(Liner Nitride)'이라 불리기도 한다. 전하차단막(207)은 도면에 도시된 것처럼 소자분리 트렌치(204)를 포함한 기판(201) 표면을 따라 형성되거나, 또는 갭필절연막(209)을 포함한 기판(201) 표면을 따라 형성된 것일 수 있다(도 4e 도면부호 '27' 참조). 전하차단막(207)은 도시된 것처럼 활성영역(211) 상으로 확장되지 않고, 갭필절연막(209)에 의해 노출된 전하트랩막(206) 상에만 형성된 형태를 가질 수도 있다. 전하차단막(207)은 산화막을 포함할 수 있으며, '라이너산화막(Liner Oxide)'이라 불리기도 한다. 이처럼, 메모리막(208)은 측벽산화막, 라이너질화막 및 라이너산화막이 순차적으로 적층된 소자분리구조물(210)의 라이너막을 포함할 수 있다.
또한, 실시예에 따른 비휘발성 메모리 장치는 소자분리구조물(210)을 포함한 기판(201) 상에 형성된 게이트(G)를 포함할 수 있다. 게이트(G)는 게이트절연막(213)과 게이트전극(214)이 적층된 적층구조물일 수 있다. 게이트절연막(213)은 메모리막(208)에서 활성영역(211) 상으로 연장된 전하차단막(207) 및 게이트절연막(213)이 필요로하는 두께를 제공하기 위한 두께조절막(212)이 적층된 적층막일 수 있다. 두께조절막(212)은 절연막을 포함할 수 있으며, 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 둘 이상의 적층막일 수 있다. 두께조절막(212)은 전하차단막(207)과 동일한 물질막 예컨대, 산화막일 수 있다. 게이트전극(214)은 소자분리구조물(210) 및 활성영역(211)을 동시에 가로지르는 바타입(Bar type) 또는 라인타입(Line type)의 형태를 가질 수 있다. 게이트전극(214)은 갭필절연막(209) 상에서 나머지 소자분리 트렌치(204)를 갭하는 형태를 가질 수 있다. 따라서, 활성영역(211), 메모리막(208) 및 게이트(G)는 서로 중첩되는 형태를 가질 수 있다.
또한, 실시예에 따른 비휘발성 메모리 장치는 게이트(G) 일측 및 타측 활성영역(211)에 각각 형성된 제2도전형의 소스(S) 및 제2도전형의 드레인(D)을 포함할 수 있다. 그리고, 게이트(G) 아래 소스(S)와 드레인(D) 사이의 활성영역(211)은 채널(C)로 정의되며, 채널(C)에는 문턱전압을 조절하기 위한 제1도전형의 문턱전압조절영역(215)이 형성되어 있을 수 있다. 소스(S), 드레인(D) 및 문턱전압조절영역(215)은 기판(201)에 불순물을 이온주입하여 형성된 것일 수 있다. 장치가 요구하는 문턱전압의 크기가 클수록 문턱전압조절영역(215)의 불순물 도핑농도를 증가시킬 수 있다. 일례로, 문턱전압조절영역(215)의 불순물 도핑농도는 분리웰(203)의 불순물 도핑농도보다 클 수 있다. 기판(201) 상부면을 기준으로 문턱전압조절영역(215)의 깊이는 소스(S) 및 드레인(D)의 깊이보다 작을 수 있다. 이는, 문턱전압조절영역(215)과 소스(S) 및 드레인(D) 사이의 간섭을 최소화하고, 게이트에 의한 채널(C) 형성이 가능하도록 하기 위함이다. 그리고, 소스(S) 및 드레인(D)의 저면은 갭필절연막(209)의 상부면과 동일 평면상에 위치하거나, 또는 소스(S) 및 드레인(D)의 저면이 갭필절연막(209)의 상부면보다 높게 위치할 수 있다. 이는, 소스(S) 및 드레인(D)과 게이트(G), 메모리막(208) 사이의 중첩면적을 최대한 넓게 가져가기 위함이다.
상술한 구조를 갖는 비휘발성 메모리 장치에서 활성영역(211)을 기준으로 제2트랜지스터(302)는 소자분리구조물(210)과 인접하게 배치되고, 제1트랜지스터(301)는 제2트랜지스터(302) 사이 활성영역(211)의 중심부에 배치된 형태를 가질 수 있다. 제1트랜지스터(301) 및 제2트랜지스터(302)는 동일한 게이트(G), 소스(S) 및 드레인(D)을 가질 수 있다. 제1트랜지스터(301)는 문턱전압조절영역(215)에 의하여 고정된 문턱전압을 가지며, 제조공정시 문턱전압조절영역(215)의 불순물 도핑농도를 조절하는 방법으로 제1트랜지스터(301)의 문턱전압 크기 및 단위셀의 동작특성을 제어할 수 있다. 제2트랜지스터(302)에서 소스(S), 드레인(D) 및 채널(C)을 포함한 활성영역(211), 메모리막(208) 및 게이트(G)가 서로 중첩되는 영역에서 전하 트랩핑 및 디트랩핑에 의해 프로그램 및 소거가 가능하고, 이를 통해 가변 문턱전압을 가질 수 있다.
상술한 구조를 갖는 비휘발성 메모리 장치는 소자분리구조물(210)의 라이너막을 메모리막(208)으로 사용함으로써, 메모리막(208) 형성공정에 기인한 특성 열화를 방지함과 동시에 로직 호환성을 향상시킬 수 있다.
또한, 문턱전압이 고정된 제1트랜지스터(301)와 가변 문턱전압을 갖는 제2트랜지스터(302)가 병렬로 연결된 형태를 갖기 때문에 비휘발성 메모리 장치의 동작 특성을 향상시킬 수 있다.
또한, 셀 구조가 단순하여 비휘발성 메모리 장치의 집적도를 효과적으로 향상시킬 수 있으며, 다양한 동작방법을 적용할 수 있어 그 활용도가 매우 크다.
이하에서는, 본 발명의 실시예에 따른 비휘발성 메모리 장치 단위셀의 동작에 대하여 도 2a 내지 도 2e 및 표 1을 참조하여 설명하기로 한다. 아래 표 1은 본 발명의 실시예에 따른 비휘발성 메모리 장치 단위셀의 동작 조건에 대한 일례를 나타낸 것으로, 표 1을 통해 실시예에 따른 비휘발성 메모리 장치가 다양한 동작방법을 적용할 수 있고, 그에 따라 그 활용도가 매우 큰 구조라는 것을 쉽게 이해할 수 있다.
먼저, 프로그램동작은 HCI(Hot Carrier Injection) 방식을 이용할 수 있다. HCI 방식을 이용하는 경우에는 게이트(G) 및 드레인(D)에 각각 제1프로그램전압 및 제2프로그램전압을 인가하고, 소스(S) 및 분리웰(203)/딥웰(202)에는 접지전압(VSS)을 인가하는 방법으로 프로그램동작을 수행할 수 있다. 이때, 제1프로그램전압 및 제2프로그램전압은 서로 동일한 극성을 갖는 전압일 수 있으며, 포지티브전압(Positive voltage)일 수 있다. 일례로, 제1프로그램전압 및 제2프로그램전압은 펌핑전압(VPP)일 수 있다.
여기서, 프로그램동작시 HCI 방식을 이용하는 경우에는 문턱전압조절영역(215)에 의하여 채널(C)과 드레인(D) 사이에 어브럽트 정션(abrupt junction)이 형성되어 열전하가 많이 발생하기 때문에 프로그램 특성을 향상시킬 수 있다. 참고로, 문턱전압조절영역(215)의 불순물 도핑농도가 분리웰(203)의 불순물 도핑농도보다 클수록 어브럽트 정션을 쉽게 형성할 수 있다.
한편, 프로그램동작은 FN 터널링(FN tunneling) 방식을 이용할 수도 있다. FN 터널링 방식을 이용하는 경우에는 게이트(G) 및 분리웰(203)/딥웰(202)에 각각 제1프로그램전압 및 제2프로그램전압을 인가하고, 소스(S) 및 드레인(D) 플로팅(Floating)시키는 방법으로 프로그램동작을 수행할 수 있다. 이때, 제1프로그램전압 및 제2프로그램전압은 서로 다른 극성을 갖는 전압일 수 있다. 예컨대, 제1프로그램전압은 포지티브전압일 수 있으며, 제2프로그램전압은 네거티브전압일 수 있다. 일례로, 제1프로그램전압은 펌핑전압(VPP)일 수 있으며, 제2프로그램전압은 마이너스 펌핑전압(-VPP)일 수 있다.
다음으로, 소거동작은 BTBT(Band To Band Tuneling) 방식을 이용할 수 있다. 참고로, 표 1에서 'BTBT_Drain'은 게이트(G)와 드레인(D) 사이의 밴드 터널링에 의한 소거동작을 의미하고, 'BTBT_Source'는 게이트(G)와 소스(S) 사이의 밴드 터널링에 의한 소거동작을 예시한 것이다. 이하, 설명의 편의를 위해 'BTBT_Drain'을 예시하여 설명하기로 한다.
BTBT 방식을 이용한 소거동작은 게이트(G) 및 드레인(D)에 각각 제1소거전압 및 제2소거전압을 인가하고, 소스(S) 및 분리웰(203)/딥웰(202)에는 접지전압(VSS)을 인가하는 방법으로 소거동작을 수행할 수 있다. 이때, 제1소거전압 및 제2소거전압은 서로 다른 극성을 갖는 전압일 수 있다. 예컨대, 제1소거전압은 네거티브전압일 수 있고, 제2소거전압은 포지티브전압일 수 있다. 일례로, 제1소거전압은 마이너스 펌핑전압(-VPP)일 수 있으며, 제2소거전압은 펌핑전압(VPP)일 수 있다.
한편, 소거동작은 FN 터널링(FN tunneling) 방식을 이용할 수도 있다. FN 터널링 방식을 이용하는 경우에는 게이트(G) 및 분리웰(203)/딥웰(202)에 각각 제1소거전압 및 제2소거전압을 인가하고, 소스(S) 및 드레인(D)은 플로팅시키는 방법으로 소거동작을 수행할 수 있다. 이때, 제1소거전압 및 제2소거전압은 서로 다른 극성을 갖는 전압일 수 있다. 예컨대, 제1소거전압은 네거티브전압일 수 있고, 제2소거전압은 포지티브전압일 수 있다. 일례로, 제1소거전압은 마이너스 펌핑전압(-VPP)일 수 있으며, 제2소거전압은 펌핑전압(VPP)일 수 있다.
다음으로, 리드동작은 포워드리드(Forward read) 방식 및 리버스리드(Reverse read) 방식으로 구분할 수 있다. 포워드리드 방식은 프로그램동작시 전하의 이동방향과 동일한 방향으로의 전하이동을 통해 리드동작이 이루어지는 것을 의미하고, 리버스리드 방식은 프로그램동작시 전하의 이동방향과 반대방향으로의 전하이동을 통해 리드동작이 이루어지는 것을 의미한다. 포워드리드 방식은 리버스리드 방식 대비 단순한 구조의 셀 어레이를 구현할 수 있기 때문에 집적도 및 공정난이도 측면에서 유리하다는 장점이 있다. 반면에, 리버스리드 방식은 포워드리드 방식 대비 리드 디스터번스(read disturbance)에 대한 저항력이 크다는 장점이 있다.
포워드리드 방식인 경우에는 게이트(G) 및 드레인(D)에 각각 활성화전압 및 리드전압을 인가하고 소스(S) 및 분리웰(203)/딥웰(202)에는 접지전압(VSS)을 인가할 수 있다. 리버스리드 방식인 경우에는 게이트(G) 및 소스(S)에 각각 활성화전압 및 리드전압을 인가하고 드레인(D) 및 분리웰(203)/딥웰(202)에는 접지전압(VSS)을 인가할 수 있다. 활성화전압 및 리드전압은 모두 포지티브전압일 수 있다. 활성화전압은 단위셀의 채널(C)을 유도하기 위한 것으로 전원전압(VCC)일 수 있다.
상술한 바와 같이, 실시예에 따른 비휘발성 메모리 장치는 공지된 프로그램 방식, 소거 방식 및 리드 방식을 모두 적용할 수 있고, 이를 위한 구조적 변화로부터 자유로운 바, 그 활용도가 매우 우수하다는 것을 알 수 있다.
이하에서는, 상술한 비휘발성 메모리 장치의 단위셀 및 그 동작방법을 바탕으로 구성되는 셀 어레이에 대한 일례를 도 3a 내지 도 3c를 참조하여 설명하기로 한다. 실시예에 따른 비휘발성 메모리 장치의 단위셀이 매우 심플한 구조를 갖기 때문에 복수개의 단위셀이 매트릭스 형태로 배치된 셀 어레이도 매우 심플한 구조를 갖는다. 따라서, 설명의 편의를 위해 도 2a 내지 도 2e를 참조하여 설명한 것과 동일한 구성에 대하여 동일한 도면부호를 사용하기로 한다.
도 3a 내지 도 3c는 본 발명의 실시예에 따른 비휘발성 메모리 장치를 도시한 도면으로, 도 3a는 셀 어레이의 평면도, 도 3b 및 도 3c는 도 3a에 도시된 A-A'절취선 및 B-B'절취선을 따라 도시한 단면도이다.
도 3a 내지 도 3c에 도시된 바와 같이, 실시예에 따른 비휘발성 메모리 장치의 셀 어레이는 기판(201)에 형성된 딥웰(202) 및 딥웰(202)에 형성된 복수개의 분리웰(203)을 포함할 수 있다. 각각의 분리웰(203)은 활성영역(211)에 대응하여, 장축 및 단축을 갖는 바타입 또는 라인타입의 형태를 가질 수 있다. 그리고, 각각의 분리웰(203)은 소자분리구조물(210) 및 딥웰(202)과 분리웰(203) 사이의 접합절연(junction isolation)에 의하여 인접한 분리될 수 있다. 실시예에 따른 비휘발성 메모리 장치가 소거동작시 FN터널링(FN tunneling) 방식을 이용하는 경우에는 분리웰(203) 및 딥웰(202)이 필요하나, 소거동작시 BTBT(Bend To Bend Tunneling) 방식을 이용하는 경우에는 분리웰(203)만 형성하고 딥웰(202)을 형성하지 않아도 무방하다.
또한, 실시예에 따른 비휘발성 메모리 장치의 셀 어레이는 장축 및 단축을 갖는 바타입 또는 라인타입의 활성영역(211)을 정의하는 소자분리구조물(210)을 포함할 수 있다. 활성영역(211)은 장축이 일방향으로 연장되고 단축방향으로 소정 간격 이격되어 나란히 배치된 형태를 가질 수 있다.
또한, 실시예에 따른 비휘발성 메모리 장치의 셀 어레이는 소자분리구조물(210)을 포함한 기판(201) 상에 형성되어 복수의 소자분리구조물(210) 및 복수의 활성영역(211)을 동시에 가로지르는 복수의 게이트(G)를 포함할 수 있다. 게이트(G)는 장축 및 단축을 갖는 바타입 또는 라인타입일 수 있으며, 장축이 활성영역(211)과 교차하는 방향으로 연장된 형태를 가질 수 있다.
상술한 바와 같이, 실시예에 따른 단위셀 복수개를 매트릭스 형태로 배치하는 것만으로도 셀 어레이를 구현할 수 있는 바, 비휘발성 메모리 장치의 집적도 및 로직 호환성을 향상시킬 수 있고, 알려진 다양한 동작방법을 쉽게 적용할 수 있다는 장점이 있다.
도 4a 내지 도 4f는 본 발명의 실시예에 따른 비휘발성 메모리 장치 제조방법을 도시한 공정단면도이다.
도 4a에 도시된 바와 같이, 로직영역(Logic region) 및 메모리영역(Memory region)을 포함하는 기판(11)을 준비한다. 로직영역은 파워소자영역(Power device region), COMS영역(COMS region) 등을 포함할 수 있다. 실시예에서는 로직영역이 파워소자영역인 경우를 예시하여 도시하였으며, 파워소자영역은 저전압영역(Low voltage region) 및 저전압영역보다 큰 전압을 드라이빙하는 고전압영역(High voltage region)을 포함할 수 있다. 그리고, 메모리영역은 상술한 실시예에 따른 비휘발성 메모리 장치를 포함할 수 있다. 기판(11)은 반도체기판을 사용할 수 있다. 반도체기판은 단결정 상태(Single crystal state)일 수 있으며, 실리콘함유 재료를 포함할 수 있다. 즉, 반도체기판은 단결정의 실리콘함유 재료를 포함할 수 있다. 예컨대, 기판(11)으로는 벌크 실리콘기판 또는 SOI(Silicon On Insulator)기판을 사용할 수 있다.
다음으로, 기판(11)상에 소자분리를 위한 마스크패턴(12)을 형성하고, 마스크패턴(12)을 식각장벽(etch barrier)으로 기판(11)을 식각하여 소자분리 트렌치(13)를 형성한다. 소자분리 트렌치(13)를 형성하기 위한 식각공정은 건식식각법을 사용하여 진행할 수 있으며, 소자분리 트렌치(13)의 측벽은 경사질 수 있다. 그리고, 각 영역에 형성되는 소자분리 트렌치(13)는 서로 다른 종횡비를 가질 수 있다.
여기서, 기판(11)에 소자분리 트렌치(13)를 형성함에 따라 기판(11)에는 복수의 활성영역들이 정의된다. 이하, 설명의 편의를 위해 메모리영역의 활성영역을 '제1활성영역(14)', 고전압영역의 활성영역을 '제2활성영역(15)', 저전압영역의 활성영역을 '제3활성영역(16)'이라 지칭하기로 한다.
도 4b에 도시된 바와 같이, 소자분리 트렌치(13) 표면에 제1라이너막(17)을 형성한다. 제1라이너막(17)은 소자분리 트렌치(13) 형성공정시 소자분리 트렌치(13) 표면에 형성된 결함 또는 손상을 치유하는 역할을 수행한다. 또한, 메모리영역에서 제1라이너막(17)은 터널절연막으로 작용한다. 제1라이너막(17)은 산화막으로 형성할 수 있으며, 산화막은 열산화법을 사용하여 형성할 수 있다. 열산화법의 특성에 의해 제1라이너막(17)은 소자분리 트렌치(13)의 표면에만 형성될 수 있다.
다음으로, 제1라이너막(17)을 포함한 구조물 표면을 따라 제2라이너막(18)을 형성한다. 제2라이너막(18)은 불순물의 침투 또는 확산을 방지하는 역할을 수행한다. 또한, 메모리영역에서 제2라이너막(18)은 전하트랩막으로 작용한다. 제2라이너막(18)은 질화막으로 형성할 수 있으며, 소자분리 트렌치(13)를 포함한 구조물 표면을 따라 균일한 두께를 갖도록 형성할 수 있다.
다음으로, 제2라이너막(18) 상에 소자분리 트렌치(13)를 갭필함과 동시에 기판(11) 전면을 덮는 갭필절연막(19)을 형성한다. 갭필절연막(19)은 산화막 예컨대, 고밀도플라즈마산화막(High Density Plasma oxide, HDP oxide)으로 형성할 수 있다.
다음으로, 마스크패턴(12)이 노출될때까지 갭필절연막(19) 및 제2라이너막(18)에 대한 평탄화공정을 진행한다. 평탄화공정은 화학적기계적연마법(CMP)을 사용하여 진행할 수 있다. 평탄화공정이 완료된 시점에서 갭필절연막(19)의 표면과 마스크패턴(12)의 표면은 동일 평면상에 위치하거나, 또는 마스크패턴(12)과 갭필절연막(19) 사이의 연마선택비 차이로 인해 갭필절연막(19)의 표면이 마스크패턴(12)의 표면보다 낮을 수 있다.
이로써, 소자분리 트렌치(13), 소자분리 트렌치(13) 표면에 형성된 제1라이너막(17), 제1라이너막(17) 상의 제2라이너막(18) 및 제2라이너막(18) 상에서 소자분리 트렌치(13)를 갭필하는 갭필절연막(19)을 포함하는 소자분리구조물(20)을 형성할 수 있다.
한편, 종래기술에 따른 SONOS 타입의 비휘발성 메모리 장치를 구비한 임베드디 메모리는 고전압영역 및 저전압영역에는 라이너막을 구비한 소자분리구조물을 형성하더라도, 메모리영역의 소자분리구조물에서는 라이너막 특히, 제2라이너막(18)을 제거하는 별도의 공정을 진행하였다. 이는, 제2라이너막(18)의 전하 트랩 현상에 기인한 특성 열화 예컨대, HEIP 등을 방지하기 위함이다. 그러나, 실시예에 따른 비휘발성 메모리 장치는 제2라이너막(18)의 전하 트랩 특성을 이용하여 메모리 소자를 구현하는 바, 종래기술 대비 공정스탭을 현저하게 감소시킬 수 있는 장점이 있다.
도 4c에 도시된 바와 같이, 마스크패턴(12)을 제거하기 위한 식각공정 및 마스크패턴(12)을 제거함에 따라 기판(11) 위로 돌출된 소자분리구조물(20)의 높이 조절 및 평탄화를 위한 세정공정을 진행한다. 식각공정 및 세정공정은 습식으로 진행할 수 있다.
한편, 실시예에서는 식각공정 및 세정공정이 완료된 시점에서 기판(11) 표면이 노출된 것으로 도시하였으나, 후속 공정에서 기판(11) 표면이 손상되는 것을 방지하기 위해 기판(11) 전면에는 스크린절연막(미도시)이 잔류하거나, 또는 세정공정 이후에 스크린절연막(미도시)을 형성해줄 수도 있다.
다음으로, 메모리영역, 고전압영역 및 저전압영역에 대응하는 기판(11)에 각각 불순물을 이온주입하여 복수의 웰(Well)을 형성한다. 구체적으로, 메모리영역에서는 기판(11)에 제2도전형의 딥웰(Deep Well, 21)을 형성한 이후에 각각의 제1활성영역(14)에 대응하도록 딥웰(21)에 제1도전형의 분리웰(Isolated Well, 22)을 형성할 수 있다. 그리고, 고전압영역 및 저전압영역은 각각 제2활성영역(15) 및 제3활성영역(16)에 대응하도록 기판(11)에 제1도전형의 제1웰(23) 및 제1도전형의 제2웰(24)을 형성할 수 있다.
다음으로, 도면에 도시하지는 않았지만 각 영역에 선택적으로 문턱전압을 조절하기 위한 불순물을 이온주입할 수 있다. 예컨대, 메모리영역의 분리웰(22) 표면에 후속 공정을 통해 형성될 메모리셀의 문턱전압을 조절하기 위해 제1도전형의 불순물을 이온주입하여 문턱전압조절영역(미도시)을 형성할 수 있다.
도 4d에 도시된 바와 같이, 기판(11)상에 메모리영역을 오픈하고, 고전압영역 및 저전압영역을 덮는 마스크패턴(25)을 형성한 이후에 마스크패턴(25)을 식각장벽으로 메모리영역의 갭필절연막(19)을 일부 리세스시킨다. 리세스된 갭필절연막(19A)을 형성하기 위한 식각공정은 공정간 기형성된 구조물에 인가되는 공정 부담을 최소화시키기 위해 습식식각(Wet etah)으로 진행할 수 있다. 예컨대, 갭필절연막(19)이 산화막인 경우에 리세스된 갭필절연막(19A)을 형성하기 위한 식각공정은 BOE(Buffered Oxide Etchant)용액을 사용하여 진행할 수 있다. 리세스된 갭필절연막(19A)에 의하여 소자분리 트렌치(13) 상부영역의 전하트랩막 즉, 제2라이너막(18)이 노출되고, 리세스된 갭필절연막(19A)의 식각깊이는 메모리소자의 채널 형성이 가능하도록 후속 공정을 통해 형성될 소스 및 드레인의 깊이에 대응하도록 조절할 수 있다. 구체적으로, 기판(11) 상부면을 기준으로 리세스된 갭필절연막(19A)의 식각깊이는 후속 공정을 통해 형성될 소스 및 드레인의 깊이와 동일하거나, 또는 더 크도록 제어할 수 있다.
참고로, 리세스된 갭필절연막(19A)을 형성하기 위한 식각공정은 예정된 로직공정에서 추가된 공정이나, 습식식각을 통해 갭필절연막(19)의 일부를 식각하는 매우 단순한 공정으로 기형성된 구조물에 부정적인 영향을 미칠 확률이 매우 낮다.
도 4e에 도시된 바와 같이, 마스크패턴(25)을 제거한 이후에 제1활성영역(14) 내지 제3활성영역(16) 상에 게이트절연막으로 작용하는 절연막(26)을 형성한다. 절연막(26)은 각 영역에 형성되는 트랜지스터가 요구하는 게이트절연막의 두께를 제공하기 위한 것으로, 각 영역에 형성되는 절연막(26)의 두께는 서로 동일하거나, 또는 서로 상이할 수 있다. 절연막(26)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 둘 이상의 적층막으로 형성할 수 있다. 일례로, 절연막(26)은 산화막으로 형성할 수 있으며, 산화막은 열산화법(Thermal Oxidation)을 사용하여 형성할 수 있다.
다음으로, 리세스된 갭필절연막(19A) 및 절연막(26)을 포함한 구조물 표면을 따라 제3라이너막(27)을 형성한다. 제3라이너막(27)은 절연막(26)과 더불어서 게이트절연막으로 작용함과 동시에 메모리영역에서는 전하차단막으로도 작용한다. 제3라이너막은 산화막으로 형성할 수 있다.
이로써, 각 영역의 활성영역들 상에 절연막(26) 및 제3라이너막(27)이 적층된 구조의 게이트절연막을 형성할 수 있다. 그리고, 메모리영역의 소자분리 트렌치(13) 표면상에 제1라이너막(17), 제2라이너막(18) 및 제3라이너막(27)이 순차적으로 적층된 라이너막 즉, 메모리막(28)을 형성할 수 있다. 실시예에 따라 형성된 메모리막(28)은 소자분리구조물(20)의 라이너막으로 실시예에 따르면, 로직공정 이외의 추가 공정을 진행하지 않고도 비휘발성 메모리 장치의 메모리막(28)을 제공할 수 있다.
도 4f에 도시된 바와 같이, 제3라이너막(27)을 포함한 구조물 전면에 리세스된 갭필절연막(19A) 상부를 갭필하도록 게이트도전막을 형성한다. 게이트도전막은 실리콘함유 재료로 형성할 수 있으며, 실리콘함유 재료로는 실리콘막을 사용할 수 있다. 일례로, 게이트도전막은 폴리실리콘막으로 형성할 수 있다.
다음으로, 게이트도전막, 제3라이너막(27) 및 절연막(26)을 순차적으로 식각하여 각 영역에 게이트를 형성한다. 즉, 게이트도전막 및 게이트절연막에 대한 식각공정을 통해 메모리영역, 고전압영역, 저전압영역에 각각 제1게이트(G1), 제2게이트(G2) 및 제3게이트(G3)를 동시에 형성할 수 있다. 제1게이트(G1) 내지 제3게이트(G3)은 게이트절연막 및 게이트전극(29)이 적층된 적층구조물일 수 있다.
다음으로, 제1게이트(G1) 내지 제3게이트(G3) 양측 기판(11)에 불순물을 이온주입하여 소스(S) 및 드레인(D)을 형성한다. 메모리영역에서의 소스(S) 및 드레인(D)은 도면에 도시되어 있지 않으나, 상술한 단위셀 및 셀 어레이 구조를 통해 자세히 설명하였는 바, 여기서는 자세한 설명을 생략하기로 한다.
이후, 도면에 도시하지는 않았지만 공지된 반도체 장치 제조기술을 이용하여 장치를 완성할 수 있다.
상술한 바와 같이 소자분리구조물(20)의 라이너막을 SONOS 타입의 비휘발성 메모리 장치의 메모리막(28)으로 사용함으로써, 장치의 구조를 단순화시켜 집적도를 용이하게 증가시킬 수 있고, 메모리막(28) 형성공정에 기인한 특성 열화를 방지함과 동시에 로직 호환성을 향상시킬 수 있다.
이하에서는, 본 발명의 실시예에 따른 비휘발성 메모리 장치의 활용분야에 대한 일례를 도 5 및 도 6을 참조하여 간략히 설명하기로 한다.
도 5는 본 발명의 실시예에 따른 마이크로프로세서의 구성도이다.
도 5에 도시된 바와 같이, 마이크로프로세서(Micro Processor Unit, 1000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며 기억부(1010), 연산부(1020) 및 제어부(1030)를 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit, CPU), 그래픽 처리 장치(Graphic Processing Unit, GPU), 디지털 신호 처리 장치(Digital Signal Processor, DSP), 어플리케이션 프로세서(Application Processor, AP) 등 각종 처리장치 일 수 있다.
기억부(1010)는 프로세서 레지스터(Processor register) 또는 레지스터(Register)로 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분으로 데이터 레지스터, 주소 레지스터 및 부동 소수점 레지스터를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.
기억부(1010)는 상술한 비휘발성 메모리 장치를 포함할 수 있다. 상술한 실시예에 따른 반도체 장치를 포함한 기억부(1010)는 고정된 문턱전압을 갖는 제1트랜지스터 및 제1트랜지스터와 병렬로 연결되고 가변 가능한 문턱전압을 갖는 제2트랜지스터를 포함하고, 제1트랜지스터 및 제2트랜지스터가 서로 게이트, 소스 및 드레인을 공유하는 단위셀을 복수개 포함할 수 있다. 이때, 제2트랜지스터는 메모리막을 구비한 SONOS 타입의 트랜지스터일 수 있으며, 메모리막은 복수의 단위셀을 분리하는 소자분리구조물의 라이너막일 수 있다. 구체적으로, 기억부(1010)는 기판에 형성되어 활성영역을 정의하는 소자분리 트렌치, 소자분리 트렌치 표면상의 전하트랩막, 전하트랩막 상에서 소자분리 트렌치를 일부 매립하는 갭필절연막, 갭필절연막 상에 나머지 소자분리 트렌치를 매립하도록 기판상에 형성된 게이트 및 게이트 양측 활성영역에 형성된 소스/드레인을 포함할 수 있다. 상술한 기억부(1010)는 소자분리구조물의 라이너막을 메모리막으로 이용함에 따라 구조를 단순화시켜 집적도를 용이하게 증가시킬 수 있고, 메모리막 형성공정에 기인한 특성 열화를 방지함과 동시에 로직 호환성을 향상시킬 수 있으며, 다양한 동작방법을 적용할 수 있어 그 활용도가 매우 크다. 따라서, 기억부(1010) 및 기억부(1010)를 포함한 마이크로프로세서(1000)의 소형화, 고성능화가 가능하다.
연산부(1020)는 마이크로프로세서(1000)의 내부에서 연산을 수행하는 부분으로 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행한다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit, ALU)를 포함할 수 있다.
제어부(1030)는 기억부(1010)나 연산부(1020) 및 마이크로프로세서(1000) 외부 장치로부터의 신호를 수신 받아 명령의 추출이나 해독, 입력이나 출력의 제어 등을 하고, 프로그램으로 나타내어진 처리를 실행한다.
본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있으며, 이 경우 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.
도 6은 본 발명의 실시예에 따른 프로세서의 구성도이다.
도 6에 도시된 바와 같이, 프로세서(1100)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행하는 마이크로프로세서 이외의 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있으며 코어부(1110), 캐시 메모리부(1120) 및 버스 인터페이스(1130)를 포함할 수 있다. 본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로 기억부(1111), 연산부(1112), 제어부(1113)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit, GPU), 어플리케이션 프로세서(Application Processor, AP) 등 각종 시스템 온 칩(System on Chip, SoC)일 수 있다.
기억부(1111)는 프로세서 레지스터(Processor register) 또는 레지스터(Register)로 프로세서(1100) 내에서 데이터를 저장하는 부분으로 데이터 레지스터, 주소 레지스터 및 부동 소수점 레지스터를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1111)는 연산부(1112)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다. 연산부(1112)는 프로세서(1100)의 내부에서 연산을 수행하는 부분으로 제어부(1113)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행한다. 연산부(1112)는 하나 이상의 산술 놀리 연산 장치(Arithmetic and Logic Unit, ALU)를 포함할 수 있다. 제어부(1113)는 기억부(1111)나 연산부(1112) 및 프로세서(1100) 외부 장치로부터의 신호를 수신 받아 명령의 추출이나 해독, 입력이나 출력의 제어 등을 하고, 프로그램으로 나타내어진 처리를 실행한다.
캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와는 달리 저속의 외부 장치의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123)를 포함할 수 있다. 일반적으로 캐시 메모리부(1120)는 1차, 2차 저장부(1121, 1122)를 포함하며 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 도 8에는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)는 모두 코어부(1110)의 외부에 구성될 수 있으며, 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다. 또한, 캐시 메모리부(1120)의 1차 저장부(1121)는 코어부(1110)의 내부에 위치할 수 있으며 2차 저장부(1122) 및 3차 저장부(1123)는 코어부(1110)의 외부에 구성하여 처리 속도 보완을 위한 기능을 좀 더 강화시킬 수 있다.
버스 인터페이스(1130)는 코어부(1110)와 캐시 메모리부(1120)를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.
본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 버스 인터페이스(1130)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 다수의 코어부(1110)를 포함할 경우, 캐시 메모리부(1120)의 1차 저장부(1121)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고 2차 저장부(1122)와 3차 저장부(1123)는 하나로 다수의 코어부(1110)의 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다. 여기서, 1차 저장부(1121)의 처리 속도가 2차, 3차 저장부(1122, 1123)의 처리 속도보다 빠를 수 있다.
본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신 할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170)를 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈을 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1130)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.
여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory) 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), Nor Flash Memory, NAND Flash Memory, 상변환 메모리(Phase Change Random Access Memory, PRAM), 저항 메모리(Resistive Random Access Memory,RRAM), 스핀 주입 메모리(Spin Transfer Torque Random Access Memory, STTRAM), 자기메모리(Magnetic Random Access Memory, MRAM) 등을 포함할 수 있다. 특히, 비휘발성 메모리로서 상술한 실시예에 따른 비휘발성 메모리 장치를 포함할 수 있다. 상술한 실시예에 따른 반도체 장치를 포함한 임베디드 메모리부(1140)는 고정된 문턱전압을 갖는 제1트랜지스터 및 제1트랜지스터와 병렬로 연결되고 가변 가능한 문턱전압을 갖는 제2트랜지스터를 포함하고, 제1트랜지스터 및 제2트랜지스터가 서로 게이트, 소스 및 드레인을 공유하는 단위셀을 복수개 포함할 수 있다. 이때, 제2트랜지스터는 메모리막을 구비한 SONOS 타입의 트랜지스터일 수 있으며, 메모리막은 복수의 단위셀을 분리하는 소자분리구조물의 라이너막일 수 있다. 구체적으로, 임베디드 메모리부(1140)는 기판에 형성되어 활성영역을 정의하는 소자분리 트렌치, 소자분리 트렌치 표면상의 전하트랩막, 전하트랩막 상에서 소자분리 트렌치를 일부 매립하는 갭필절연막, 갭필절연막 상에 나머지 소자분리 트렌치를 매립하도록 기판상에 형성된 게이트 및 게이트 양측 활성영역에 형성된 소스/드레인을 포함할 수 있다. 상술한 임베디드 메모리부(1140)는 소자분리구조물의 라이너막을 메모리막으로 이용함에 따라 구조를 단순화시켜 집적도를 용이하게 증가시킬 수 있고, 메모리막 형성공정에 기인한 특성 열화를 방지함과 동시에 로직 호환성을 향상시킬 수 있으며, 다양한 동작방법을 적용할 수 있어 그 활용도가 매우 크다. 따라서, 임베디드 메모리부(1140) 및 임베디드 메모리부(1140)를 포함한 프로세서(1100)의 소형화, 고성능화가 가능하다.
통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈과 무선 네트워크와 연결할 수 있는 모듈을 모두 포함할 수 있다. 유선 네트워크 모듈은 유선랜(Local Area Network, LAN), 유에스비(Universal Serial Bus, USB), 이더넷(Ethernet), 전력선통신(Power Line Communication, PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은 적외선 통신(Infrared Data Association, IrDA), 코드 분할 다중 접속(Code Division Multiple Access, CDMA), 시분할 다중 접속(Time Division Multiple Access, TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access, FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network, USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution, LTE), 근거리 무선통신(Near Field Communication, NFC), 광대역 무선 인터넷(Wireless Broadband Internet, Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access, HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA, WCDMA), 초광대역 통신(Ultra WideBand, UWB) 등을 포함할 수 있다.
메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 관리하기 위한 것으로 각종 메모리 컨트롤러, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital, SD), 미니 씨큐어 디지털 카드(mini Secure Digital card, mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity, SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card, SM), 멀티 미디어 카드(Multi Media Card, MMC), 내장 멀티 미디어 카드(Embedded MMC, eMMC), 컴팩트 플래시 카드(Compact Flash, CF) 등을 제어하는 컨트롤러를 포함 할 수 있다.
미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하여 영상, 음성 및 기타 형태로 전달되도록 외부 인터페이스 장치로 출력하는 그래픽 처리 장치(Graphics Processing Unit, GPU), 디지털 신호 처리 장치(Digital Signal Processor, DSP), 고선명 오디오(High Definition Audio, HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface, HDMI) 컨트롤러 등을 포함할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
201 : 기판 202 : 딥웰
203 : 분리웰 204 : 소자분리 트렌치
205 : 터널절연막 206 : 전하트랩막
207 : 전하차단막 208 : 메모리막
209 : 갭필절연막 210 : 소자분리구조물
211 : 활성영역 212 : 두께조절막
213 : 게이트절연막 214 : 게이트전극
215 : 문턱전압조절영역 301 : 제1트랜지스터
302 : 제2트랜지스터 G : 게이트
D : 드레인 S : 소스
203 : 분리웰 204 : 소자분리 트렌치
205 : 터널절연막 206 : 전하트랩막
207 : 전하차단막 208 : 메모리막
209 : 갭필절연막 210 : 소자분리구조물
211 : 활성영역 212 : 두께조절막
213 : 게이트절연막 214 : 게이트전극
215 : 문턱전압조절영역 301 : 제1트랜지스터
302 : 제2트랜지스터 G : 게이트
D : 드레인 S : 소스
Claims (25)
- 삭제
- 삭제
- 삭제
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- 기판에 형성되어 활성영역을 정의하는 소자분리 트렌치;
상기 소자분리 트렌치 표면상의 전하트랩막;
상기 전하트랩막 상에서 상기 소자분리 트렌치를 일부 매립하는 갭필절연막;
상기 갭필절연막 상에 나머지 소자분리 트렌치를 매립하도록 상기 기판상에 형성된 게이트; 및
상기 게이트 양측 활성영역에 형성된 소스/드레인
을 포함하는 비휘발성 메모리 장치.
- ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈제5항에 있어서,
상기 소자분리 트렌치와 상기 전하트랩막 사이의 터널절연막; 및
상기 전하트랩막 상에 형성되어 상기 활성영역 상으로 확장된 전하차단막
을 더 포함하는 비휘발성 메모리 장치.
- ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈제6항에 있어서,
상기 활성영역의 기판과 상기 전하차단막 사이의 게이트절연막을 더 포함하는 비휘발성 메모리 장치.
- ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈제7항에 있어서,
상기 전하트랩막은 질화막을 포함하고, 상기 터널절연막, 상기 게이트절연막 및 상기 전하차단막은 산화막을 포함하는 비휘발성 메모리 장치.
- ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈제5항에 있어서,
상기 소스/드레인 사이의 활성영역에 형성된 문턱전압조절영역을 더 포함하는 비휘발성 메모리 장치.
- ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈제9항에 있어서,
상기 소스/드레인의 저면보다 상기 문턱전압조절영역의 저면이 더 높은 비휘발성 메모리 장치.
- ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈제5항에 있어서,
상기 갭필절연막은 상기 소자분리 트렌치 하부영역을 갭필하여 상기 소자분리 트렌치 상부영역의 상기 전하트랩막을 노출시키는 비휘발성 메모리 장치.
- ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈제5항에 있어서,
상기 갭필절연막의 상부면은 상기 소스/드레인의 저면과 동일하거나, 또는 더 낮은 비휘발성 메모리 장치.
- 기판에 형성되어 활성영역을 정의하는 소자분리 트렌치;
상기 기판에 형성되어 상기 활성영역에 대응하는 제1도전형의 분리웰;
상기 소자분리 트렌치 표면상에 형성된 메모리막;
상기 메모리막 상에서 상기 소자분리 트렌치를 일부 매립하는 갭필절연막;
상기 갭필절연막 상에서 나머지 상기 소자분리 트렌치를 매립하도록 상기 기판상에 형성된 게이트;
상기 게이트 양측 활성영역에 형성된 제2도전형의 소스/드레인; 및
상기 소스/드레인 사이의 활성영역에 형성된 제1도전형의 문턱전압조절영역
을 포함하는 비휘발성 메모리 장치.
- ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈제13항에 있어서,
상기 메모리막은,
상기 소자분리 트렌치 표면상의 터널절연막;
상기 터널절연막 상에 전하트랩막; 및
상기 전하트랩막 상에 형성되어 상기 활성영역 상으로 확장된 전하차단막
을 포함하는 비휘발성 메모리 장치.
- ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈제13항에 있어서,
상기 소스/드레인의 저면보다 상기 문턱전압조절영역의 저면이 더 높은 비휘발성 메모리 장치.
- ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈제13항에 있어서,
상기 갭필절연막의 상부면은 상기 소스/드레인의 저면과 동일하거나, 또는 더 낮은 비휘발성 메모리 장치.
- ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈제13항에 있어서,
프로그램동작시 HCI 방식 또는 FN 터널링 방식을 사용하는 비휘발성 메모리 장치.
- ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈제17항에 있어서,
프로그램동작시 HCI 방식을 사용하는 경우,
상기 문턱전압조절영역의 불순물 도핑농도가 상기 분리웰의 불순물 도핑농도보다 큰 비휘발성 메모리 장치.
- ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈제13항에 있어서,
소거동작시 BTBT 방식 또는 FN 터널링 방식을 사용하는 비휘발성 메모리 장치.
- ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈제19항에 있어서,
소거동작시 FN 터널링 방식을 사용하는 경우,
상기 기판에 형성된 제2도전형의 딥웰을 더 포함하고,
상기 분리웰은 상기 딥웰에 형성되는 비휘발성 메모리 장치.
- 기판을 식각하여 활성영역을 정의하는 소자분리 트렌치를 형성하는 단계;
상기 소자분리 트렌치 표면에 터널절연막 및 전하트랩막을 순차적으로 형성하는 단계;
상기 전하트랩막 상에 상기 소자분리 트렌치를 일부 매립하는 갭필절연막을 형성하는 단계;
상기 갭필절연막을 포함한 구조물 표면을 따라 전하차단막을 형성하는 단계;
나머지 상기 소자분리 트렌치를 매립하도록 상기 기판상에 게이트를 형성하는 단계; 및
상기 게이트 양측 활성영역에 소스/드레인을 형성하는 단계
를 포함하는 비휘발성 메모리 장치 제조방법.
- ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈제21항에 있어서,
상기 소자분리 트렌치를 일부 매립하는 갭필절연막을 형성하는 단계는,
상기 소자분리 트렌치를 매립하도록 전면에 갭필절연막을 형성하는 단계; 및
상기 갭필절연막 일부를 습식식각하는 단계
를 포함하는 비휘발성 메모리 장치 제조방법.
- ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈제22항에 있어서,
상기 갭필절연막의 식각깊이가 상기 소스/드레인의 깊이와 동일하거나, 또는 더 깊게 형성하는 비휘발성 메모리 장치 제조방법.
- ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈제21항에 있어서,
상기 전하차단막을 형성하기 이전에
이온주입공정으로 상기 활성영역에 문턱전압조절영역을 형성하는 단계; 및
상기 활성영역의 기판상에 게이트절연막을 형성하는 단계
를 더 포함하는 비휘발성 메모리 장치 제조방법.
- ◈청구항 25은(는) 설정등록료 납부시 포기되었습니다.◈제24항에 있어서,
상기 문턱전압조절영역의 저면을 상기 소스/드레인의 저면보다는 높게 형성하는 비휘발성 메모리 장치 제조방법.
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