KR100831390B1 - 고집적 플래시 메모리 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 고집적 및 고성능이 가능한 플래시 메모리 소자 및 그 제조방법에 관한 것이다. 상기 플래시 메모리 소자는 담장형 바디에 채널이 형성되는 이중/삼중 게이트 구조를 구비하고, 별도의 소스/드레인 영역을 구비하지 않거나, 소스/드레인 영역을 구비하더라도 제어 전극과 중첩되지 않도록 함으로써, 필요시에 제어 전극으로부터 발생하는 fringing 전계에 의해 반전층이 유기되고, 그 결과 셀 소자와 셀 소자들이 전기적으로 연결되는 것을 특징으로 한다. 상기 플래시 메모리 소자는 제어 전극의 하부에 전하를 저장할 수 있는 전하 저장 노드를 가지고 있으며, 셀 소자의 축소화 특성과 성능을 개선한다.
본 발명에 의하여 MOS 기반의 플래시 메모리 소자의 축소화 특성과 성능을 개선하고 메모리 용량을 늘리기 위한 새로운 소자를 제안하게 된다.
NAND 플래시 메모리, non-overlap, 고집적, 이중/삼중게이트, 담장형 바디, fringing 전계, SONOS, NFGM, 나노소자

Description

고집적 플래시 메모리 소자 및 그 제조 방법{High density flash memory device and fabricating method thereof}
도 1은 종래의 기술에 따른 이중/삼중게이트 MOS 소자에 대한 도면으로, (a)는 3차원 사시도이며, (b)는 B-B' 방향에 대한 단면도이며, (c)는 제어 전극을 따라 자른 A-A' 방향에 대한 단면도이다.
도 2는 본 발명의 바람직한 제1 실시예에 따른 플래시 메모리 소자에 대한 도면으로서, (a)는 플래시 메모리 소자를 포함하는 셀 스트링의 일부에 대한 사시도이며, (b)는 평면도이고, (c)는 B-B' 방향에 대한 단면도이며, (d)는 A-A' 방향에 대한 단면도이다.
도 3, 도 4 및 도 5는 본 발명의 바람직한 실시예에 따른 플래시 메모리 소자에 있어서, 전하 저장 노드들에 대한 다양한 변형 실시 형태들을 설명하기 위하여 도시한 단면도들이다.
도 6은 본 발명의 제2 실시예에 따른 플래시 메모리 소자에 대한 도면으로서, (a)는 3차원 사시도이고, (b)는 평면도이며, (c)는 B-B' 방향에 대한 단면도이며, (d)는 (c)의 스페이서 사이에 유전율이 다른 절연물질이 채워지고 그 위에 절연물질이 형성된 것을 도시한 단면도이다.
도 7의 (a)는 본 발명의 제2 실시예에 따른 플래시 메모리 소자에 있어서, 전하 저장 노드에 대한 다른 실시 형태를 설명하기 위하여 도시한 단면도이며, (b)는 (a)의 스페이서 사이에 유전율이 다른 절연물질이 채워지고 그 위에 절연물질이 형성된 것을 도시한 단면도이다.
도 8은 본 발명에 따른 플래시 메모리 소자에 있어서, 담장형 바디의 폭의 변형예를 설명하기 위하여 도시한 평면도들로서, (a) 제어 전극과 교차하는 담장형 바디의 폭이 교차하지 않는 담장형 바디의 폭보다 좁은 소자를 도시한 평면도이며 (b)는 제어 전극과 교차하는 담장형 바디의 폭이 교차하지 않는 담장형 바디의 폭보다 넓은 소자를 도시한 평면도이다.
도 9는 본 발명에 따른 플래시 메모리 소자에 있어서, 제어 전극을 따라 담장형 바디를 가로질러 자른 단면도들로서, 담장형 바디에 대한 다양한 프로파일들 및 상부나 코너의 모양을 설명하기 위한 도면이다.
도 10은 본 발명의 제2 실시예에 따른 플래시 메모리 소자의 제조 공정을 순차적으로 도시한 흐름도이며, 도 11은 도 10의 제조 공정에 따라 형성된 결과물들에 대한 단면도들이다.
도 12는 본 발명의 제2 실시예에 따른 플래시 메모리 소자의 제조 공정의 다른 실시 형태를 도시한 흐름도이다.
< 도면의 주요부분에 대한 부호의 설명 >
20, 60 : 플래시 메모리 소자
200, 600 : 벌크 실리콘 기판
210, 610 : 담장형 바디
220, 620 : 격리 절연막
230, 630 : 투과(tunneling) 절연막
240, 640 : 제어 전극
260, 660 : 전하 저장 노드
270, 670 : 컨트롤 절연막
680 : 소스/드레인 영역
690 : 스페이서
본 발명은 플래시 메모리 소자 및 그 제조방법에 관한 것이며, 보다 상세하게는 MOSFET을 기반으로 한 플래시 메모리 소자의 축소화 특성과 성능을 개선하고 메모리 용량을 늘리기 위한 새로운 구조를 갖는 플래시 메모리 소자 및 그 제조 방법에 관한 것이다.
최근 플래시 메모리는 가전 및 휴대용 전자기기에서 그 수요가 급속히 증가하고 있어 시장성이 매우 뛰어나, 2007년 경에는 기존의 DRAM 시장을 초과할 것으로 예상되고 있다. 따라서, 시장에서는 지속적으로 집적도가 높아지고 쓰기/지우기 시간이 빠른 메모리 소자에 대한 요구가 증대되고 있다.
한편, IT 기술이 발전함에 따라, 낸드 (NAND) 플래시 메모리의 집적도는 계속 증가되는 것이 요구되고 있다. 낸드 플래시 메모리의 집적도는 메모리를 구성하 는 셀 소자의 집적도에 의해 크게 좌우된다. 최근, 낸드 플래시 메모리를 구성하는 각 셀 소자의 게이트 길이가 50 nm 이하로 줄어들고 있고, 메모리의 전체 용량은 수십 기가 비트에 이르고 있다. 따라서 기존의 도전성 플로팅 게이트를 갖는 평탄 채널 구조의 낸드 플래시 소자는 짧은 채널 효과(short channel effect)가 크게 문제되어 더 이상 게이트 길이를 줄일 수 없는 한계에 직면했다. 또한 다중 레벨 (multi-level) 셀의 요구가 증가되고 있는데, 소자의 축소화에 따른 짧은 채널 효과는 다중 레벨 셀을 구현함에 있어 문턱 전압 산포를 크게 하기 때문에 사용이 아주 제한적이거나 불가능하다는 문제점을 갖고 있다.
향후 낸드 플래시 메모리의 집적도를 지속적으로 향상시키기 위해서는 게이트 길이가 줄어들어야 하는데, 이를 해결하기 위한 다른 대안이 고려되어야 한다. 고려되는 대안으로서, 기존의 플로팅 폴리 전극을 갖는 소자의 집적도를 높이기 위해서 메모리 저장 노드를 질화막과 같은 절연성 저장 전극을 사용하는 SONOS 계열의 플래시 메모리 셀이 고려되고 있다. 또한 나노 도트(dot) 또는 나노 크리스탈(crystal)을 저장 전극으로 사용하는 NFGM (Nano-Floating Gate Memory) 셀이 고려되고 있다. 기존의 평탄채널 구조에 질화막이나 나노 도트와 같은 저장 전극을 사용하여 메모리 셀을 구현할 경우는 기존의 도전성 폴리 실리콘 플로팅 게이트를 사용한 경우에 비해 축소화 특성이 개선된다. 그러나 이러한 개선된 저장전극을 사용하더라도, 게이트 길이가 40 nm 급 또는 그 이하가 되는 경우에는 짧은 채널 효과에 의해 특성이 크게 저하되거나 축소화가 불가능하게 되는 한계에 직면하게 된다.
셀 소자의 게이트 길이를 40 nm 또는 그 이하로 줄일 경우 발생하는 짧은 채널 효과를 억제하고 문턱 전압의 산포를 줄이기 위하여, 평탄채널 소자에서 비대칭 소스/드레인 구조를 갖는 SONOS (or TANOS: TaN-AlO-SiN-Oxide-Si) 셀 소자 (K. T. Park et al, A 64-cell NAND flash memory with asymmetric S/D structure for sub-40 nm technology and beyond, in Technical Digest of Symposium on VLSI Technology, p. 24, 2006)가 삼성전자에 의해 발표되었다. 이 기술은 셀 소자의 게이트를 중심으로 한쪽은 소스나 드레인에 해당하는 영역이 있고 다른 쪽에는 소스나 드레인이 없는 구조로서, 소스나 드레인이 없는 영역에 제어 전극으로부터의 fringing 전계를 이용하여 반전층을 형성되도록 하여 짧은 채널효과를 억제하게 된다. 하지만, 이러한 구조의 소자도 기존의 소스/드레인 영역을 갖는 평탄 채널을 갖는 SONOS 셀 소자에 비해 축소화 특성은 개선되지만, 40 nm 이하의 채널길이에서 여전히 짧은 채널 효과가 발생하게 되며, 궁극적으로 평탄채널 구조가 갖는 축소화 한계에 직면하게 된다.
또한, 기존의 평탄채널 구조에서 발생하는 짧은 채널 효과를 줄이기 위해, 채널을 함몰시키고 저장전극으로 도전성 플로팅 게이트를 적용한 플래시 소자구조(S.-P. Sim et al, Full 3-dimensional NOR flash cell with recessed channel and cylindrical floating gate - A scaling direction for 65 nm and beyond, in Technical Digest of Symposium on VLSI Technology, p. 22, 2006)가 삼성전자에 의해 발표되었다. 하지만, 이러한 구조를 갖는 플래시 소자는 소자 축소화에 따라 함몰영역의 폭이 축소화되어야 하며, 이에 따라 소자 특성 저하 및 소자의 불균일 성이 증가하게 되는 문제점이 발생한다.
한편, 본 출원인에 의해 SOI 기판에 형성되는 이중/삼중 게이트 플래시 메모리 셀 구조 (한국등록번호 제10-431489호, 미국등록번호 US 6,768,158 B2)와 벌크 기판에 구현된 바디 연결형 (body-tied) 이중/삼중-게이트 플래시 메모리 셀 구조 (한국등록번호 제10-420070호, 미국출원번호 10/751860)가 세계 최초로 발표된 바 있다. 본 출원인에 의해 제안되었던 이중/삼중-게이트 구조는 게이트 전극이 채널 영역을 감싸도록 하여 게이트 전극의 채널에 대한 제어 능력을 향상시킨 구조로서, 본 출원인은 이 구조를 bulk FinFET이라 부른다. 이러한 구조는 기판으로부터 돌출된 형상의 담장형 바디의 윗면과 양쪽 측면에 채널이 형성되도록 하거나, 담장형 바디의 양쪽 옆에 채널이 형성되도록 함으로써, 기존의 평탄채널 소자에 비해 채널에 대한 게이트 전극의 제어 능력이 훨씬 좋다.
이하, 도 1을 참조하여 전술한 본 출원인에 의해 제안되었던 이중/삼중-게이트 소자의 구조 및 동작 특성을 설명한다. 도 1의 (a)는 벌크 기판에 구현된 이중/삼중-게이트 MOS (Metal Oxide Semiconductor) 소자에 대한 3차원 사시도이며, 도 1의 (b)는 B -B' 방향으로 자른 단면도이며, 도 1의 (c)는 A-A'방향으로 자른 단면도이다. 도 1에 도시된 바와 같이, 전술한 이중/삼중- 게이트 소자(10)는 벌크 실리콘 기판(100), 담장형 바디(110), 격리 절연막(120), 투과 절연막(130), 게이트 전극(140), 소스/드레인 영역(150)을 구비한다.
상기 담장형 바디(110)는 상기 벌크 실리콘 기판(100)을 패터닝하여 형성되며, 소정의 높이와 폭, 및 소정의 길이를 갖는 담장 형태로 이루어진다. 상기 격리 절연막(120)은 전기적 절연 물질로 이루어지며, 상기 기판의 표면 및 상기 담장형 바디의 일정 높이까지 형성되어, 기판(100)위에 형성될 소자들을 서로 전기적으로 격리시킨다. 상기 투과(tunneling) 절연막(130)은 상기 격리 절연막위로 돌출된 담장형 바디의 측벽 및 상부 표면에 형성된다. 상기 게이트 전극(140)은 상기 게이트 절연막 및 상기 절연막 위에 형성되되, 상기 담장형 바디의 길이 방향과는 수직 방향으로 형성된다. 상기 소스/드레인 영역(150)은 상기 담장형 바디 중 상기 게이트 전극이 형성되지 않은 영역에 형성된다.
전술한 구성을 갖는 이중/삼중 게이트 소자는, 격리 절연막(120) 위로 돌출된 담장형 바디(110)의 표면 및 측면에 소자의 채널이 형성되고, 게이트 전극(140)이 상기 돌출된 담장형 바디의 표면 및 측면에 형성되어 채널에 대한 통제력을 크게 향상시키게 된다. 그 결과, 소자의 축소화 특성이 우수하고 쓰기/지우기 특성도 우수하게 된다. 그러나 셀 소자의 게이트 길이가 40 nm 이하로 계속 줄어들게 됨에 따라, 평탄 채널 구조에서 발생하는 짧은 채널 효과보다는 작으나 여전히 짧은 채널 효과를 보이고 있으며, 이를 개선할 필요가 있다.
이와 같이, 상기와 같은 기존의 발표된 소자들이 갖는 문제점인 축소화에 따른 짧은 채널 효과와 성능 저하를 억제할 수 있는 새로운 구조의 고집적/고성능 플래시 메모리 소자를 개발할 필요성이 요구되고 있다.
상기한 문제점을 해결하기 위한 본 발명의 목적은 MOS 기반의 극소 플래시 소자를 구현하는데 있어서, 축소화 특성이 우수하고, 문턱전압의 산포를 줄일 수 있고, 쓰기/지우기 특성을 개선할 수 있는 플래시 메모리 소자를 제공하는 것이다.
또한, 본 발명의 다른 목적은 기존의 평탄 채널 구조에 비해 NAND 플래시 메모리 소자 동작에 유리하고 짧은 채널 효과를 최소화시킬 수 있는 구조를 갖는 플래시 메모리 소자를 제공하는 것이다.
또한, 본 발명의 다른 목적은 전술한 구조의 플래시 메모리 소자를 셀 소자로 이용하는 NAND 플래시 메모리 스트링을 제공하는 것이다.
또한, 본 발명의 다른 목적은 전술한 구조의 플래시 메모리 소자를 제조하는 방법을 제공하는 것이다.
전술한 기술적 과제를 달성하기 위한 본 발명의 특징은 플래시 메모리 소자에 관한 것으로서, 상기 플래시 메모리 소자는,
반도체 기판;
상기 반도체 기판과 연결되고, 상기 반도체 기판으로부터 담장 형태로 돌출되는 담장형 바디;
인접한 담장형 바디에 형성될 소자들과의 전기적 격리를 위하여 담장형 바디들 사이에 형성되며 절연물질로 이루어지는 격리 절연막;
상기 담장형 바디의 상부 표면으로부터 소정의 깊이까지 상기 격리 절연막을 식각시킴으로써 노출된 상기 담장형 바디의 상부 표면과 측벽에 형성되며, 절연 물질로 이루어지는 층간 절연막; 및
상기 층간 절연막위에 형성되되, 상기 담장형 바디와는 직교하는 방향을 따 라 형성되는 제어 전극을 구비하고, 상기 제어 전극의 인접한 영역에 소스/드레인 영역이 형성되지 않으며, 상기 제어 전극에 인가되는 전압에 의해 발생되는 fringing 전계에 의해 셀 소자로서 동작되는 것을 특징으로 한다.
본 발명의 다른 특징에 따른 플래시 메모리 소자는
반도체 기판;
상기 반도체 기판과 연결되고, 상기 반도체 기판으로부터 담장 형태로 돌출되는 담장형 바디;
인접한 담장형 바디에 형성될 소자들과의 전기적 격리를 위하여 담장형 바디들 사이에 형성되며 절연물질로 이루어지는 격리 절연막;
상기 담장형 바디의 상부 표면으로부터 소정의 깊이까지 상기 격리 절연막을 식각시킴으로써 노출된 상기 담장형 바디의 상부 표면과 측벽에 형성되며, 절연 물질로 이루어지는 층간 절연막;
상기 층간 절연막위에 형성되되, 상기 담장형 바디와는 직교하는 방향을 따라 형성되는 제어 전극; 및
상기 담장형 바디에 형성되되 상기 제어 전극이 교차하지 않는 영역의 담장형 바디에 형성되며, 상기 제어 전극과 일정 거리 이격되도록 하여 서로 중첩되지 않는(nonoverlap) 소스/드레인 영역을 구비하고, 상기 제어 전극에 인가되는 전압에 의해 발생되는 fringing 전계에 의해 셀 소자로서 동작되는 것을 특징으로 한다.
전술한 특징을 갖는 플래시 메모리 소자의 상기 층간 절연막은
상기 노출된 담장형 바디의 측벽과 상부 표면에 형성되는 투과(tunneling) 절연막,
전하를 저장시키기 위하여 상기 투과 절연막위에 형성되는 전하 저장 노드,
상기 전하 저장 노드위에 형성되는 컨트롤 절연막을 구비하며,
상기 컨트롤 절연막은 상기 전하 저장 노드와 상기 제어 전극 사이에 형성되는 것이 바람직하다.
바람직한 제1 실시예
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대한 구성 및 작용에 대하여 상세히 살펴보기로 한다.
도 2를 참조하여 본 발명의 바람직한 제1 실시예에 따른 NAND 플래시 메모리 소자의 구조를 설명한다. 본 발명의 바람직한 제1 실시예에 따른 메모리 소자는 소스/드레인 영역을 구비하지 않는 것을 특징으로 한다. 도 2의 (a)는 본 발명의 바람직한 실시예에 따른 메모리 소자인 NAND 플래시 메모리의 셀 스트링(string)의 일부에 대한 사시도로서, 셀 스트링 상에서 2개의 셀 소자가 있는 경우, 즉 워드(word) 라인이 2개가 있는 것을 보여준다. 도 2의 (b)는 도 2의 (a)의 평면도이며, 도 2의 (c)는 도 2의 (a)의 B-B'방향에 대한 단면도이며, 도 2의 (d)는 도 2의 (a)의 A-A' 방향에 대한 단면도이다. 도 2는 소자의 구성을 명확히 보이기 위해 오른쪽 소자의 우측 영역에서 일부의 층을 제거하여 표시하였다. 또한 제어 전극 이후에 형성되는 영역을 생략하여 주요 부분을 분명히 보이고자 하였다. 먼저 소자의 전제적인 구조를 살펴본다.
도 2를 참조하면, 본 발명의 바람직한 실시예에 따른 플래시 메모리 소자(20)는 벌크 실리콘 기판(200), 담장형 바디(210), 격리 절연막(220), 투과 절연막(230), 제어 전극(240), 전하 저장 노드(260), 컨트롤 절연막(270)을 구비한다.
전술한 구성을 갖는 플래시 메모리 소자(20)는 벌크 실리콘 기판(200)에 상기 기판(200)과 연결되는 담장형 바디(210)가 형성되고, 상기 기판(200)과 상기 담장형 바디(210)의 표면에 보호 절연막(도면에 도시되지 않음)이 형성되며, 상기 보호 절연막 위에 소자격리를 위한 격리 절연막(220)이 담장형 바디(210)의 표면 근처까지 형성되고, 상기 담장형 바디(210)의 상부 표면으로부터 적정 깊이만큼 보호 절연막과 격리 절연막(220)이 식각되어 담장형 바디(210)의 상부 및 측면이 드러나게 형성되며, 상기 드러난 담장형 바디의 상부 및 측벽에 투과 절연막(230)이 형성되고, 상기 투과 절연막(230) 위에 순차적으로 저장 노드(260)와 컨트롤 절연막(270)이 형성되고, 그 위에 제어 전극(240)이 형성된다. 상기 결과물 위에 소정 두께의 추가의 절연막(도면에 도시되지 않음)과 셀 소자를 제외한 영역의 소자에서 콘택(contact;도면에 도시되지 않음) 및 금속 배선층(도면에 도시되지 않음)이 형성된다.
특히, 전술한 구조를 갖는 본 발명의 바람직한 실시예에 따른 플래시 메모리 소자는 NAND 플래시 메모리의 셀 소자를 제공하는 것으로서 셀 스트링에 있는 개별 셀 소자에 소스/드레인 영역을 형성하지 않는 것을 특징으로 한다.
따라서, 제어전극(240)에 소정의 전압을 인가함에 따라, 제어 전극(240)의 측면에 fringing 전계가 발생하고 상기 fringing 전계에 의하여 상기 제어 전극과 제어 전극 사이의 담장형 바디 영역에 반전층(도 2의 (a)의 'D' 영역)이 형성되며, 상기 반전층에 의하여 셀 소자가 동작하게 한다. 결과적으로 본 발명은 셀 소자로부터 소스와 드레인 영역을 없앰으로써, 소자의 축소화에 따른 짧은 채널 효과를 억제하여 축소화 특성을 개선하게 된다.
본 실시예에 따른 전술한 구조의 셀 소자는 NAND 플래시 메모리에 적용됨으로써 매우 유효하게 동작할 수 있다. NAND 플래시 메모리를 구성하는 셀 어레이(cell array)는 다수 개의 셀 스트링(cell string)들을 기반으로 구성되는데, 본 발명에 따른 셀 소자도 앞서 언급한 것과 같이 셀 어레이의 셀 스트링을 구성하는 셀 소자로서 사용되는 것을 특징으로 한다.
한편, 본 발명의 바람직한 실시예에 따른 플래시 메모리 소자를 이용한 플래시 메모리 스트링은 스트링 형상으로 연결된 다수 개의 셀 소자들 및 제1 및 제2 스위칭 소자로 이루어진다. 상기 셀 소자들은 본 발명의 바람직한 실시예에 따른 플래시 메모리 소자들이 적용된다. 상기 제1 및 제2 스위칭 소자는 스트링의 양쪽 끝단에 각각 붙어 있으며, 소스 및 드레인 영역을 구비하거나, 소스 및 드레인 영역 중 어느 하나를 선택적으로 구비한다. 만약, 제1 및 제2 스위칭 소자의 각각이 소스 및 드레인 영역 중 어느 하나를 선택적으로 구비하는 경우, 제1 스위칭 소자는 셀 소자와 연결되는 쪽의 소스 영역을 구비하지 않고 셀 소자와 연결되지 않는 쪽에 드레인 영역을 구비하며, 제2 스위칭 소자는 셀 소자와 연결되는 쪽의 드레인 영역을 구비하지 않고 셀 소자와 연결되지 않는 쪽에 소스 영역을 구비하는 것을 특징으로 한다. 셀 소자를 제외한 영역에 형성되는 소스/드레인은 농도를 높여서 저항을 줄이는 것이 바람직하다.
상기 담장형 바디(210)는 기판(200)을 식각하여 형성하되 그 높이는 50 nm ~ 1000 nm 사이에서 결정되고 폭은 2 nm ~ 200 nm 사이의 범위에서 결정되도록 한다. 도 9의 (a) 및 (b)에 도시된 바와 같이, 담장형 바디(210)의 상부 표면의 양쪽 모서리 영역은 각지게 되거나, 둥글게 되거나 또는 상부 모양이 반원형이나 반타원형 모양으로 형성되는 것이 적절하다. 또한, 도 9의 (c) 및 (d)에 도시된 바와 같이, 담장형 바디(210)의 수직 프로파일은 바디(210)의 상부에서 기판(200)과 접촉하는 영역까지 균일한 폭으로 형성되거나, 채널이 형성되는 부분을 포함하는 영역까지는 균일한 폭으로 유지하다가 점차 아래로 가면서 넓어지게 형성될 수 있다. 이와 같이 담장형 바디(210)의 프로파일은 상부에서 하부로 가면서 선형적으로 또는 비선형적으로 점차 넓어지게 형성될 수 있다. 또한, 담장형 바디(210)와 기판(200)이 만나는 부근(도 9의 'A' 영역)은 둥근 모양을 가질 수 있고, 또한 직각, 둔각, 예각 모양을 가질 수도 있다.
상기 기판(200)과 담장형 바디(210)의 표면을 보호하기 위한 보호 절연막(도시되지 않음)이 상기 기판과 상기 담장형 바디의 표면 및 상기 격리 절연막(220) 사이에 형성되며, 그 두께는 1 nm ~ 30 nm 사이에서 결정된다. 또한 격리 절연막(220) 위로 돌출된 담장형 바디(210)를 형성할 때 공정을 쉽게 하기 위하여, 상기 보호 절연막 위에 식각비가 다른 추가의 절연막(예: 질화막)을 1 nm ~ 100 nm 사이의 두께로 형성하고, 상기 추가의 절연막을 격리 절연막의 표면 근처까지 형성할 수 있다.
격리 절연막(220) 위로 돌출된 담장형 바디(210)의 높이는 1 nm ~ 300 nm 사이의 범위에서 결정되도록 하고, 후속 공정을 거치면서 돌출된 담장형 바디의 폭이 돌출되지 않은 담장형 바디의 폭에 비해 전체적으로 얇아지도록 하는 것이 바람직하다. 투과 절연막(230)을 형성하기 전에 특별한 가스(예컨대, 수소, 질소, 아르곤 등) 분위기에서 표면 처리를 하거나 화학적 방법을 이용하여 담장형 바디의 표면의 특성을 개선시키는 것이 바람직하다.
투과 절연막(230)은 격리 절연막(220) 위로 돌출된 담장형 바디의 표면에 형성되며, 1 nm ~ 10 nm 사이의 두께로 형성하되 단층 또는 다층으로 구현될 수 있고, 상기 투과 절연막은 다양한 유전 상수를 갖는 물질들을 이용하여 다층으로 구성될 수 있다. 예컨대, 상기 투과 절연막은 반도체 산화물, 반도체 질화막(Si3N4 등), 금속 산화물 등으로 이루어질 수 있으며, 유전 상수나 밴드갭이 다른 물질들을 이용하여 다층으로 구성할 수 있다.
상기 전하 저장 노드(260)는 전하를 저장할 수 있는 영역으로서, 그 층의 두께는 0.5 nm ~ 30 nm 사이의 범위에서 형성된다. 상기 전하 저장 노드(260)는 전하 저장이 가능한 물질인 질화막과 금속산화물을 포함하는 막 등과 같이 절연물질로 된 박막 형태로 이루어지거나, 나노 크기의 도트(dot) 또는 나노 크리스탈과 같은 나노 입자들로 형성되거나, 절연 물질로 이루어진 박막과 나노 입자가 결합한 형태로 구성될 수 있다. 전하 저장 노드(260)로 사용될 수 있는 나노 크기의 도트(dot)는 반도체 (Si, Ge 등), 다양한 금속 산화물 (예: Hf2O 등), 금속 (예: 텅스텐(W) 등), 금속 질화물 (예: WN, TiN, TaN 등), 실리사이드 물질(예: TiSi2, CoSi2 등)이 사용된다. 또한 전하 저장 노드는 전하를 저장할 수 있는 절연막에 나노 크기의 입자로 구성된 금속이나 반도체를 포함하는 물질도 가능하다. 예를 들면, SiO2나 Si3N4에 Si 과다를 이용한 나노 크기 Si dot 형성 또는 Ge 주입을 통한 나노 크기의 Ge dot 형성 등이다.
이하, 전술한 전하 저장 노드의 다른 실시 형태들을 도 3 내지 도 5를 참조하여 설명한다. 본 발명의 바람직한 실시예에 따른 플래시 메모리 소자의 전하 저장 노드의 다른 실시 형태는, 도 3에 도시된 바와 같이, 전하 저장 노드(370)가 격리 절연막위로 돌출된 담장형 바디의 표면에만 국한되어 형성된다. 전하 저장 노드의 또 다른 실시 형태는, 도 4에 도시된 바와 같이, 질화막과 같은 절연막으로 이루어진 전하 저장 노드(460)가 투과 절연막(230)의 측면에만 형성되고, 담장형 바디의 상부에 형성된 투과 절연막(230)의 표면에는 형성되지 않도록 한다. 또한, 전하 저장 노드의 또 다른 실시 형태는, 도 5에 도시된 바와 같이, 나노 크기의 도트들로 이루어지는 전하 저장 노드(570)가 투과 절연막(230)의 측면에만 형성되고, 담장형 바디의 상부에 형성된 투과 절연막(230)의 표면에는 전하 저장 노드(570)가 형성되지 않도록 한다. 도 3, 도 4 및 도 5의 전하 저장 노드의 두께 및 물질은 바람직한 실시예에서 언급한 것이 적용된다.
상기 컨트롤 절연막(270)은 전하 저장 노드(260)와 제어 전극(240)을 전기적으로 격리하는 역할을 하고, 두께는 2 nm ~ 30 nm 사이의 범위에서 결정된다. 투과 절연막(230)은 SiO2나 Al2O3와 같은 다양한 물질의 단일 절연막으로 구성되거나, 유전상수나 밴드갭이 다른 2 층 이상의 다층 절연막으로 구성될 수도 있다.
상기 제어 전극(240)의 두께는 1 nm ~ 900 nm 사이의 범위에서 결정되고, 단일층으로 구성되거나 일함수가 다른 도전성 물질들을 이용하여 다층으로 구성될 수도 있다. 상기 제어 전극(240)은 높은 농도의 p 형이나 n 형으로 도우핑된 Si, 폴리 Si, Ge, 폴리 Ge, SiGe, 폴리 SiGe, 아몰퍼스 Si, 아몰퍼서 Ge, 아몰퍼스 SiGe 등으로 이루어지거나, WN, TaN나 TiN과 같은 금속질화물도 가능하고, 다양한 일함수의 금속(예: W 등)으로 이루어질 수 있다. 또한 다양한 물질의 실리사이드 (예: NiSi 등)도 가능하다. 언급한 도전성 물질의 2층 이상의 조합으로 구성된 제어전극도 가능하다.
도 2의 (a)와 (b)에 표시된 d1은 인접한 제어 전극(240)들 사이의 간격, 즉 제어 전극 간격을 나타내는 것이며 1nm ~ 200 nm 사이의 범위에서 적절히 결정된다.
도 2의 (b)에서 담장형 바디(210)와 교차하는 제어 전극(240)의 폭과 제어전극 사이의 이격 거리(즉, 제어 전극 간격)는 거의 비슷하게 형성되며, 공정과 응용에 따라 약간의 차이가 있을 수 있다.
상기 투과 절연막(230)은 담장형 바디(210)의 측면과 상부 표면에 거의 균일한 두께로 형성되며, 경우에 따라 다르게 형성될 수도 있다. 예를 들어, 담장형 바디의 상부 표면에 형성되는 투과 절연막의 두께가 측면에 형성되는 투과 절연막의 두께보다 더 두껍게 형성될 수 있으며, 상부 표면에 형성되는 투과 절연막의 두께는 1 nm ~ 40 nm 사이에서 결정될 수 있다.
도 2의 (a)에 표시된 영역 'D'는 제어 전극의 fringing 전계에 의해 유기되는 반전층 영역을 표시한 것이다. 즉, 제어 전극(240)의 fringing 전계에 의해 필요시 반전층이 생겨 플래시 셀 소자로서의 동작이 가능하게 한다.
도 2에 도시된 본 발명의 바람직한 실시예에 따른 셀 소자의 구조에서는 대개 담장형 바디(210)의 폭이 좁아 채널이 형성되는 영역에서 완전 공핍되어 있고, 이 때문에 문턱전압이 0 V 근처에서 형성된다. 이것은 낸드 플래시 동작에서 유리하게 작용할 수 있다. 셀 소자의 짧은 채널 효과를 줄이기 위해 halo 형태의 채널 도우핑을 형성할 수 있지만 바디 폭이 좁아 충분히 공핍되어 결국 문턱전압은 기존의 평탄채널 셀 소자에 비해 떨어지게 되어 낸드 플래시 동작에 유리하게 작용할 수 있게 된다.
제2 실시예
이하, 도 6을 참조하여 본 발명의 제2 실시예에 따른 NAND 플래시 메모리 소자의 구조에 대하여 구체적으로 설명한다. 본 발명의 제2 실시예에 따른 메모리 소자는 소스/드레인 영역이 제어 전극과 일정 거리 이격되어 형성됨으로써 제어 전극과 소스/드레인 영역이 중첩되지 않는 것을 특징으로 한다. 도 6의 (a)는 본 발명의 제2 실시예에 따른 메모리 소자인 NAND 플래시 메모리의 셀 스트링(string)의 일부에 대한 사시도로서, 셀 스트링 상에서 2개의 소자가 있는 경우, 즉 워드(word) 라인이 2개가 있는 것을 보여준다. 도 6의 (b)는 도 6의 (a)의 평면도이 며, 도 6의 (c)는 도 6의 (a)의 B-B' 방향에 대한 단면도이며, 도 6의 (d)는 도 6의 (a)의 A-A' 방향에 대한 단면도이다.
도 6을 참조하면, 본 발명의 제2 실시예에 따른 플래시 메모리 소자(60)는 벌크 실리콘 기판(600), 담장형 바디(610), 격리 절연막(620), 투과 절연막(630), 제어 전극(640), 전하 저장 노드(660), 컨트롤 절연막(670), 소스/드레인 영역(680) 및 스페이서(690)을 구비한다. 전술한 구성 중 제1 실시예의 구성 요소와 중복되는 것에 대한 설명은 편의상 생략한다.
전술한 구성을 갖는 플래시 메모리 소자(60)는 벌크 실리콘 기판(600)에 상기 기판(200)과 연결되는 담장형 바디(610)가 형성되고, 상기 기판(600)과 상기 담장형 바디(610)의 표면에 보호 절연막(도면에 도시되지 않음)이 형성되며, 상기 보호 절연막 위에 소자격리를 위한 격리 절연막(620)이 담장형 바디(610)의 표면 근처까지 형성되고, 상기 담장형 바디(610)의 상부 표면으로부터 적정 깊이만큼 보호 절연막과 격리 절연막(620)이 식각되어 담장형 바디(610)의 상부 및 측면이 드러나게 형성되며, 상기 드러난 담장형 바디의 상부 및 측벽에 투과 절연막(630)이 형성되고, 상기 투과 절연막(630) 위에 순차적으로 전하 저장 노드(660)와 컨트롤 절연막(670)이 형성되고, 그 위에 제어 전극(640)이 형성된다.
상기 소스/드레인 영역(680)은 제어 전극(640)과 겹치지 않게 형성되며, 상기 소스/드레인 영역(680)을 제어 전극과 겹치지 않도록 형성하기 위해 스페이서(690)를 사용한다. 스페이서(690)는 제어 전극의 양 측면에 형성되며, 폭은 제어 전극과 소스/드레인 영역과의 이격 거리인 d1과 관계가 있으며, 스페이서의 폭이 증가하면 d1도 증가한다. 스페이서의 폭은 1 nm 이상에서 적절하게 결정된다.
상기 소스/드레인 영역(680)을 구현하는 접합의 깊이는 격리 절연막의 표면을 기준으로 위로 50 nm 그리고 아래로 50 nm의 범위내에서 결정되는 것이 바람직하다.
도 6에 표시된 d1은 상기 제어 전극(640)과 소스/드레인 영역(680)의 이격 거리를 나타내는 것으로서, 적어도 0.1 nm 이상이 되어야 하며, 제어 전극 간격의 0.5 배 이하의 범위에서 결정되는 것이 바람직하다. 여기서 d1의 거리가 인접한 제어 전극 간격의 0.5배가 되는 경우, d2의 거리가 제로(0)가 되어 소스/드레인 영역이 없어지게 된다. 통상의 MOS 소자에서 이렇게 되면 소자 동작이 불가능하게 되나, 나노 크기 셀 소자로 구성된 NAND 플래시 메모리의 셀 스트링에서는 문제가 되지 않는다.
제조 공정에 있어서 스페이서(690)를 형성후 이온주입을 통해 소스/드레인 영역(680)을 형성하는 경우, 스페이서가 제어 전극 사이에 완전히 채워진 상태에서는 소스/드레인 영역이 형성되지 않는다. 도면에서는 소스/드레인 영역이 스페이서의 가장자리에 형성되어 있는 것으로 구성되어 있지만 실제는 적용한 공정에 따라 소스/드레인 영역이 스페이서와 일부 겹치게 형성될 수도 있다.
도 6의 (c)는 도 6의 (a)의 B-B' 를 따라 자른 단면도를 도시한 것으로서, 제어 전극으로부터 발생하는 fringing 전계를 파선 형태의 화살표로 표시하였다. 제2 실시예에 따른 메모리 소자(60)의 전하 저장 노드(660)는 질화막과 같은 절연막으로 구성될 수 있다.
상기 스페이서(690)는 절연 물질로 구성되는데, 구성되는 절연물질의 유전상수를 높이는 경우 반전층이 더 쉽게 형성될 수 있다. 도 6의 (d)는 도 6의 (c)의 구조에서 스페이서(690)들 사이에 유전상수가 다른 제1 절연물질층(694)을 형성하고 그 위에 유전상수가 다른 제2 절연물질층(696)을 형성한 단면도를 보이고 있다. 만약, 소스/드레인 영역(680)이 형성되지 않고 제1 절연물질층(694)의 유전상수가 큰 경우, 제어전극의 fringing 전계에 의한 반전층이 제1 절연물질층(694)의 아래 영역에 쉽게 형성될 것이다. 유전상수가 다른 절연층을 추가하여 반전층 형성의 자유도를 높일 수 있다.
상기 결과물 위에 소정 두께의 추가의 절연막(도면에 도시되지 않음)과 셀 소자 영역을 제외한 영역에 있는 소자에 콘택(contact;도면에 도시되지 않음) 및 금속 배선층(도면에 도시되지 않음)이 형성된다.
본 실시예에 따라 전술한 구조를 갖는 NAND 플래시 메모리 소자는 소스/드레인 영역이 제어전극과 겹치지 않도록 형성함으로써, 하나의 셀 소자에서 소스와 드레인 영역 사이의 거리가 제어 전극의 길이보다 멀리 떨어져 소스와 드레인이 가까이 형성되면 문제가 되는 짧은 채널 효과가 억제된다. 만약 기존의 방법대로 소스와 드레인이 제어 전극과 겹치게 형성되는 경우, 소스와 드레인의 거리는 제어 전극 길이보다 가까이 존재하게 되고, 상대적으로 쉽게 짧은 채널 효과가 발생하게 된다. 그 결과 소자의 축소화에 따른 짧은 채널 효과를 억제하여 축소화 특성을 개선시킬 수 있게 된다. 이와 같은 셀 소자는 NAND 플래시 메모리의 동작에서 매우 유효하게 동작할 수 있다.
NAND 플래시 메모리에서 셀 어레이(array)는 다수개의 셀 스트링들을 기반으로 구성되며, 각 셀 스트링은 다수의 셀 소자들로 이루어진다. 본 실시예에 따른 메모리 소자도 셀 소자로서 작용하며, 셀 스트링은 스트링 형태로 연결된 다수 개의 셀 소자들 및 스트링의 양쪽 끝단에 각각 배치되는 제1 및 제2 스위칭 소자들로 이루어진다. 상기 제1 및 제2 스위칭 소자는 기본적으로 소스/드레인 영역 및 게이트 전극을 구비하며, 셀 소자와 연결되는 쪽에 배치된 소스 또는 드레인 영역은 해당 스위칭 소자의 게이트 전극과 겹치지 않게 형성할 수 있다. 한편, 셀 소자와 연결되지 않는 쪽에 배치된 제1 및 제2 스위칭 소자의 소스 또는 드레인 영역은 셀 소자처럼 제어 전극(또는 게이트 전극)과 겹치지 않게 형성되거나 게이트 전극과 겹치도록 형성할 수 도 있다. 셀 소자를 제외한 영역에 형성되는 소스/드레인 영역은 농도를 높여서 저항을 줄이는 것이 바람직하다.
본 실시예에 따른 메모리 소자는 제어전극에서 유기되는 fringing 전계에 의해 반전층(도 6의 'D' 영역)이 형성되고, 상기 반전층에 의하여 플래시 셀 소자로서의 동작이 가능하게 한다.
도 7은 제2 실시예에 따른 플래시 메모리 소자의 전하 저장 노드의 다른 실시 형태를 설명하기 위하여 도시한 단면도이다. 도 7의 (a) 및 (b)에 도시된 바와 같이, 본 실시예에 따른 전하 저장 노드의 다른 실시 형태는 나노 크기의 도트들로 이루어지는 전하 저장 노드(770)이다.
도 8의 (a)와 (b)는 본 발명에 따른 플래시 메모리 소자에 있어서, 담장형 바디의 폭을 제어 전극과 교차하는 부분과 그렇지 않은 부분에서 다르게 형성한 것 을 보인 평면도들이다. 먼저, 도 8의 (a)에 도시된 소자는 제어 전극과 교차하지 않은 영역의 담장형 바디의 폭(d5)을 제어 전극과 교차하는 영역의 담장형 바디의 폭(d4)보다 크게 한 것이고, 도 8의 (b)에 도시된 소자는 제어 전극과 교차하지 않은 영역의 담장형 바디의 폭(d7)을 제어 전극과 교차하는 영역의 담장형 바디의 폭(d6)보다 좁게 형성한 것이다.
이런 구조는 소스/드레인 영역에만 선택적 에피층 성장이나 식각에 의해 형성되거나 제어 전극을 형성하는 순서에 따라 발생할 수 있다. 예를 들어, 제어전극이 형성될 영역을 열고 담장형 바디를 약간 산화시킨 뒤 적절한 후속공정을 진행하여 제어전극을 형성하면 도 8의 (a)와 같은 모양이 될 수 있고, 반대로 제어전극을 형성한 상태에서 산화공정을 수행하면 제어전극과 교차하지 않은 담장형 바디가 산화되어 약간 그 폭이 줄어들게 되어 도 8의 (b)와 같은 모양이 될 수 있다. 도 8의 (a)에 도시된 바와 같이, 제어전극이 형성될 영역을 열어서 채널 도우핑을 선택적으로 할 수 있기 때문에 제어전극과 교차하지 않는 담장형 바디 영역에는 상대적으로 낮은 농도로 도우핑하여 fringing 전계에 의한 반전층 유기를 쉽게 할 수 있다. 또한 도 8의 (a)에 도시된 바와 같이, 제어전극과 교차하는 담장형 바디의 폭을 상대적으로 얕게 하면 짧은 채널 효과를 약간 더 억제할 수 있다. 도 8의 (b)에 도시된 바와 같이, 제어전극과 교차하지 않는 담장형 바디의 폭을 줄이면 fringing 전계에 의한 반전층 유기가 쉽게 되는 결과를 얻을 수 있다.
도 9의 (a) 내지 (d)는 본 발명에 따른 메모리 소자의 담장형 바디(210)에 대한 수직 프로파일 및 담장형 바디의 상부의 모양 또는 코너 모양을 예시적으로 도시한 단면도들이다. 도 9의 (a)는 담장형 바디(210)의 폭이 상부에서 기판(200)과 접촉하는 부분까지 거의 균일한 두께로 유지된 경우이고 상부 모서리는 거의 직각으로 형성된 모양을 보이고 있다. 도 9의 (b)는 도 9의 (a)와 같은 프로파일을 보이고 있으며, 다만 담장형 바디의 상부가 둥글게 형성된 것을 보이고 있다. 도 9의 (c)는 바디의 상부가 둥글게 형성되어 있고, 담장형 바디의 상부에서 기판까지 점차 폭이 넓어지는 것을 특징으로 하고 있다. 이 경우 담장형 바디의 저항을 효과적으로 줄일 수 있는 특징이 있다. 도 9의 (d)는 담장형 바디의 상부가 둥글게 형성되어 있고, 격리 절연막(220)의 표면 근처까지 담장형 바디의 폭이 균일하게 유지되다가 그 아래에서 점차 넓어지는 구조를 보이고 있다. 이경우, 도 9의 (c)에서와 같은 효과를 얻을 수 있다. 도 9의 (c)와 (d)의 경우 담장형 바디의 폭이 증가하는 것이 기판 쪽으로 가면서 점차 선형적으로 넓어지는 것을 표시하였는데, 공정의 상황에 따라 비선형적으로 담장형 바디의 폭이 넓어지게 할 수 있다. 담장형 바디의 전체 프로파일에 있어서, 담장형 바디(210)와 기판(200)이 만나는 근처('A' 영역)는 둥글게 형성되게 할 수 있다.
이하, 도 10 및 도 11을 참조하여, 본 발명의 제2 실시예에 따른 메모리 소자의 제조 공정을 설명한다. 도 10은 제조 공정을 순차적으로 설명하는 흐름도이며, 도 11은 각 공정에서의 단면도들을 도시한 것이다.
도 11의 (a)에서 (d)는 본 발명의 셀 구조를 구현하는 주요 공정단계를 보이고 있다. 공정단계를 정확하기 보이기 위해 도 6의 (a)의 구조를 A-A' 방향과 B-B' 방향으로 각각 절단한 단면을 각 단계에서 보이고 있다.
도 11의 (a)를 참조하면, 먼저 실리콘 기판(600) 위에 담장형 바디(610)를 형성한다. 도 11의 (a)는 담장형 바디를 형성한 후의 단면도이다. 담장형 바디를 형성하기 위하여(도 9의 단계 900), 실리콘 기판에 절연막을 형성하고 담장형 바디를 정의하기 위한 포토리지스터 (PR)을 형성하여 절연막 및 실리콘 기판을 비등방 식각하고 이후 절연막 및 PR을 제거하여 얻어진 것이다. 여기서 PR 패턴 형성 후 절연막만 비등방 식각하고 PR을 제거하여 절연막을 하드 마스크로 이용하여 실리콘을 비등방 식각하여 구현할 수 있다. 절연막의 하드 마스크 없이 패턴된 PR 만을 이용하여 바디 프로파일을 형성할 수 있다. 담장형 바디를 형성하는 공정에서 하드 마스크로 사용했던 절연막을 후속 공정에서 완전히 제거하지 않고 남기면 결과적으로 담장형 바디 상부에 형성된 투과 절연막의 두께를 두껍게 할 수 있는 특징이 있다.
상기 결과물에서 비등방 식각에 따른 드러난 실리콘 표면의 식각에 따른 손상(damage)를 줄이거나 제거하기 위한 특별한 가스 분위기에서 어닐링이나 산화 및 산화막 제거와 같은 표면처리 또는 화학적 세정을 통한 표면처리를 할 수 있다. 또한 형성된 담장형 바디의 상부의 모양을 둥글게 하기 위한 수소 분위기 어닐링이나 고온에서의 산화 및 식각과 같은 공정을 수행할 수 있다.
다음, 도 11의 (b)에 도시된 바와 같이, 격리 절연막(620)을 형성한다(도 9의 단계 910). 먼저, 실리콘 표면이 드러난 상태에서 표면을 보호하기 위한 열 산화막과 같은 보호 절연막을 얇게 형성하고 그 위에 소자 격리를 위한 격리 절연막(620)을 상기 형성된 담장형 바디(610)의 높이 보다 두껍게 형성한다. CMP 등을 이용해서 담장형 바디의 상부 표면 근처까지 격리 절연막을 평탄화시키고 담장형 바디가 돌출되도록 평탄화된 격리 절연막을 수직으로 일정 깊이까지 식각함으로써, 도 11의 (b)에 도시한 것과 같은 격리 절연막이 형성된다.
평탄화된 격리 절연막을 일정 깊이까지 수직으로 식각하여 담장형 바디의 일부를 노출시키는 다른 방법은 다음과 같이 구현될 수 있다. 표면 보호를 위한 보호 절연막 위에 격리 절연막과 식각 선택비가 있는 질화막 (Si3N4)을 형성하고 그 위에 소자 격리를 위한 격리 절연막을 형성한 뒤 비슷한 방법으로 담장형 바디의 상부에 있는 질화막의 표면까지 평탄화를 수행하고 격리 절연막을 일정 깊이까지 수직으로 식각하고 노출된 질화막을 선택적으로 식각하는 것이다.
다음, 도 11의 (c)에 도시된 바와 같이, 격리 절연막 위로 돌출되어 드러난 담장형 바디의 표면 특성을 개선하기 위하여 투과 절연막(630), 전하 저장 노드(660), 컨트롤 절연막(670)을 순차적으로 형성하고(도 9의 단계 920), 그 위에 제어전극(640)을 형성한다(도 9의 단계 930).
다음, 도 11의 (d)에 도시된 바와 같이, 제어전극 형성을 위한 PR을 형성하고 비등방 식각하여 제어전극(640)을 형성한다(도 9의 단계 930). 제어전극 형성 후 노출된 컨트롤 절연막(670)을 비등방 식각하고 노출된 전하 저장 노드(660)를 제거한다. 노출된 투과 절연막(630)은 공정에 따라 제거될 수도 있고 일부가 남아있을 수도 있다. 다음, 절연물질의 스페이서(690)를 형성하고(도 9의 단계 940) 소스/드레인 영역(680)을 형성하기 위한 이온주입을 수행한다(도 9의 950). 이때 스 페이서의 폭을 조절하여 제어전극 사이에서 완전히 채워지게 하고 주변회로에 있는 MOS 소자와 셀 스트링의 양 끝단에 있는 스위칭 소자의 소스 또는 드레인 영역의 형성을 위한 이온주입을 수행하면 셀 스트링에 있는 셀 소자에는 소스/드레인 영역이 전혀 형성되지 않는다. 이와 같이 스페이서의 폭을 조절하여 생성되는 제어전극과 소스/드레인의 이격 거리(즉, 비중첩 길이)를 제어할 수 있고, 또한 셀 소자의 제어 전극 사이에 소스/드레인 영역이 생성되지 않게 할 수 있다. 셀 소자에서는 소스/드레인이 형성되지 않게 하고 주변회로의 MOS 소자에서 소스/드레인 영역을 정상적으로 형성하게 하기 위해서는 여분의 마스크를 사용할 필요가 있다.
셀 소자에서 짧은 채널 효과를 억제하기 위해서는 적절한 채널 도우핑이 필요하다. 채널 도우핑을 위한 이온주입은 도 11의 (a) 단계 이전이나 이후에 바로 수행되거나, 도 11의 (b)의 구조를 구현하는 과정에서 평탄화 공정 이후에 수행하거나, 제어전극을 형성한 후 tilt 이온주입을 통한 halo 형태로 바디 도우핑을 수행할 수도 있다. Halo 도우핑은 이전에 이루어진 채널 도우핑에 더불어 수행될 수 도 있다.
이하, 도 12를 참조하여 본 발명에 따른 메모리 소자의 제조 방법에 대한 다른 실시예를 설명한다.
먼저, 반도체 기판상에 담장형 바디를 형성한다(단계 1200). 담장형 바디를 형성한 후 비등방 식각에 의해 노출된 반도체 기판의 표면의 식각에 의한 손상(damage)를 줄이거나 제거하기 위한 특별한 가스 분위기에서 어닐링하거나 산화 및 산화막 제거와 같은 공정처리를 할 수 있다. 또한 담장형 바디의 상부의 모양을 둥글게 하기 위하여 수소 분위기 어닐링이나 고온에서의 산화 및 식각과 같은 공정을 수행할 수 있다. 실리콘 표면이 드러난 상태에서 표면을 보호하기 위한 열 산화막과 같은 절연막을 얇게 형성하고 그 위에 소자 격리를 위한 격리 절연막을 상기 형성된 담장형 바디의 높이 보다 두껍게 형성한다(단계 1210). CMP 등을 이용해서 담장형 바디의 상부 표면에서 10 nm ~ 500 nm 사이의 두께를 남긴 상태에서 평탄화되도록 하거나, 담장형 바디의 상부 표면 근처까지 격리 절연막을 평탄화시키고 다시 격리 절연막과 같거나 다른 종류의 추가 절연막을 10 nm ~ 500 nm 사이의 두께로 형성한다.
제어전극을 형성될 영역을 정의하는 포토리쏘그라피 작업을 수행하여 상기 추가 절연막과 격리 절연막의 일부를 식각하여 정의된 영역에만 담장형 바디 높이가 1 nm ~ 300 nm 사이가 되도록 한다. 셀 소자에서 짧은 채널 효과를 억제하기 위해서는 적절한 채널 도우핑이 필요하고, 여기서는 선택적으로 채널 도우핑을 수행할 수 있다. 또한 채널 도우핑을 위한 이온주입은 담장형 바디 형성 이전이나 이후에 바로 수행될 수 있거나, 또는 상기 평탄공정 이후에 수행할 수 있다.
드러난 담장형 바디의 표면 특성을 개선하기 위해 특별한 가스 분위기에서 어닐링이나 산화 및 산화막 제거와 같은 표면처리 또는 화학적 세정을 통한 표면처리를 할 수 있다. 또한 상기 형성된 담장형 바디의 상부의 모양을 둥글게 하기 위한 수소 분위기 어닐링이나 고온에서의 산화 및 식각과 같은 공정을 수행할 수 있다.
상기 표면 처리된 담장형 바디의 표면에 투과 절연막을 형성하고, 그 위에 전하 전장을 위한 전하 저장 노드를 형성하고, 그 위에 전하 저장노드와 제어전극 사이의 전기적 절연을 위한 컨트롤 절연막을 형성하고(단계 1220), 다마씬 공정으로 제어 전극을 형성한다(단게 1230). 여기서 두 가지 형태로 소스/드레인 형성 공정이 진행된다.
첫번째 방법(도 12의 'A')은 식각된 홈에 형성된 제어전극의 표면을 제외한 영역에 존재하는 컨트롤 절연막 및 전하 저장 노드를 제거하고, 셀 소자 영역 이외의 영역에 소스/드레인 형성이 필요한 소자들이 있는 곳을 선택적으로 열어서 추가 절연막 및 격리 절연막을 격리 절연막 위에 형성된 제어 전극의 바닥 근처까지 제거한 뒤, 소스/드레인 형성을 위한 이온주입을 수행하면, 셀 소자에는 소스/드레인이 형성되지 않고, 스위칭 소자나 주변회로에 있는 MOS 소자에는 소스/드레인 영역이 정상적으로 형성된다(단계 1260).
두번째 방법(도 12의 'B')은 식각된 홈에 형성된 제어전극의 표면을 제외한 영역에 존재하는 컨트롤 절연막 및 저장 노드를 제거하고, 그 아래에 있는 추가 절연막 및 격리 절연막을 식각하되(단계 1240) 격리 절연막과 접하고 있는 제어전극의 바닥 근처까지 식각하고, 제어전극의 측면에서 드러나는 컨트롤 절연막 및 전하 저장 노드를 제거한다. 짧은 채널 효과를 억제하기 위한 채널 도우핑은 제어전극을 형성한 후 tilt 이온주입을 통한 halo 형태로 바디 도우핑을 수행할 수 있다. Halo 도우핑은 이전에 이루어진 채널 도우핑에 더불어 수행될 수도 있다. 그리고 절연막으로 이루어지는 스페이서를 형성하고(단계 1250) 이온주입을 수행하면 제어전극과 겹치지 않는 소스/드레인을 셀 소자에서 형성할 수 있다(단계 1260).
한편, 상기 NAND 플래시 메모리의 셀 스트링의 스위칭 소자에 구비되는 게이트 절연막은 셀 소자에서와 같이 투과 절연막, 전하 저장 노드, 컨트롤 절연막으로 구성되거나, 또는 셀 소자의 투과 절연막과 컨트롤 절연막 중 하나의 절연막 또는 두개의 절연막을 모두 사용하거나, 또는 별개의 공정으로 형성된 한층 또는 두층 이상의 절연막으로 형성될 수 있다.
본 발명에 의하여, 낸드 플래시 메모리의 하나의 셀 스트링을 구성하는 낸드 플래시 메모리 셀을 소스/드레인 영역이 없거나 소스/드레인 영역이 제어전극과 겹치지 않은 이중/삼중-게이트 구조의 셀 소자로 구성함으로써, 기존의 이중/삼중-게이트 구조의 셀에 비해 40 nm 이하의 게이트 길이에서도 짧은 채널 효과를 더 억제하여 축소화 특성을 더욱 개선시킬 수 있게 된다.
또한, 기존의 평탄채널 구조를 갖는 SONOS형 낸드 플래시 셀 소자에 비해, 본 발명의 셀 소자에서는 이중/삼중-게이트 구조에 의한 집적도가 우수하다. 또한, 반전층 형성이 쉽지 않은 종래의 평탄 채널을 갖는 메모리 소자들에 비해, 본 발명에 따른 구조를 갖는 메모리 소자는 제어전극 사이에 소스/드레인이 없거나 제어전극과 겹치지 않는 소스/드레인 영역이 담장형 바디로 구성되어, 필요시 제어전극의 측면에서 나오는 fringing 전계에 의해 쉽게 반전층이 형성된다.
또한, 본 발명에 의하여 NAND 스트링에 있는 셀 소자가 소스/드레인 영역이 없거나 셀 소자에 소스/드레인 영역이 있더라도 제어전극과 중첩(overlap)되지 않은 구조를 갖고 있기 때문에, GIDL (Gate Induced Drain Leakage)이 상대적으로 적 어 오프(off) 상태의 전류를 더욱 줄일 수 있다. 특히, 본 발명에 의하여 셀 소자에 소스/드레인이 없는 경우에는 소스/드레인과 기판 사이의 접합 누설전류가 생기지 않게 된다. 또한, 본 발명에 의하여 셀 소자의 소스/드레인 영역이 제어 전극과 중첩되지 않는 형태(nonoverlap)로 존재하더라도, 소스/드레인 영역의 폭이 좁기 때문에 접합에 의한 누설전류가 줄어든다.

Claims (34)

  1. 반도체 기판;
    상기 반도체 기판과 연결되고, 상기 반도체 기판으로부터 담장 형태로 돌출되는 담장형 바디;
    인접한 담장형 바디에 형성될 소자들과의 전기적 격리를 위하여 담장형 바디들 사이에 형성되며 절연물질로 이루어지는 격리 절연막;
    상기 담장형 바디의 상부 표면으로부터 소정의 깊이까지 상기 격리 절연막을 식각시킴으로써 노출된 상기 담장형 바디의 상부 표면과 측벽에 형성되는 층간 절연막; 및
    상기 층간 절연막위에 형성되되, 상기 담장형 바디와는 직교하는 방향을 따라 형성되는 제어 전극을 구비하고,
    상기 층간 절연막은
    상기 노출된 담장형 바디의 측벽과 상부 표면에 형성되는 투과(tunneling) 절연막,
    전하를 저장시키기 위하여 상기 투과 절연막위에 형성되는 전하 저장 노드;
    상기 전하 저장 노드위에 형성되는 컨트롤 절연막으로 이루어지며,
    상기 컨트롤 절연막은 상기 전하 저장 노드와 상기 제어 전극 사이에 형성되며, 상기 제어 전극의 인접한 영역에 소스/드레인 영역이 형성되지 않으며, 상기 제어 전극에 인가되는 전압에 의해 발생되는 fringing 전계에 의해 셀 소자로서 동작되는 것을 특징으로 하는 플래시 메모리 소자.
  2. 반도체 기판;
    상기 반도체 기판과 연결되고, 상기 반도체 기판으로부터 담장 형태로 돌출되는 담장형 바디;
    인접한 담장형 바디에 형성될 소자들과의 전기적 격리를 위하여 담장형 바디들 사이에 형성되며 절연물질로 이루어지는 격리 절연막;
    상기 담장형 바디의 상부 표면으로부터 소정의 깊이까지 상기 격리 절연막을 식각시킴으로써 노출된 상기 담장형 바디의 상부 표면과 측벽에 형성되는 층간 절연막;
    상기 층간 절연막위에 형성되되, 상기 담장형 바디와는 직교하는 방향을 따라 형성되는 제어 전극;
    상기 제어전극의 측면에 배치되는 담장형 바디에 절연 물질로 이루어지는 스페이서; 및
    상기 담장형 바디에 형성되되 상기 제어 전극이 교차하지 않는 영역의 담장형 바디에 형성되며, 상기 제어 전극과 일정 거리 이격되도록 하여 서로 중첩되지 않는(nonoverlap) 소스/드레인 영역을 구비하고,
    상기 층간 절연막은
    상기 노출된 담장형 바디의 측벽과 상부 표면에 형성되는 투과(tunneling) 절연막,
    전하를 저장시키기 위하여 상기 투과 절연막위에 형성되는 전하 저장 노드;
    상기 전하 저장 노드위에 형성되는 컨트롤 절연막으로 이루어지며,
    상기 컨트롤 절연막은 상기 전하 저장 노드와 상기 제어 전극 사이에 형성되며, 상기 제어 전극에 인가되는 전압에 의해 발생되는 fringing 전계에 의해 셀 소자로서 동작되며,
    상기 소스/드레인 영역은 상기 스페이서를 사용하여 소스/드레인 영역 형성을 위한 이온주입을 통해 형성하여 상기 소스/드레인 영역이 상기 제어전극과 겹치지 않도록 형성하는 것을 특징으로 하는 플래시 메모리 소자.
  3. 제1항 또는 제2항에 있어서, 상기 반도체 기판의 표면 및 상기 담장형 바디의 표면에 보호 절연막을 더 구비하고, 상기 층간 절연막은 상기 보호 절연막 및 상기 격리 절연막을 상기 담장형 바디의 상부 표면으로부터의 소정의 깊이까지 식각시킴으로써 노출된 담장형 바디의 상부 표면 및 그 측벽에 형성되는 것을 특징으로 하는 플래시 메모리 소자.
  4. 제3항에 있어서, 상기 보호 절연막의 두께는 1 nm ~ 30 nm 사이에서 형성되는 것을 특징으로 하는 플래시 메모리 소자.
  5. 제1항 및 제2항 중 어느 한 항에 있어서, 상기 전하 저장 노드는 0.5 nm ~ 30 nm 사이의 두께 범위에서 형성되는 것을 특징으로 하는 플래시 메모리 소자.
  6. 제3항에 있어서, 상기 보호 절연막위에 질화막을 더 구비하고, 상기 질화막은 1 nm ~ 60 nm 사이의 두께 범위에서 형성되는 것을 특징으로 하며,
    상기 층간 절연막은 상기 보호 절연막, 질화막 및 격리 절연막을 상기 담장형 바디의 상부 표면으로부터 소정의 깊이까지 식각시킴으로써 노출된 상기 담장형 바디의 상부 표면과 측벽에 형성되는 것을 특징으로 하는 플래시 메모리 소자.
  7. 제1항 및 제2항 중 어느 한 항에 있어서, 상기 담장형 바디의 높이는 50 nm ~ 1000 nm 사이에서 결정되고 폭은 2 nm ~ 200 nm 사이에서 형성되는 것을 특징으로 하는 플래시 메모리 소자.
  8. 제1항 및 제2항 중 어느 한 항에 있어서, 상기 담장형 바디의 상부 코너 모양은 각이 지거나, 둥글게 되거나, 또는 반원형으로 형성되도록 한 것을 특징으로 하는 플래시 메모리 소자.
  9. 제1항 및 제2항 중 어느 한 항에 있어서, 상기 담장형 바디의 수직 프로파일은 담장형 바디의 상부에서 기판까지 균일한 폭으로 형성되거나, 담장형 바디의 상부로부터 채널이 형성되는 부분을 포함하는 영역까지는 균일한 폭으로 유지하다가 점차 아래로 가면서 넓어지게 형성하거나, 또는 담장형 바디의 상부 표면에서 하부로 가면서 선형적으로 또는 비선형적으로 넓어지게 형성된 것을 특징으로 하는 플 래시 메모리 소자.
  10. 제1항 및 제2항 중 어느 한 항에 있어서, 상기 담장형 바디와 상기 반도체 기판이 만나는 영역은 직각, 둔각, 예각으로 형성되거나, 둥근 모양으로 형성되는 것을 특징으로 하는 플래시 메모리 소자.
  11. 제1항 및 제2항 중 어느 한 항에 있어서, 상기 격리 절연막 위로 노출되는 담장형 바디의 높이는 1 nm ~ 300 nm 사이의 범위에서 결정되며, 상기 격리 절연막위로 돌출되는 담장형 바디의 폭이 상기 격리 절연막위로 돌출되지 않은 담장형 바디의 폭에 비해 전체적으로 얇아지게 형성되는 것을 특징으로 하는 플래시 메모리 소자.
  12. 제1항 및 제2항 중 어느 한 항에 있어서, 상기 투과 절연막은 1 nm ~ 10 nm 사이의 두께 범위에서 형성되고, 단층 또는 다층으로 형성되며, 상기 투과 절연막이 다층으로 형성되는 경우에는 상기 투과 절연막의 각층은 유전상수와 밴드갭이 서로 다른 물질들로 이루어지는 것을 특징으로 하는 플래시 메모리 소자.
  13. 제1항 및 제2항 중 어느 한 항에 있어서, 상기 전하 저장 노드는
    박막 형태의 질화막으로 구성되거나,
    금속 산화물을 포함하는 박막 형태의 절연막으로 구성되거나,
    반도체, 금속 산화물, 금속, 금속질화물, 실리사이드 물질들 중 하나 또는 둘 이상을 포함하는 나노 크기의 미소 입자들로 구성되거나,
    상기 질화막이나 절연막과 상기 나노 크기의 미소 입자들이 결합된 형태로 구성되는 것을 특징으로 하는 플래시 메모리 소자.
  14. 제1항 및 제2항 중 어느 한 항에 있어서, 상기 컨트롤 절연막은 2 nm ~ 30 nm 사이의 두께 범위에서 형성되고, 단층 또는 다층의 절연막으로 이루어지는 것을 특징으로 하는 플래시 메모리 소자.
  15. 제1항 및 제2항 중 어느 한 항에 있어서, 상기 제어 전극은 1 nm ~ 900 nm 사이의 두께 범위에서 결정되고, 상기 제어 전극은 단층 또는 다층으로 이루어지며, 상기 제어 전극이 다층으로 이루어지는 경우 상기 제어 전극의 각 층은 일함수또는 도전성이 서로 다른 물질들로 구성되는 것을 특징으로 하는 플래시 메모리 소자.
  16. 제2항에 있어서, 상기 소스/드레인 영역과 상기 제어전극이 이격되는 거리는 적어도 0.1 nm 이상이며, 제어 전극 간격의 0.5배보다는 작은 것을 특징으로 하며, 소스/드레인 영역을 구성하는 접합의 깊이는 격리 절연막의 표면을 기준으로 위로 50 nm 그리고 아래로 50 nm 범위에서 형성되는 것을 특징으로 하는 플래시 메모리 소자.
  17. 제1항 및 제2항 중 어느 한 항에 있어서, 담장형 바디의 상부에 형성되는 투과 절연막이 담장형 바디의 측면에 형성되는 투과 절연막보다 더 두껍게 형성되며, 상부의 투과 절연막의 두께는 1 nm ~ 40 nm 범위에서 형성되는 것을 특징으로 하는 플래시 메모리 소자.
  18. 제1항 및 제2항 중 어느 한 항에 있어서, 상기 담장형 바디에 형성되는 채널은 halo 형태의 채널 도우핑이 형성되도록 하여 짧은 채널 효과를 최소화시키는 것을 특징으로 하는 플래시 메모리 소자.
  19. 제1항 및 제2항 중 어느 한 항에 있어서, 상기 전하 저장 노드는 제어전극 아래의 격리 절연막 위로 돌출된 담장형 바디의 표면에 형성된 투과 절연막 위에 국한하여 형성되거나, 또는 제어전극 아래의 격리 절연막 위로 돌출되고 투과 절연막이 표면에 형성된 담장형 바디의 측면에만 국한하여 형성되거나, 제어전극 아래의 투과 절연막이 형성된 담장형 바디와 격리 절연막 위에 형성되는 것을 특징으로 하는 플래시 메모리 소자.
  20. 삭제
  21. 제2항에 있어서, 상기 제어전극과 겹치지 않는 소스/드레인 영역에 제어전극으로부터 발생하는 fringing 전계를 이용한 반전층 유기를 쉽게 형성될 수 있도록 하기 위하여, 상기 스페이서를 구성하는 절연 물질의 유전 상수를 증가시키는 것을 특징으로 하는 플래시 메모리 소자.
  22. (a) 반도체 기판에 상기 기판과 연결되는 담장형 바디를 형성하는 단계;
    (b) 상기 결과물의 표면에 격리 절연막을 형성하고 상기 담장형 바디의 표면 근처까지 평탄화하고 상기 담장형 바디의 상부 표면으로부터 소정의 깊이까지 상기 격리 절연막을 식각하여 완성하는 단계;
    (c) 상기 완성된 격리 절연막 위로 돌출된 담장형 바디의 측벽 및 상부 표면에 투과 절연막을 형성하는 단계;
    (d) 상기 결과물 위에 전하 저장 노드를 형성하는 단계;
    (e) 상기 결과물 위에 컨트롤 절연막을 형성하고 그 위에 제어 전극을 형성하는 단계;
    를 포함하는 플래시 메모리 소자 제조 방법.
  23. 제22항에 있어서, 상기 플래시 메모리 소자 제조 방법은 (f) 상기 담장형 바디의 소정의 영역에 소스/드레인 영역을 형성하되, 상기 제어 전극으로부터 소정 거리 이격되도록 형성하여 상기 소스/드레인 영역이 상기 제어 전극과 겹치지 않도록 형성하는 단계를 더 구비하는 것을 특징으로 하는 플래시 메모리 소자 제조 방법.
  24. 제22항에 있어서, 상기 (a) 단계에 의해 담장형 바디를 형성한 후, 반도체 기판과 담장형 바디의 표면에 보호 절연막을 형성하는 단계를 더 구비하고,
    상기 (b) 단계에서는 결과물위에 격리 절연막을 형성하고, 담장형 바디의 표면 근처까지 평탄화한 후, 담장형 바디의 상부 표면으로부터 일정 깊이까지 보호 절연막 및 격리 절연막을 식각하는 것을 특징으로 하는 플래시 메모리 소자 제조 방법.
  25. 제23항에 있어서, 상기 (a) 단계에 의해 담장형 바디를 형성한 후, 반도체 기판과 담장형 바디의 표면에 보호 절연막 및 질화막을 순차적으로 형성하는 단계를 더 구비하고,
    상기 (b) 단계는 상기 결과물위에 격리 절연막을 형성하고 담장형 바디 표면 근처까지 평탄화하고, 담장형 바디의 상부 표면으로부터 일정 깊이까지 격리 절연막, 질화막 및 보호 절연막을 식각하여 격리 절연막 위로 돌출된 담장형 바디의 측면 및 상부 표면을 노출시키는 것을 특징으로 하는 플래시 메모리 소자 제조 방법.
  26. 제23항에 있어서, 상기 (f) 단계는 제어 전극 형성 후 제어 전극의 양 측벽에 절연물질의 스페이서를 형성하고 이온주입을 통해 소스/드레인 영역을 형성하는 단계를 포함하는 메모리 소자 제조 방법.
  27. 제23항에 있어서, 상기 (f) 단계에서 제어전극 형성 후 절연물질의 스페이서를 형성하되 제어전극 사이의 거리의 0.5배보다 두꺼운 스페이서를 형성하여 제어전극 사이를 절연막으로 채운 뒤 이온주입을 수행하여 셀 스트링에 위치한 셀 소자의 소스/드레인 영역이 형성되지 않도록 하거나 또는 여분의 마스크를 사용하여 셀 소자를 선택적으로 덮어서 이온주입을 하여 셀 소자의 소스/드레인 영역이 형성되지 않도록 하는 공정단계를 포함하는 소자 제조방법.
  28. (a) 반도체 기판에 기판과 연결되는 담장형 바디를 형성하는 단계;
    (b) 반도체 기판 및 담장형 바디의 표면을 보호하기 위한 보호 절연막을 형성하고 그 위에 격리 절연막을 형성하되 담장형 바디의 상부 표면보다 높은 위치까지 평탄화하여 형성하는 단계;
    (c) 제어전극이 형성될 영역을 포토리쏘그라피를 통해 정의하고 식각을 통해 격리 절연막을 식각하여 정의된 영역에만 담장형 바디의 상부 및 측벽의 일부를 노출시키는 단계;
    (d) 상기 결과물위에 투과 절연막을 형성하는 단계;
    (e) 상기 결과물 위에 전하 저장 노드를 형성하는 단계와;
    (f) 상기 결과물 위에 컨트롤 절연막을 형성하고 그 위에 다마씬 공정을 이용하여 제어전극을 형성하는 단계;
    (g) 상기 제어전극 표면을 제외한 주변의 컨트롤 절연막 및 전하 저장 노드 를 제거하고, 소스/드레인을 형성하고자 하는 영역의 추가 절연막 및 격리 절연막을 제거하되, 격리 절연막위에 형성된 제어 전극의 바닥 근처까지 제거하는 단계;
    (h) 소스/드레인 영역을 형성하는 단계; 및
    (i) 상기 결과물 위에 층간 절연을 위한 절연막을 형성하고, 셀 소자 영역을 제외한 영역 중 소정의 위치에 콘택(contact) 및 금속층을 순차적으로 형성하는 단계
    를 포함하는 플래시 메모리 소자 제조방법.
  29. (a) 반도체 기판에 기판과 연결되는 담장형 바디를 형성하는 단계;
    (b) 반도체 기판 및 담장형 바디의 표면에 격리 절연막을 형성하되 담장형 바디의 상부 표면보다 높은 위치까지 평탄화하여 형성하는 단계;
    (c) 제어전극이 형성될 영역을 포토리쏘그라피를 통해 정의하고 식각을 통해 격리 절연막을 식각하여 정의된 영역에만 담장형 바디의 상부 및 측벽의 일부를 노출시키는 단계;
    (d) 상기 결과물위에 투과 절연막을 형성하는 단계;
    (e) 상기 결과물 위에 전하저장 노드를 형성하는 단계;
    (f) 상기 결과물 위에 컨트롤 절연막을 형성하고 그 위에 다마씬 공정을 이용하여 제어전극을 형성하는 단계;
    (g) 상기 제어전극 표면을 제외한 주변의 컨트롤 절연막, 전하 저장 노드 및 그 아래의 격리 절연막을 식각하되, 상기 격리 절연막과 접하는 제어전극의 바닥 근처까지 식각하는 단계;
    (h) 상기 식각에 의하여 제어전극의 측면에서 드러나는 컨트롤 절연막과 전하 저장 노드를 제거하는 공정을 선택적으로 수행하는 단계;
    (i) 드러나는 제어전극의 측벽에 절연성 스페이서를 형성하는 단계;
    (j) 상기 절연성 스페이서를 이용하여 소스/드레인 영역을 형성하는 단계와;
    (k) 상기 결과물 위에 층간 절연을 위한 절연막을 형성하고, 셀 소자 영역을 제외한 영역 중 소정의 위치에 콘택(contact) 및 금속층을 순차적으로 형성하는 단계
    를 포함하는 플래시 메모리 소자 제조방법.
  30. 다수 개의 셀 스트링으로 이루어지는 낸드(NAND) 플래시 메모리 소자에 있어서,
    상기 셀 스트링(string)은 순차적으로 연결된 다수 개의 셀 소자, 및 상기 셀 스트링의 양 끝단에 각각 배치되는 제1 및 제2 스위칭 소자로 이루어지며,
    상기 셀 소자는 반도체 기판, 상기 반도체 기판과 연결되고 상기 반도체 기판으로부터 담장 형태로 돌출되는 담장형 바디, 인접한 담장형 바디에 형성될 소자들과의 전기적 격리를 위하여 담장형 바디들 사이에 형성되며 절연물질로 이루어지는 격리 절연막, 상기 담장형 바디의 상부 표면으로부터 소정의 깊이까지 상기 격리 절연막이 식각시킴으로써 노출된 상기 담장형 바디의 상부 표면과 측벽에 형성되며, 절연 물질로 이루어지는 층간 절연막, 및 상기 층간 절연막위에 형성되되 상 기 담장형 바디와는 직교하는 방향을 따라 형성되는 제어 전극을 구비하고, 상기 제어 전극의 인접한 영역에 소스/드레인이 형성되지 않는 것을 특징으로 하는 NAND 플래시 메모리 소자.
  31. 제30항에 있어서, 상기 제1 및 제2 스위칭 소자는 소스 영역 및 드레인 영역을 모두 구비하거나, 소스 영역 및 드레인 영역 중 어느 하나를 선택적으로 구비하며,
    만약 상기 제1 및 제2 스위칭 소자가 소스 영역 및 드레인 영역 중 어느 하나를 선택적으로 구비하는 경우, 상기 제1 스위칭 소자는 인접한 셀 소자와 연결되는 쪽의 소스 영역을 형성하지 아니하고 드레인 영역만을 형성하며, 상기 제2 스위칭 소자는 인접한 셀 소자와 연결되는 쪽의 드레인 영역을 형성하지 아니하고 소스 영역만을 형성하는 것을 특징으로 하는 NAND 플래시 메모리 소자.
  32. 다수 개의 셀 스트링으로 이루어지는 낸드(NAND) 플래시 메모리 소자에 있어서,
    상기 셀 스트링(string)은 순차적으로 연결된 다수 개의 셀 소자, 및 상기 셀 스트링의 양 끝단에 각각 배치되는 제1 및 제2 스위칭 소자로 이루어지며,
    상기 셀 소자는 반도체 기판, 상기 반도체 기판과 연결되고 상기 반도체 기판으로부터 담장 형태로 돌출되는 담장형 바디, 인접한 담장형 바디에 형성될 소자들과의 전기적 격리를 위하여 담장형 바디들 사이에 형성되며 절연물질로 이루어지는 격리 절연막, 상기 담장형 바디의 상부 표면으로부터 소정의 깊이까지 상기 격리 절연막이 식각시킴으로써 노출된 상기 담장형 바디의 상부 표면과 측벽에 형성되며, 절연 물질로 이루어지는 층간 절연막, 상기 층간 절연막위에 형성되되 상기 담장형 바디와는 직교하는 방향을 따라 형성되는 제어 전극, 상기 제어 전극의 양 측벽에 형성되는 스페이서, 및 상기 담장형 바디에 형성되되 상기 제어 전극이 교차하지 않는 영역의 담장형 바디에 형성되며 상기 제어 전극과 중첩되지 않는(nonoverlap) 소스/드레인 영역을 구비하며,
    상기 제1 및 제2 스위칭 소자는 게이트 전극, 소스 영역 및 드레인 영역을 모두 구비하며, 상기 제1 및 제2 스위칭 소자의 각각은 인접한 셀 소자와 연결되는 쪽의 소스 영역 또는 드레인 영역은 게이트 전극과 중첩되지 않는 것을 특징으로 하는 NAND 플래시 메모리 소자.
  33. 삭제
  34. 제30항 내지 제32항 중 어느 한 항에 있어서, 상기 NAND 플래시 메모리 소자의 셀 스트링의 스위칭 소자는 게이트 절연막 및 게이트 전극을 더 구비하고,
    상기 게이트 절연막은
    투과 절연막, 전하 저장 노드 및 컨트롤 절연막으로 구성되되 셀 소자의 투과 절연막, 전하 저장 노드 및 컨트롤 절연막과 동일한 공정으로 형성되거나,
    투과 절연막 및 컨트롤 절연막 중 적어도 하나 이상으로 구성되되 셀 소자의 투과 절연막 및 컨트롤 절연막과 동일한 공정으로 형성되거나,
    셀 소자의 제조 공정과는 별개의 공정을 이용하여 제조되는 적어도 하나 이상의 절연막으로 구성되는 것을 특징으로 하는 NAND 플래시 메모리 소자.
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010013886A2 (ko) * 2008-07-28 2010-02-04 경북대학교 산학협력단 고집적 플래시 메모리 셀 소자, 셀 스트링 및 그 제조 방법
KR101074015B1 (ko) 2009-09-22 2011-10-17 고려대학교 산학협력단 멀티 펑션 4 비트/1 셀 비휘발성 퓨전 메모리 소자 및 그의 제조 방법
KR101133670B1 (ko) * 2008-10-09 2012-04-12 도쿄엘렉트론가부시키가이샤 메모리 장치
KR101312733B1 (ko) 2011-09-23 2013-09-27 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 3ｄ 반도체 디바이스 및 그 제조 방법
KR20140046256A (ko) * 2012-10-10 2014-04-18 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR101452836B1 (ko) * 2013-10-01 2014-10-22 서울대학교산학협력단 셀 스트링 및 이를 이용한 어레이

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009238874A (ja) * 2008-03-26 2009-10-15 Toshiba Corp 半導体メモリ及びその製造方法
KR101511933B1 (ko) * 2008-10-31 2015-04-16 삼성전자주식회사 핀 전계 효과 트랜지스터의 제조방법
JP5808708B2 (ja) * 2012-04-10 2015-11-10 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
US20140048867A1 (en) * 2012-08-20 2014-02-20 Globalfoundries Singapore Pte. Ltd. Multi-time programmable memory
US9093335B2 (en) * 2012-11-29 2015-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Calculating carrier concentrations in semiconductor Fins using probed resistance
KR102002942B1 (ko) 2013-04-18 2019-07-24 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조방법
US9142474B2 (en) 2013-10-07 2015-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Passivation structure of fin field effect transistor
US9287262B2 (en) 2013-10-10 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Passivated and faceted for fin field effect transistor
KR102021887B1 (ko) * 2013-12-09 2019-09-17 삼성전자주식회사 반도체 소자
US10672768B2 (en) 2014-03-17 2020-06-02 Tufts University Integrated circuit with multi-threshold bulk FinFETs
TWI524351B (zh) * 2014-04-03 2016-03-01 林崇榮 一次編程記憶體及其相關記憶胞結構
CN114446883A (zh) * 2017-09-22 2022-05-06 蓝枪半导体有限责任公司 半导体元件及其制作方法
US10355105B2 (en) * 2017-10-31 2019-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistors and methods of forming the same
JP2019117913A (ja) 2017-12-27 2019-07-18 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030065864A (ko) * 2002-02-01 2003-08-09 한국과학기술원 이중-게이트 플래쉬 메모리소자 및 그 제조방법
KR20040074501A (ko) * 2003-02-19 2004-08-25 삼성전자주식회사 수직채널을 갖는 전계효과 트랜지스터 및 그 제조방법
KR20060078437A (ko) * 2004-12-31 2006-07-05 동부일렉트로닉스 주식회사 플래시 메모리 소자의 제조 방법

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100431489B1 (ko) * 2001-09-04 2004-05-12 한국과학기술원 플래쉬 메모리 소자 및 제조방법
KR100487567B1 (ko) * 2003-07-24 2005-05-03 삼성전자주식회사 핀 전계효과 트랜지스터 형성 방법
US7005700B2 (en) * 2004-01-06 2006-02-28 Jong Ho Lee Double-gate flash memory device
US7629640B2 (en) * 2004-05-03 2009-12-08 The Regents Of The University Of California Two bit/four bit SONOS flash memory cell
KR100645053B1 (ko) * 2004-12-28 2006-11-10 삼성전자주식회사 증가된 활성영역 폭을 가지는 반도체 소자 및 그 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030065864A (ko) * 2002-02-01 2003-08-09 한국과학기술원 이중-게이트 플래쉬 메모리소자 및 그 제조방법
KR20040074501A (ko) * 2003-02-19 2004-08-25 삼성전자주식회사 수직채널을 갖는 전계효과 트랜지스터 및 그 제조방법
KR20060078437A (ko) * 2004-12-31 2006-07-05 동부일렉트로닉스 주식회사 플래시 메모리 소자의 제조 방법

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010013886A2 (ko) * 2008-07-28 2010-02-04 경북대학교 산학협력단 고집적 플래시 메모리 셀 소자, 셀 스트링 및 그 제조 방법
WO2010013886A3 (ko) * 2008-07-28 2010-03-25 경북대학교 산학협력단 고집적 플래시 메모리 셀 소자, 셀 스트링 및 그 제조 방법
US8779501B2 (en) 2008-07-28 2014-07-15 Snu R&Db Foundation Diode-based flash memory device cell string and fabricating method therefor
KR101133670B1 (ko) * 2008-10-09 2012-04-12 도쿄엘렉트론가부시키가이샤 메모리 장치
KR101074015B1 (ko) 2009-09-22 2011-10-17 고려대학교 산학협력단 멀티 펑션 4 비트/1 셀 비휘발성 퓨전 메모리 소자 및 그의 제조 방법
KR101312733B1 (ko) 2011-09-23 2013-09-27 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 3ｄ 반도체 디바이스 및 그 제조 방법
KR20140046256A (ko) * 2012-10-10 2014-04-18 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR101994079B1 (ko) * 2012-10-10 2019-09-30 삼성전자 주식회사 반도체 장치 및 그 제조 방법
KR101452836B1 (ko) * 2013-10-01 2014-10-22 서울대학교산학협력단 셀 스트링 및 이를 이용한 어레이

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