TWI460827B - 快閃記憶體之製作方法 - Google Patents
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Description
本發明係有關於一種快閃記憶體之製作方法,尤指一種雙位元(2-bits)之快閃記憶體之製作方法。
非揮發性記憶體(nonvolatile memory)是現今各種電子裝置中用於儲存結構資料、程式資料等的記憶體元件,其中快閃記憶體由於具有可進行多次資料之存入、讀取、抹除(erase)等動作,且存入的資料在斷電後不會消失等優點,係成為個人電腦或電子設備所廣泛採用的一種非揮發性記憶體(non-volatile memory)元件。
習知快閃記憶體元件係具有堆疊式的閘極,其由下而上包含有一穿隧氧化層(tunnel oxide)、一用來儲存電荷的多晶矽浮置閘極(floating gate)、一用來控制資料存取的多晶矽控制閘極(control gate)、以及一設置於浮置閘極與控制閘極之間且為一氧化矽/氮化矽/氧化矽(oxide-nitride-oxide,ONO)結構的介電層。在進行快閃記憶體元件資料的寫入或抹除時,係於浮置閘極與源極/汲極施加偏壓,使電子注入浮置閘極或將電子自浮置閘極抽出;而在進行快閃記憶體元件資料的儲存時,則於控制電極施加一工作電壓,使浮置閘極的帶電狀態影響其下通道的開關,並以該通道的開/關作為判讀資料之依據。
隨著各種電子產品朝小型化發展之趨勢以及半導體製程進入深次微米(deep sub-micron)之進程,位元胞的設計也必須符合高積集度、高密度之要求,因此半導體業界係致力於降低記憶體位元胞的尺寸。同時,隨著資訊電子產品處理與儲存資料量的增加,半導體產業一方面需顧及上述降低記憶體位元胞尺寸、提升積集度的需求,一方面更需要增加記憶體元件的記憶容量、確保元件的可靠度。由此可知,目前仍需要一種可兼顧上述要求的快閃記憶體之製作方法。
因此,本發明之一目的係在於提供一種可降低記憶體位元胞尺寸、增加記憶體容量、並確保元件可靠度的快閃記憶體之製作方法。
根據本發明所提供之申請專利範圍,係提供一種快閃記憶體的製作方法,該方法首先提供一基底,且該基底上形成有一第一介電層,接下來於該第一介電層上形成一控制閘極(control gate),並於該控制閘極兩側之側壁形成一氧化矽/氮化矽/氧化矽(ONO)側壁子,之後再於該ONO側壁子兩側之該基底上形成一第二介電層,並於該ONO側壁子兩側與該第二介電層上分別形成一浮置閘極(floating gate)。
根據本發明所提供之申請專利力範圍,另提供一種快閃記憶體之製作方法,該方法首先提供一定義有一記憶體區與一邏輯區之基底、接下來於該基底上形成複數個淺溝隔離(shallow trench isolation,STI)、並於該記憶體區與該邏輯區內分別形成至少一第一閘極。之後,於該等第一閘極兩側之側壁分別形成一側壁子,再於該基底上形成一介電層。待介電層形成後,係於該記憶體區內之該第一閘極之該側壁子外側分別形成一第二閘極,再於該基底表面形成複數個隔離圖案。最後進行一蝕刻製程,透過該等隔離圖案蝕刻該第二閘極。
根據本發明所提供之快閃記憶體之製作方法,各控制閘極兩側係分別設置一獨立的浮置閘極,也就是說相鄰的兩個位元胞會共用同一控制閘極,故可增加元件積集度與記憶體的容量。且本發明所提供的快閃記憶體之製作方法,係可輕易與邏輯製程整合,故可提升元件可靠度。
請參閱第1圖至第10圖,第1圖至第10圖係為本發明所提供之快閃記憶體之製作方法之一較佳實施例的製作流程示意圖。首先請參閱第1圖與第2圖,本發明所提供之快閃記憶體之製作方法,首先係提供一基底100,且基底100上係定義有一邏輯區102與一記憶體區104,而第2圖即為記憶體區104之上視圖。接下來提供一光罩110,並利用一微影製程於基底100上的邏輯區102與記憶體區104內分別定義出複數個長條狀、且互相平行之STI區域(112)。之後,係進行一蝕刻製程,於上述的STI區域內分別形成一淺溝(112)。接下來於基底100上形成一填滿淺溝的介電層,而於淺溝內分別形成一淺溝隔離(STI) 112。而在完成STI 112之製作後,係可進行N型井區、P型井區或用以調整N型或P型電晶體臨界電壓(threshold voltage,Vt
)等各摻雜製程。上述摻雜製程與STI 112的製作步驟係為熟習該技藝之人士所知,故於此不再贅述。
接下來請參閱第2圖至第7圖,值得注意的是,第3圖至第7圖中的記憶體區104係為第2圖中沿A-A’切線所示之剖面示意圖。如第3圖所示,接下來於基底100上形成一第一介電層120。由於本較佳實施例之記憶體元件係與邏輯電路元件整合製作於同一晶片上,因此考慮到邏輯區102內邏輯元件追求高效能以及施加電壓高低不同等條件,邏輯區102與記憶體區104內之第一介電層120之厚度係可如第3圖所示具有不同厚度,俾使不同元件可達到操作上的要求。舉例來說,在記憶體區104內的第一介電層120之厚度在本較佳實施例中可為330埃(angstrom);而邏輯區102內的第一介電層120之厚度則可介於90~330埃。另外,邏輯區內102之第一介電層120之厚度可依元件需求分別為90~120埃或330埃。但熟習該項技藝之人士應知上述邏輯區102與記憶體區104內的第一介電層120之厚度並不限於此。
請繼續參閱第2圖與第3圖。接下來於第一介電層120上形成一多晶矽層,並在形成多晶矽層之後依其電性需求進行N型或P型的離子佈植,而形成一摻雜多晶矽層122。另外,熟習該技藝之人士應知摻雜多晶矽層122的形成亦不限於直接沈積形成一N型或P型的摻雜多晶矽層。隨後,於摻雜多晶矽層122上形成一包含金屬的導電層層124,導電層124可包含氮化鈦(TiN)、鎢(W)、矽化鎢(SiW)或上述材料之組合。之後,於導電層124上形成一圖案化硬遮罩126,並利用一蝕刻製程蝕刻導電層124與摻雜多晶矽層122。蝕刻製程係停止於第一介電層120,而於基底100上的邏輯區102與記憶體區104內分別形成至少一如第3圖所示之第一閘極128。第一閘極128係可作為快閃記憶體之控制閘極,同時亦如第2圖所示,係可分別作為一字元線(word line,WL)。此外,為清楚繪示第一閘極/字元線128與STI 112的相對關係,第2圖中並未繪示出第一介電層120,而是將被第一介電層120所覆蓋的STI 112以實線繪出,但對該領域有通常知識者應知第一介電層120係覆蓋STI 112之間的區域。
請參閱第4圖。接下來,係於基底100上形成一氧化矽(silicon oxide,SiO2
)層132,其厚度可為60埃左右,但不限於此。之後,再藉由一回蝕刻製程移除部分的氧化矽層132,而於各第一閘極128兩側之側壁分別形成一氧化矽側壁子,或稱第一側壁子(spacer-1)。而在第一側壁子完成之後,係可對邏輯區102內進行N型或P型的離子佈植製程,以於邏輯區102內的第一閘極128兩側之基底100內分別形成一N型或P型的輕摻雜汲極(light-doped drain,LDD) 140。
請參閱第5圖。於基底100上依序形成一氮化矽(silicon nitride)層134、一未摻雜多晶矽(undoped polysilicon)層136與一絕緣之保護層138,且保護層138亦可為一氧化矽材料。值得注意的是,氮化矽層134、未摻雜多晶矽層136與保護層138係覆蓋氧化矽層132,即覆蓋第一側壁子。此外,再藉由至少一回蝕刻製程分次或一次性移除部分的保護層138、未摻雜多晶矽層136與氮化矽層134,而剩餘的保護層138、未摻雜多晶矽層136與氮化矽層134係於第5圖所示,形成於第一側壁子之外側。此時,氧化矽層132、氮化矽層134與未摻雜多晶矽層136係可作為一氧化矽/氮化矽/未摻雜多晶矽(oxide-nitride-silicon,ONS)側壁子,或稱第二側壁子。而此ONS側壁子之外側係由保護層138所保護,以確保上述膜層在回蝕刻製程中不被消耗。
請參閱第6圖。接下來進行一清洗製程,利用稀釋氫氟酸(dilute hydrofluoric acid,DHF)移除保護層138。值得注意的是,由於保護層138與第一介電層120皆包含氧化矽,因此在移除保護層138時,係同時將基底100上未被第一閘極128、氧化矽層132、氮化矽層134與未摻雜多晶矽層136所覆蓋的第一介電層120一併移除。由於蝕刻率的差異,在移除保護層138與第一介電層120時,未摻雜多晶矽層136將不會受到影響。之後,係進行一氧化製程,氧化未摻雜多晶矽層136而形成一氧化矽層136a。至此,係可獲得一由氧化矽層136a、氮化矽層134與氧化矽層132所構成之氧化矽/氮化矽/氧化矽(oxide-nitride-silicon,ONO)側壁子130。
請參閱第7圖。接下來,可利用DHF對基底100表面進行一清洗製程,再於基底100上形成一第二介電層150,且第二介電層150之厚度約為60-90埃。之後,於基底100上形成一摻雜多晶矽層,如一N型摻雜多晶矽層,並藉由一回蝕刻製程蝕刻N型摻雜多晶矽層,而於ONO側壁子130之外側形成一第二閘極142;換句話說,ONO側壁子130係設置於第一閘極128與第二閘極142之間,用以提供電性隔離。另外值得注意的是,在形成第二閘極142之後,更利用一硬遮罩保護記憶體區內的第一閘極128、ONO側壁子130與第二閘極142,且進行一等向性蝕刻(isotropic etching)製程,移除邏輯區102內的第二閘極142。據此,記憶體區104內的第二閘極142即作為一快閃記憶體的浮置閘極;而第二介電層150則作為其穿隧介電層。在等向性蝕刻製程之後,係可進行N型或與P型的離子佈植製程,以於邏輯區內102的第一閘極128與ONO側壁子130兩側之基底100內形成N型或P型的源極/汲極144;同時於記憶體區104內的第二閘極142兩側之基底100內形成N型或P型的源極/汲極144。至此,係於邏輯區102內完成邏輯元件160之製作。另外,在形成源極/汲極144之後,更可進行一金屬矽化物製程,於邏輯區102內的源極/汲極144上分別形成一金屬矽化物146,用以提供一良好的歐姆接觸(Ohmic contact)。最後,於基底100上形成一層間介電(interlayer dielectric,ILD)層170。
另外請參閱第8圖,第8圖為完成邏輯元件160與第二閘極142之製作後,記憶體區104之上視圖。值得注意的是,為清楚表示第一閘極128、第二閘極142與STI 112之相對關係,第8圖中係將ONO側壁子130與ILD層170忽略,僅繪示第一閘極128、第二閘極142與STI 112。如第8圖所示,記憶體區104內的第二閘極142係分別設置於第一閘極(位元線)128的兩側,且第一閘極128兩側之第二閘極142係亦呈帶狀完全電性連接。
請參閱第9圖,第9圖為第8圖中沿B-B’切線之剖面圖。接下來於基底100上形成一隔離圖案190,隔離圖案190之製作係包含:於基底100上形成一硬遮罩層,例如一氮化矽/氧化矽複合層或一多晶矽/氧化矽複合層。隨後利用光罩110進行一微影製程,以圖案化硬遮罩層形成複數個圖案化硬遮罩192。值得注意的是,光罩110即前述步驟中用以定義STI區域之光罩,故在微影製程後,對應於STI 112所在之處的部分硬遮罩層係被移除。由於圖案化硬遮罩192的定義係可採用前述用以定義STI區域的光罩110,而不需另外設計及採用其他光罩,故更可收樽節成本之效。另外值得注意的是,由於隔離圖案190之寬度必需大於STI 112之間距,以確保後續蝕刻製程後的第二閘極142仍可完全控制其下之通道區,因此本實施例在形成圖案化硬遮罩192之後,係於基底100上再形成一氮化矽層,並藉由一回蝕刻方法,移除部分氮化矽層,而於各圖案化硬遮罩192的兩側側壁上分別形成一硬遮罩側壁子194。圖案化硬遮罩192與其兩側之硬遮罩側壁子194係構成所需的隔離圖案190;且如第9圖所示,隔離圖案190之硬遮罩側壁子194係覆蓋部分STI 112。由於硬遮罩側壁子194之設置,隔離圖案190之寬度係大於STI 112之間距。
請參閱第10圖。接下來以隔離圖案190作為一遮罩進行一蝕刻製程,透過隔離圖案190蝕刻第二閘極142。如第10圖所示,在蝕刻製程之後,原本帶狀的第二閘極142係呈片段狀,並且於STI 112處斷開。值得注意的是,由於隔離圖案190硬遮罩側壁子194係覆蓋部分STI 112,因此在蝕刻製程中與STI 112重疊的部分第二閘極142仍如第10圖所示保留於STI 112上。請重新參閱第9圖與第10圖,由於在移除STI 112上方的第二閘極142時,若因光罩110對準問題或因蝕刻時發生過度蝕刻等問題,都可能造成第二閘極142長度小於STI 112之間距,繼而導致第二閘極142,即浮置閘極無法完全控制其下的通道區。而本發明藉由隔離圖案190之硬遮罩側壁子194之設置,可確保第二閘極142之長度大於STI 112之間距,故浮置閘極可完全控制其下之通道區。至此,係於記憶體區104內完成至少一獨立的雙位元記憶體元件180之製作。
根據本發明所提供之快閃記憶體之製作方法,在上述蝕刻製程之後,各第一閘極,即控制閘極兩側係分別形成一獨立的浮置閘極,也就是說相鄰的兩個位元胞會共用同一控制閘極,利用施加於控制電極的工作電壓,使兩個浮置閘極的帶電狀態影響其下通道的開關,並以該通道的開/關作為判讀資料之依據。故根據本發明所提供之快閃記憶體之製作方法係可得到雙位元之記憶體元件,其單位面積內的元件積集度與記憶體的容量皆有提升。且本發明所提供之製作方法係可輕易與邏輯製程整合,並且在不需增加額外高階光罩的前提下,同時完成邏輯區內邏輯元件與記憶體區內雙位元記憶體元件的製作,而更確保元件的可靠度。
以上所述僅為本發明之較佳實施例,凡依本發明申請專利範圍所做之均等變化與修飾,皆應屬本發明之涵蓋範圍。
100...基底
102...邏輯區
104...記憶體區
110...光罩
112...淺溝隔離
120...第一介電層
122...摻雜多晶矽層
124...導電層
126‧‧‧圖案化硬遮罩
128‧‧‧第一閘極/字元線
130‧‧‧ONO側壁子
132‧‧‧氧化矽層
134‧‧‧氮化矽層
136‧‧‧未摻雜多晶矽層
136a‧‧‧氧化矽層
138‧‧‧保護層
140‧‧‧輕摻雜汲極
142‧‧‧第二閘極
144‧‧‧源極/汲極
146‧‧‧金屬矽化物
150‧‧‧第二介電層
160‧‧‧邏輯元件
170‧‧‧記憶體元件
180‧‧‧層間介電層
190‧‧‧隔離圖案
192‧‧‧圖案化硬遮罩
194‧‧‧硬遮罩側壁子
第1圖至第10圖為本發明所提供之埋藏式位元線之製作方法之一較佳實施例的製作流程示意圖;其中
第3圖至第7圖中的記憶體區係為第2圖中沿A-A’切線所示之剖面示意圖。
第9圖為第8圖中沿B-B’切線之剖面示意圖。
100...基底
102...邏輯區
104...記憶體區
120...第一介電層
122...摻雜多晶矽層
124...導電層
126...圖案化硬遮罩
128...第一閘極/字元線
130...ONO側壁子
132...氧化矽層
134...氮化矽層
136a...氧化矽層
140...輕摻雜汲極
142...第二閘極
144...源極/汲極
146...金屬矽化物
150...第二介電層
160...邏輯元件
170...層間介電層
Claims (19)
- 一種快閃記憶體之製作方法,包含有:提供一基底,該基底上形成有一第一介電層;於該第一介電層上形成一控制閘極;於該控制閘極兩側之側壁形成一氧化矽/氮化矽/氧化矽側壁子,且該控制閘極之側壁係完全被該氧化矽/氮化矽/氧化矽側壁子覆蓋;於形成該氧化矽/氮化矽/氧化矽側壁子之後於該氧化矽/氮化矽/氧化矽側壁子兩側之該基底上形成一第二介電層;以及於該氧化矽/氮化矽/氧化矽側壁子兩側與該第二介電層分別形成一浮置閘極。
- 如申請專利範圍第1項所述之製作方法,其中形成該氧化矽/氮化矽/氧化矽側壁子之步驟更包含:於該控制閘極兩側之該側壁形成一氧化矽側壁子;於該基底上依序形成一氮化矽層、一未摻雜多晶矽層與一保護層,且該氮化矽層、該未摻雜多晶矽層與該保護層係覆蓋該等氧化矽側壁子;回蝕刻該氮化矽層、該未摻雜多晶矽層與該保護層,於該控制閘極兩側之該側壁形成一氧化矽/氮化矽/多晶矽側壁子; 進行一清洗製程,移除該保護層;以及進行一氧化製程,氧化該未摻雜多晶矽層形成一氧化矽層,並形成該ONO側壁子。
- 如申請專利範圍第1項所述之製作方法,其中該第二介電層之厚度約為60-90埃(angstrom)。
- 如申請專利範圍第1項所述之製作方法,其中該第一介電層之厚度不同於該第二介電層之厚度。
- 如申請專利範圍第1項所述之製作方法,其中該控制閘極包含一多晶矽層與一金屬層。
- 如申請專利範圍第5項所述之製作方法,其中該金屬層包含氮化鈦、鎢、矽化鎢或上述材料之組合。
- 如申請專利範圍第1項所述之製作方法,其中該浮置閘極包含一摻雜多晶矽層。
- 一種快閃記憶體之製作方法,包含有:提供一基底,該基底上定義有一記憶體區與一邏輯區,於該基底上形成複數個淺溝隔離(shallow trench isolation,STI); 於該記憶體區與該邏輯區內分別形成至少一第一閘極;於該等第一閘極兩側之側壁分別形成一側壁子;於該基底上形成一介電層;於該記憶體區內之該第一閘極之該側壁子外側分別形成一第二閘極;於該基底上形成一層間介電(interlayer dielectric,ILD)層;在形成該層間介電層之後於該基底上形成複數個隔離圖案;以及進行一蝕刻製程,透過該等隔離圖案蝕刻該第二閘極。
- 如申請專利範圍第8項所述之製作方法,其中形成該等STI之步驟更包含:提供一光罩進行一第一微影製程,於該基底上定義複數個STI區域;進行一蝕刻製程,於該等STI區內分別形成一淺溝;以及於該等淺溝內分別形成該STI。
- 如申請專利範圍第9項所述之製作方法,其中形成該等隔離圖案之步驟更包含:於該基底上形成一硬遮罩層;進行一第二微影製程,利用該光罩於該硬遮罩層上形成複數個圖案化硬遮罩; 於該等圖案化硬遮罩兩側之側壁分別形成一硬遮罩側壁子。
- 如申請專利範圍第8項所述之製作方法,其中該側壁子包含有氧化矽/氮化矽/氧化矽(ONO)側壁子。
- 如申請專利範圍第11項所述之製作方法,其中形成該ONO側壁子之步驟更包含:於該等第一閘極兩側之該側壁形成一第一側壁子;於該基底上依序形成一氮化矽層、一未摻雜多晶矽層與一保護層,且該氮化矽層、該未摻雜多晶矽層與該保護層係覆蓋該等第一側壁子;回蝕刻該氮化矽層、該未摻雜多晶矽層與該保護層,於該控制閘極兩側之該側壁形成一第二側壁子;移除該保護層;以及進行一氧化製程,氧化該未摻雜多晶矽層形成一氧化矽層,並形成該ONO側壁子。
- 如申請專利範圍第12項所述之製作方法,更包含至少一輕摻雜汲極(lightly-doped drain,LDD)離子佈植製程,進行於形成該等第一側壁子後,於該邏輯區內之該第一閘極兩側分別形成一LDD。
- 如申請專利範圍第8項所述之製作方法,更包含至少一源極/汲極離子佈植製程,進行於形成該第二閘極後,於該邏輯區內之第一閘極兩側及該記憶體區內之該第二閘極兩側分別形成一源極/汲極。
- 如申請專利範圍第14項所述之製作方法,更包含一金屬矽化物製程,進行於形成該等源極/汲極之後,於該邏輯區內之該源極/汲極上分別形成一金屬矽化物。
- 如申請專利範圍第8項所述之製作方法,其中該介電層之厚度約為60-90埃。
- 如申請專利範圍第8項所述之製作方法,其中該第一閘極更包含一多晶矽層與一金屬層。
- 如申請專利範圍第17項所述之製作方法,其中該金屬層更包含氮化鈦、鎢、矽化鎢或上述材料之組合。
- 如申請專利範圍第8項所述之製作方法,其中該第二閘極更包含一摻雜多晶矽層。
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Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20060202256A1 (en) * | 2002-10-28 | 2006-09-14 | Eliyahou Harari | Flash Memory Cell Arrays Having Dual Control Gates Per Memory Cell Charge Storage Element |
TW200713601A (en) * | 2005-09-22 | 2007-04-01 | Nan-Ray Wu | A verticle dual bit non-volatile flash memory cell |
TW200721393A (en) * | 2005-10-26 | 2007-06-01 | Freescale Semiconductor Inc | Semiconductor structure with reduced gate doping and methods for forming thereof |
TW200952173A (en) * | 2008-04-23 | 2009-12-16 | Samsung Electronics Co Ltd | Gate structures and method of forming a gate structure |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7169667B2 (en) * | 2003-07-30 | 2007-01-30 | Promos Technologies Inc. | Nonvolatile memory cell with multiple floating gates formed after the select gate |
US7276759B1 (en) | 2004-03-11 | 2007-10-02 | Nanostar Corporation | Non-volatile electrically alterable semiconductor memory with control and floating gates and side-wall coupling |
US20060113585A1 (en) | 2004-03-16 | 2006-06-01 | Andy Yu | Non-volatile electrically alterable memory cells for storing multiple data |
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JP4584736B2 (ja) * | 2005-02-18 | 2010-11-24 | Okiセミコンダクタ株式会社 | 半導体装置及び半導体装置の製造方法 |
TWI343635B (en) * | 2007-10-02 | 2011-06-11 | Nanya Technology Corp | Method for manufacturing a memory |
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20060202256A1 (en) * | 2002-10-28 | 2006-09-14 | Eliyahou Harari | Flash Memory Cell Arrays Having Dual Control Gates Per Memory Cell Charge Storage Element |
TW200713601A (en) * | 2005-09-22 | 2007-04-01 | Nan-Ray Wu | A verticle dual bit non-volatile flash memory cell |
TW200721393A (en) * | 2005-10-26 | 2007-06-01 | Freescale Semiconductor Inc | Semiconductor structure with reduced gate doping and methods for forming thereof |
TW200952173A (en) * | 2008-04-23 | 2009-12-16 | Samsung Electronics Co Ltd | Gate structures and method of forming a gate structure |
Also Published As
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