JP4584736B2 - 半導体装置及び半導体装置の製造方法 - Google Patents
半導体装置及び半導体装置の製造方法 Download PDFInfo
- Publication number
- JP4584736B2 JP4584736B2 JP2005043200A JP2005043200A JP4584736B2 JP 4584736 B2 JP4584736 B2 JP 4584736B2 JP 2005043200 A JP2005043200 A JP 2005043200A JP 2005043200 A JP2005043200 A JP 2005043200A JP 4584736 B2 JP4584736 B2 JP 4584736B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- oxide film
- semiconductor layer
- nitride film
- oxide
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 129
- 238000004519 manufacturing process Methods 0.000 title claims description 14
- 238000002955 isolation Methods 0.000 claims description 53
- 150000004767 nitrides Chemical class 0.000 claims description 43
- 239000000758 substrate Substances 0.000 claims description 24
- 238000000034 method Methods 0.000 claims description 16
- 239000004020 conductor Substances 0.000 claims description 14
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 7
- 230000003647 oxidation Effects 0.000 claims description 6
- 238000007254 oxidation reaction Methods 0.000 claims description 6
- 230000001590 oxidative effect Effects 0.000 claims description 5
- 238000009751 slip forming Methods 0.000 claims description 4
- 238000009792 diffusion process Methods 0.000 claims description 3
- 239000012535 impurity Substances 0.000 claims description 3
- 239000012528 membrane Substances 0.000 claims description 3
- 239000010408 film Substances 0.000 description 336
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 101
- 229910052814 silicon oxide Inorganic materials 0.000 description 101
- 229910052581 Si3N4 Inorganic materials 0.000 description 87
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 87
- 239000010410 layer Substances 0.000 description 61
- 230000015654 memory Effects 0.000 description 41
- 238000010586 diagram Methods 0.000 description 14
- 230000006870 function Effects 0.000 description 14
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 8
- 239000007789 gas Substances 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 239000010409 thin film Substances 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 238000005498 polishing Methods 0.000 description 4
- 239000012495 reaction gas Substances 0.000 description 4
- WNUPENMBHHEARK-UHFFFAOYSA-N silicon tungsten Chemical compound [Si].[W] WNUPENMBHHEARK-UHFFFAOYSA-N 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 238000010306 acid treatment Methods 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010893 electron trap Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
- H01L29/7923—Programmable transistors with more than two possible different levels of programmation
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Description
本発明は、半導体装置、特に、絶縁膜に電荷を蓄積する半導体装置に関する。
従来より、いわゆるＭＯＮＯＳ(Metal-Oxide-Nitride-Oxide-Semiconductor)型のメモリように誘電体膜を積層させた電荷蓄積膜を備え、電荷蓄積膜に蓄積する電荷量を制御することで、情報の記憶を行う不揮発性半導体メモリが知られている。誘電体膜に離散的に存在する電荷トラップに電荷を蓄積する不揮発性半導体メモリは、連続的なエネルギーをとる導電体中の電荷に比較すると、誘電体中の電荷が外部に抜け難いという堅牢性を有する。例えば、ＭＯＮＯＳ型の電荷蓄積は、酸化膜、窒化膜、酸化膜が積層されたＯＮＯ膜(Oxide-Nitride-Oxide)であるが、基板と窒化膜との間に配置される薄い酸化膜に欠陥があったとしても、窒化膜に蓄積された電荷は殆ど漏れない。
従来の不揮発性半導体メモリには、半導体層上にワード線として形成されたゲート電極を複数のメモリセルに亘って設け、このゲート線に沿って電荷蓄積膜を設けた構造がある。この不揮発性半導体メモリでは、ゲート電極の両側に設けられた電荷蓄積膜に個別に電荷の蓄積することによって、各メモリセルで２ビットの情報を記憶する。このメモリ構造では、ゲート電極は、複数のメモリセルに亘って半導体層上に形成されている。電荷蓄積膜は、例えば、酸化膜、窒化膜、酸化膜を順次積層させたＯＮＯ膜である。下層の酸化膜及び窒化膜は、ゲート電極の側壁部として断面視Ｌ字状に形成されており、上層の酸化膜は窒化膜のＬ字状を埋めるように形成されている。
このような不揮発性半導体メモリでは、ゲート電極の電圧、ソースドレイン間の電圧を制御することによって、シリコン窒化膜中の電荷トラップに電子を注入し、情報の記憶を行う。電荷は、シリコン窒化膜中、及び、シリコン窒化膜のシリコン酸化膜との界面に存在する電荷トラップに蓄積される。
各メモリセルに２ビットの情報を記憶する不揮発性半導体メモリの他の構造が、例えば、特許文献１に記載されている。この不揮発性半導体メモリは、半導体基板上に第１の誘電体膜と、第１のメモリゲート電極であるゲート電極とが略同一形状で設けられており、ゲート電極及び半導体基板の表面を第２の誘電体膜で覆っている。第１の誘電体膜及び第２の誘電体膜は、電荷蓄積膜であり、それぞれ、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜を順次積層させたＯＮＯ膜である。また、第２の誘電体膜を介してゲート電極の側壁部には第２のメモリゲート電極である導電性側壁部が形成されている。この導電性側壁部はワード線に接続されている。また、一方の導電性側壁部の外側において半導体基板に一方のソースドレイン領域が形成され、このソースドレイン領域に第１のビット線が接続されている。また、他方の側壁部直下から外側に亘って半導体基板に他方のソースドレイン領域形成され、このソースドレイン領域に第２のビット線が接続されている。
この不揮発性半導体メモリでは、ゲート電極（第１のメモリゲート電極）下方のチャンネルを制御するメモリトランジスタＭＴａと、導電性側壁部（第２のメモリゲート電極）の下方のチャンネルを制御するメモリトランジスタＭＴｂとによって、各メモリセルに２ビットのデータを記憶する。データの記憶は、第１のビット線と第２のビット線との間の電圧、第１のメモリゲート電極の電圧、及び第２のメモリゲート電極の電圧を制御することにより、第１の誘電体膜及び第２の誘電体膜に個別に電荷を注入することによって行われる。
特開２００３−７８０４５号公報
上述したようなワード線としてのゲート電極の両側の側壁部部に電荷蓄積膜を設けたメモリ構造では、窒化膜が、電荷保持のために有効に機能するゲート電極の側壁部部の下部に横方向に延びて形成される横方向部分だけでなく、ゲート電極の側壁に沿って縦方向に連続して形成される縦方向部分を備えている。即ち、情報の記憶に応じてメモリトランジスタの閾値電圧Ｖｔを変化させる（即ちメモリとして機能する）横方向部分に連続して、メモリとして機能しない縦方向部分が連続して形成されている。また、窒化膜は、メモリ素子として機能するアクティブ領域だけでなく、フィールド領域にも連続して形成されている。ＭＯＮＯＳ型のメモリ構造では、窒化膜中の離散的な電荷トラップに電荷を蓄積するため、電荷の移動のためのエネルギーが導電体に存在する電荷に比較すると高いものの、窒化膜中のトラップ間の電荷授受によって比較的低い温度でも電荷が容易に移動してしまう。従って、上記のように、メモリとして機能する窒化膜の横方向部分が、メモリとして機能しない縦方向部分、及び、メモリ素子として機能しないフィールド領域に繋がっている場合、電荷がゲート電極の側方下部の部分（横方向部分）以外に移動してしまい、メモリセルから情報を読み出す際のセル電流が経時的に変化する問題がある。
特許文献１には、窒化膜中での電荷の移動によるセル電流の経時的な変化の問題については言及されていない。
本発明の目的は、絶縁膜に電荷を蓄積する半導体装置において、蓄積電荷の経時的な変化を抑制することにある。
本発明に係る半導体装置は、半導体層と、前記半導体層に形成され、その上面が前記半導体層の表面よりも高く形成された素子分離絶縁膜と、前記半導体層上及び前記素子分離絶縁膜上に連続して線状に形成された導電体膜と、前記導電体膜と前記半導体層との間に前記導電体膜に沿って形成された絶縁膜と、前記導電体膜の側壁に前記導電体膜に沿って形成された側壁部と、前記導電体膜の両側において前記半導体層の表面に形成された不純物拡散領域と、を備えた半導体装置であって、前記半導体層上の前記側壁部は、第１酸化膜と、前記第１酸化膜の上層に形成され電荷をトラップする第１窒化膜と、前記第１窒化膜の上層に形成された第２酸化膜とからなり、前記半導体層と前記素子分離絶縁膜とによって形成される段差部上の前記側壁部は、第１酸化膜と、前記第１酸化膜の上層に前記第１酸化膜に接触して形成された第２酸化膜とからなり、前記素子分離絶縁膜上の前記側壁部は、第１酸化膜と、前記第１酸化膜の上層に形成された第２窒化膜と、前記第２窒化膜の上層に形成された第２酸化膜とからなる。
この半導体装置は、第１窒化膜に電荷を蓄積することによって情報を記憶する場合に、第１絶縁膜上の領域と分離された第１窒化膜において電荷を蓄積する。従って、情報の記憶のために第１窒化膜に蓄積した電荷が第１絶縁膜上の領域に移動することを防止し、情報の記憶のために蓄積した電荷の経時的な変化を抑制できる。
（１）構造
図１は本発明の一実施形態に係る半導体装置１００の平面図である。図３（ｆ）左図は図１のＡ−Ａ断面図であり、図３（ｆ）右図は図１のＢ−Ｂ断面図である。図５（ｆ）左図は図１のＣ−Ｃ断面図であり、図５（ｆ）右図は図１のＤ−Ｄ断面図である。図６は、図１のＥ−Ｅ断面図である。
図１は本発明の一実施形態に係る半導体装置１００の平面図である。図３（ｆ）左図は図１のＡ−Ａ断面図であり、図３（ｆ）右図は図１のＢ−Ｂ断面図である。図５（ｆ）左図は図１のＣ−Ｃ断面図であり、図５（ｆ）右図は図１のＤ−Ｄ断面図である。図６は、図１のＥ−Ｅ断面図である。
半導体装置１００は、ＭＯＮＯＳ(Metal-Oxide-Nitride-Oxide-Semiconductor)型の不揮発性半導体メモリ装置である。半導体装置１００は、半導体層１０１と、素子分離絶縁膜１０２と、半導体層１０１上に形成されたメモリトランジスタＭＴとを備えている。素子分離絶縁膜１０２以外の半導体層１０１の領域がメモリ素子として機能するアクティブ領域であり、素子分離絶縁膜１０２の領域がメモリ素子として機能しないフィールド領域である。
メモリトランジスタＭＴは、熱酸化膜１０３と、ゲート電極（導電膜）１０４と、シリコン酸化膜１０５と、シリコン窒化膜１０６ｂと、シリコン酸化膜１０７とを備えている。
半導体層１０１は、バルクシリコン基板、ＳＯＩ基板、ＳＯＳ基板等のシリコン層である。図１に示すように、半導体層１０１の複数の領域には、平面視略矩形の素子分離絶縁膜１０２が形成されている。素子分離絶縁膜１０２は、例えば、ＳＴＩ(Shallow Trench Isolation)法により形成されたＳＴＩシリコン酸化膜である。図３（ｆ）右図に示すように、素子分離絶縁膜１０２は、半導体層１０１の表面よりも所定の高さ（例えば１０ｎｍ）だけ高く形成されている。素子分離絶縁膜１０２は、図３（ｆ）右図に示すように、半導体層１０１との境界において段差部１０２ａを有している。段差部１０２ａの所定の高さは１０ｎｍ以上であることが好ましい。この理由は、後述するシリコン窒化膜１０６の成膜において、図３（ｄ）右図に示すように、段差部１０２ａの側壁１０２ｂの部分で、段差部１０２ａの上面１０２ｃ及び下面１０２ｄの部分よりも薄くなるように形成するためである。
熱酸化膜１０３は、図３（ｆ）右図に示すように、半導体層１０１上（アクティブ領域）にゲート電極１０４に沿って形成されている。熱酸化膜１０３は、半導体層１０１を熱酸化することにより形成されるシリコン酸化膜である。図３（ｆ）左図に示すように、熱酸化膜１０３は、ゲート電極１０４よりも両側に広く形成されている。熱酸化膜１０３は、アクティブ領域において、ゲート電極１０４に沿って線状に形成されている。
ゲート電極１０４は、導電膜であり、メモリトランジスタＭＴの制御電極である。ゲート電極１０４は、図１に示すようにワード線として複数が並んで形成されている。ゲート電極１０４は、メモリ素子として機能するアクティブ領域と、各メモリ素子を分離するための素子分離領域とに亘って線状に形成されている。即ち、ゲート電極１０４は、熱酸化膜３上に形成されるとともに、素子分離絶縁膜１０２上に形成されている。ゲート電極１０４は、段差部１０２ａにおいて段差部１０２ａに沿って形成されている。ゲート電極１０４は、ポリシリコン層１０４ａと、ポリシリコン層１０４ａ上に形成されるタングステンシリコン（ＷＳ）層１０４ｂとから構成されている。ポリシリコン層１０４ａとＷＳ層１０４ｂとを合わせたゲート電極１０４の膜厚は例えば２００ｎｍである。
シリコン酸化膜１０５は、図３（ｆ）左図に示すように、ゲート電極１０４の両側においてゲート電極１０４に沿って断面視略Ｌ字状に形成されている。シリコン酸化膜１０５は、ゲート電極１０４の側壁に側壁に沿って形成されているとともに、熱酸化膜１０３の表面に連続して形成されている。シリコン酸化膜１０５は、図５（ｆ）左図及び右図に示すように、素子分離絶縁膜１０２の境界において段差部１０２ａに沿って形成されている。
シリコン窒化膜１０６ｂは、断面視Ｌ字状のシリコン酸化膜１０５の横方向に延びる部分（横方向部分）の直上に横方向に延びて形成されている。シリコン窒化膜１０６ｂは、図５（ｆ）左図及び右図に示すように、シリコン酸化膜１０７によって、アクティブ領域上方の部分とフィールド領域上方の部分とに分離されている。アクティブ領域のシリコン窒化膜１０６ｂは、シリコン酸化膜１０５、シリコン酸化膜１０７及びシリコン酸化膜１０９によって完全に覆われている。
シリコン酸化膜１０７は、図３（ｆ）左図に示すように、ゲート電極１０４の両側において断面視略Ｌ字状に形成されており、図５（ｆ）左図及び右図に示すように、シリコン酸化膜１０５に沿って、即ちゲート電極１０４に沿って形成されている。シリコン酸化膜１０７は、ゲート電極１０４の側部においてシリコン酸化膜１０５に接触している。即ち、ゲート電極１０４の側壁にはシリコン窒化膜１０６ｂが形成されていない。また、素子分離絶縁膜１０２の段差部１０２ａにおいて、シリコン酸化膜１０７がシリコン酸化膜１０５に接触して、シリコン窒化膜１０６ｂをアクティブ領域の部分とフィールド領域の部分とに分離している。シリコン酸化膜１０７は、後述するようにシリコン窒化膜の一部を酸化して形成されている。シリコン酸化膜１０７は、図５（ｆ）左図及び右図に示すように、素子分離絶縁膜１０２の境界において段差部１０２ａに沿って形成されている。
シリコン酸化膜１０８は、図３（ｆ）左図に示すように、Ｌ字状のシリコン酸化膜１０７の横方向に延びる部分（横方向部分）上、及び、縦方向に延びる部分（縦方向部分）上に形成されている。シリコン酸化膜１０８は、シリコン酸化膜１０７の横方向部分と縦方向部分で形成される空間を埋めるように形成されている。シリコン酸化膜１０８は、図５（ｆ）右図に示すように、シリコン酸化膜１０５に沿って、即ちゲート電極１０４に沿って形成されている。また、シリコン酸化膜１０８は、素子分離絶縁膜１０２の境界において段差部１０２ａに沿って形成されている。
ここで、シリコン酸化膜１０５、シリコン窒化膜１０６ｂ及びシリコン酸化膜１０７が電荷蓄積膜としてのＯＮＯ膜(Oxide-Nitride-Oxide)を構成する。この半導体装置１００では、アクティブ領域のシリコン窒化膜１０６ｂの内部、及び、シリコン酸化膜１０５との界面に存在する電子トラップによって電荷が蓄積され、蓄積された電荷によって情報が記憶される。また、シリコン酸化膜１０５、シリコン窒化膜１０６ｂ、シリコン酸化膜１０７及びシリコン酸化膜１０８が側壁部を構成する。
ソースドレイン領域１１０は、図６に示すように、ゲート電極１０４の両側において半導体層１０１の表面に形成されている。より詳細には、ソースドレイン領域１１０は、熱酸化膜１０３、シリコン酸化膜１０５、シリコン窒化膜１０６ｂ、シリコン酸化膜１０７及びシリコン酸化膜１０８の外側において半導体層１０１の表面に形成されている。
シリコン酸化膜１０９は、ゲート電極１０４及び側壁部を覆うようにアクティブ領域及びフィールド領域の全面に形成される。より詳細には、シリコン酸化膜１０９は、ゲート電極１０４、側壁部、熱酸化膜１０３を覆うとともに、半導体層１０１上及び素子分離絶縁膜１０２上に形成されている。
また、図６に示すように、シリコン酸化膜１０９上には、層間絶縁膜としてのシリコン酸化膜１１１が形成されている。シリコン酸化膜１０９及びシリコン酸化膜１１１には、ゲート電極１０４の両側のソースドレイン領域１１０を露出する開口部が形成されており、各開口部にはタングステン（Ｗ）のコンタクト１１２が形成されている。また、シリコン酸化膜１１１上には、コンタクト１１２に接続された配線層１１３が形成されている。配線層１１３は、例えばアルミニウム、アルミニウム合金で形成される。
（２）製造方法
以下、図２乃至図６を参照して半導体装置１００の製造方法を説明する。
以下、図２乃至図６を参照して半導体装置１００の製造方法を説明する。
まず、バルクシリコン基板、ＳＯＩ基板、ＳＯＳ基板等の半導体基板を準備する。
図２（ａ）、図４（ａ）に示すように、半導体基板の半導体層１０１に素子分離絶縁膜１０２をＳＴＩ法によって形成する。これにより、半導体層１０１は、アクティブ領域とフィールド領域とに区画される。アクティブ領域は、素子分離絶縁膜１０２が形成されず半導体層１０２の表面が露出された領域であり、メモリとして機能する領域である。フィールド領域は、素子分離絶縁膜１０２が形成された領域であり、メモリとして機能しない。
素子分離絶縁膜１０２の形成を図７及び図８を参照して説明する。まず、図７（ａ）に示すように、半導体層１０１上を熱酸化してパッド酸化膜２０１を形成し、さらに図７（ｂ）に示すようにパッド酸化膜２０１上にシリコン窒化膜２０２をＣＶＤ法によって堆積させる。パッドシリコン酸化膜２０１上のシリコン酸化膜２０２の膜厚は、後のＣＭＰ法による研磨後に略１００ｎｍになるように、１００ｎｍにＣＭＰ法による研磨分を加えた膜厚にする。その後、素子分離絶縁膜１０２を形成する予定の領域を露出するレジストパターンをシリコン窒化膜２０２上に形成し、当該レジストパターンを用いて半導体層１０１をエッチングすることにより、図７（ｃ）に示すように半導体層１０１に溝（トレンチ）２０３を形成する。図７（ｄ）に示すように、トレンチ２０３内壁を熱酸化して、トレンチ２０３に埋め込まれるＣＶＤ酸化膜との緩衝膜となる熱酸化膜２０４を形成する。その後、図８（ｅ）に示すように、ＣＶＤ法によって素子分離絶縁膜となるシリコン酸化膜１０２を堆積して、トレンチ２０３内部及びシリコン窒化膜２０２上に所定の膜厚のシリコン酸化膜２０２を形成する。
その後、図８（ｆ）に示すように、シリコン窒化膜２０２をストッパとしてシリコン酸化膜１０２をＣＭＰ法によって研磨して除去する。ＣＭＰ法による研磨後のシリコン窒化膜２０２の膜厚は、素子分離絶縁膜１０２の段差部１０２ａの高さに影響があり、１００ｎｍ程度になるようにＣＭＰ法で研磨する。
次に、フッ酸（ＨＦ）処理によってトレンチ２０３内に残ったシリコン酸化膜１０２の高さを調整した後に、図８（ｇ）に示すようにシリコン窒化膜２０２を除去する。最後に、図８（ｈ）に示すようにパッド酸化膜２０１を除去する。このパッド酸化膜２０１の除去工程において、シリコン酸化膜２０５の高さは２０ｎｍ〜３０ｎｍ程度低くなる。このような工程経て、半導体層１０１の表面よりも所定高さだけ高い素子分離絶縁膜（シリコン酸化膜）１０２を形成する。
本実施形態では、所定高さを１０ｎｍ以上とする。素子分離絶縁膜１０２の高さは、パッド酸化膜２０１上に形成されるシリコン窒化膜２０２の膜厚、シリコン酸化膜１０２のＣＭＰ法による研磨の程度、及びフッ酸処理によって調整する。上記３つの調整要素を組み合わせても良いし、何れか１つ又は２つの組み合わせでも良い。本実施形態では、シリコン窒化膜の膜厚を１００ｎｍで形成し、シリコン酸化膜１０２の研磨後、フッ酸（ＨＦ）によりシリコン酸化膜１０２の半導体層１０１表面からの高さを略３０ｎｍ以上４０ｎｍ以下に調整し、パッド酸化膜の除去工程においてシリコン酸化膜１０２の半導体層１０１表面からの高さを１０ｎｍ以上に調整する。
素子分離絶縁膜１０２の形成後、図２（ｂ）、図４（ｂ）に示すように、アクティブ領域の半導体層１０１に熱酸化膜１０３を形成し、熱酸化膜１０３上にゲート電極１０４を形成する。具体的には、まず、半導体層１０１表面を熱酸化して熱酸化膜１０３を形成する。その後、熱酸化膜１０３上にポリシリコン層、タングステンシリコン（ＷＳ）層をそれぞれ略１００ｎｍ順次積層し、ポリシリコン層、ＷＳ層を図１に示す形状にパターニングすることにより、ポリシリコン層１０４ａ、ＷＳ層１０４ｂからなるゲート電極（ワード線）１０４を形成する。ここでは、ゲート電極１０４の膜厚は、１００ｎｍのポリシリコン層１０４ａと、１００ｎｍのＷＳ層１０４ｂとを合わせた膜厚であり、２００ｎｍである。図２（ｂ）の右図に示すように、ゲート電極１０４は、半導体層１０１と素子分離絶縁膜１０２との境界において、段差部１０２ａの形状に沿って形成される。
次に、図２（ｃ）、図４（ｃ）に示すように、ゲート電極１０４、熱酸化膜１０３、素子分離絶縁膜１０２を覆うように、半導体基板の全面の上方に膜厚５ｎｍ以上１０ｎｍ以下のシリコン酸化膜１０５をＣＶＤ法によって堆積する。図２（ｃ）右図、図４（ｃ）に示すように、シリコン酸化膜１０５は、半導体層１０１と素子分離絶縁膜１０２との境界において、段差部１０２ａの形状に沿って形成される。
次に、図３（ｄ）、図５（ｄ）に示すように、ＬＰＣＶＤ(Low Pressure CVD)法によってシリコン窒化膜１０６をシリコン酸化膜１０５上に形成する。図３（ｄ）右図、図４（ｄ）に示すように、シリコン窒化膜１０６は、半導体層１０１と素子分離絶縁膜１０２との境界において、段差部１０２ａの形状に沿って形成される。このＬＰＣＶＤ法では、反応ガスとしてＳｉＨ２Ｃｌ２とＮＨ3とを用い、チャンバ内圧力を０．２５Ｔｏｒｒ未満に制御するとともに、反応ガスの流れる方向を半導体基板の上方から下方に略鉛直方向に制御する。チャンバ内圧力を０．２５Ｔｏｒｒ未満に制御することにより、半導体基板の上方で反応ガスが反応してＳｉＮが発生し易くなる。また、発生したＳｉＮが半導体基板の上方から下方に向かって流れることにより、素子分離領域１０２の段差部１０２ａ及びゲート電極１０４の側壁でのシリコン窒化膜１０６の膜厚を他の部分の膜厚よりも薄くすることができる。本実施形態では、縦方向、即ち半導体基板の表面と略鉛直な方向に形成されるシリコン窒化膜１０６の膜厚を１００％とした場合、素子分離領域１０２の段差部１０２ａの側壁１０２ｂ及びゲート電極１０４の側壁でのシリコン窒化膜１０６の膜厚を略５０％の膜厚にすることができる。具体的には、図３（ｄ）、図５（ｄ）に示すように、ゲート電極１０４の両側の側壁、及び、素子分離絶縁膜１０２の段差部１０２ａの側壁１０２ｂにおいてシリコン窒化膜１０６の膜厚が１０ｎｍ、これら以外の部分におけるシリコン窒化膜１０６の膜厚が２０ｎｍになるように、シリコン窒化膜１０６を形成する。
ここでは、シリコン窒化膜１０６をＬＰＣＶＤ法によって形成する場合について説明したが、シリコン窒化膜１０６をプラズマＣＶＤ法によって形成しても良い。プラズマＣＶＤ法では、反応ガスとしてＳｉＨ２Ｃｌ２とＮＨ４とを用い、反応ガスの流れる方向を半導体基板の上方から下方に略鉛直方向にに制御する。ＲＦパワーは、数百Ｗ程度にする。
次に、図３（ｅ）、図５（ｅ）に示すように、シリコン窒化膜１０６を膜厚１０ｎｍだけラジカル酸化する。即ち、ゲート電極１０４の両側の側壁、及び、段差部１０２ａの側壁１０２ｂに形成された薄いシリコン窒化膜１０６（以下、薄膜部という）の膜厚分だけ、シリコン窒化膜１０６をラジカル酸化する。ラジカル酸化では、Ｈ２ガス６リットル／分、Ｏ２ガス１２リットル／分の流量でＨ２ガス及びＯ２ガスをチャンバ内に導入し、ランプ加熱によりチャンバ内温度を９００℃以上１０００℃以下に制御するとともに、チャンバ内圧力を１０Ｔｏｒｒ以下に制御する。このような低温、低圧でのラジカル酸化によって、シリコン窒化膜１０６は、１０ｎｍ当たり３〜４分の速度で酸化される。
ラジカル酸化によりシリコン窒化膜１０６の薄膜部の膜厚だけシリコン窒化膜１０６を酸化すると、図３（ｅ）左図に示すように、ゲート電極１０４の両側の側壁では薄いシリコン窒化膜１０６が全て酸化されて、酸化により形成されるシリコン酸化膜１０７がシリコン酸化膜１０５に接触する。これにより、図３（ｅ）に示すように、シリコン窒化膜１０６は、シリコン酸化膜１０７によって、ゲート電極１０４上面上方のシリコン窒化膜１０６ａと、ゲート電極１０４の両側下部のシリコン酸化膜１０６ｂとに分離される。
また、図３（ｅ）右図に示すように、シリコン窒化膜１０６ａをゲート電極１０４の延在方向に沿って見ると、素子分離絶縁膜１０２の段差部１０２ａの側壁１０２ｂにおけるシリコン窒化膜１０６の薄膜部の膜厚全体が酸化されてシリコン酸化膜１０７に変化している。即ち、素子分離絶縁膜１０２の側壁１０２ｂにおいて、シリコン酸化膜１０７が、シリコン窒化膜１０６の下層に形成されたシリコン酸化膜１０５に接触する。これにより、シリコン窒化膜１０６ａは、アクティブ領域上の部分と、フィールド領域上の部分とに分離される。
また、ゲート電極１０４の両側側壁に沿って延びるシリコン窒化膜１０６を、ゲート電極１０４の延在方向に沿って見ると、図５（ｅ）左図に示すように、シリコン窒化膜１０６ｂがシリコン酸化膜１０５上に形成されている。同図のＣ−Ｃ断面において、シリコン窒化膜１０６の酸化部分の膜厚が大きい理由は、この部分では、図３（ｄ）左図に示すように、シリコン窒化膜１０６の縦方向の膜厚は大きいものの、横方向の膜厚はゲート電極１０４の側壁の薄膜部に相当するため、横方向に全膜厚が酸化されるためである。また、素子分離絶縁膜１０２の段差部１０２ａにおいてシリコン酸化膜１０７が、シリコン窒化膜１０６の下層に形成されたシリコン酸化膜１０５と接触している。また、図５（ｅ）右図に示すように、素子分離絶縁膜１０２の段差部１０２ａにおいてシリコン窒化膜１０６の薄膜部が全て酸化されて、シリコン酸化膜１０７が、シリコン窒化膜１０６の下層に形成されたシリコン酸化膜１０５に接触する。従って、ゲート電極１０４の両側に形成されるシリコン窒化膜１０６ｂは、ゲート電極１０４の延在方向に沿って見ると、段差部１０２ａで、アクティブ領域上の部分と、フィールド領域上の部分とに分離される。即ち、メモリ素子として機能するアクティブ領域上のシリコン窒化膜１０６ｂは、段差部１０２ａにおいて、シリコン酸化膜１０７によってフィールド領域上のシリコン窒化膜１０６ｂと分離されている。
次に、図３（ｆ）、図５（ｆ）に示すように、シリコン酸化膜１０７の全面上に、ＣＶＤ法によってシリコン酸化膜１０８を堆積し、ゲート電極１０４の両側において半導体層１０１の表面が露出するまでエッチバックして、ゲート電極１０４に側壁部を形成する。即ち、マスクなしでシリコン酸化膜１０８、シリコン酸化膜１０７、シリコン窒化膜１０６ａ、１０６ｂ、シリコン酸化膜１０５、及び、熱酸化膜１０３をエッチバックして、ゲート電極１０４の上面及び半導体層１０１の上面を露出させる。この結果、ゲート電極１０４の両側には、図３（ｆ）に示すように、シリコン酸化膜１０５、シリコン窒化膜１０６ｂ、シリコン酸化膜１０７、及びシリコン酸化膜１０８からなる側壁部が形成される。側壁部において、シリコン酸化膜１０５及びシリコン酸化膜１０７は断面視略Ｌ字状であり、シリコン窒化膜１０６ｂがシリコン酸化膜１０５及びシリコン酸化膜１０７それぞれの横方向に延びる部分に挟まれている。
次に、ゲート電極１０４及び側壁部をマスクとしてゲート電極１０４の両側、即ち側壁部の両側の半導体層１０１表面に不純物を注入して、図６に示すようなソースドレイン領域（不純物拡散領域）１１０を形成する。次に、半導体基板の全面にＣＶＤ法によってシリコン酸化膜１０９を１０ｎｍ堆積する。これにより、ゲート電極１０４、側壁部、熱酸化膜１０３、半導体層１０１及び素子分離絶縁膜１０２をシリコン酸化膜１０９で覆う。
次に、図５に示すようにＣＶＤ法により層間絶縁膜としてシリコン酸化膜１１１を形成し、ソースドレイン領域１１０のぞれぞれを露出する開口部をシリコン酸化膜１１１及びシリコン酸化膜１０９に形成し、各開口部をタングステン（Ｗ）で埋め込んでコンタクト１１２を形成した後、シリコン酸化膜１１１上にコンタクト１１２と接続される配線層１１３を形成する。
以上の工程を経て図６に示す半導体装置１００が完成する。
（３）作用効果
シリコン窒化膜に電荷を蓄積する不揮発性半導体メモリでは、アクティブ領域上に形成されかつゲート電極側壁部の下部に形成されるシリコン窒化膜が情報の記憶部として機能する。即ち、この部分のシリコン窒化膜が、メモリトランジスタの閾値Ｖｔの値を決め、読み出し電流（セル電流）の大きさを決める。
シリコン窒化膜に電荷を蓄積する不揮発性半導体メモリでは、アクティブ領域上に形成されかつゲート電極側壁部の下部に形成されるシリコン窒化膜が情報の記憶部として機能する。即ち、この部分のシリコン窒化膜が、メモリトランジスタの閾値Ｖｔの値を決め、読み出し電流（セル電流）の大きさを決める。
本実施形態に係る半導体装置１００では、シリコン酸化膜１０５の横方向に延びる部分とシリコン酸化膜１０７の横方向に延びる部分との間にシリコン窒化膜１０６ｂが形成され、シリコン窒化膜１０６ｂがゲート電極１０４の側壁部の下部のみに形成される。即ち、シリコン窒化膜１０６ｂは、ゲート電極１０４の側壁に沿って縦方向に延びる部分（縦方向部分）を持たず、ゲート電極１０４の側壁部の下部の部分（横方向部分）のみを持つ。従って、アクティブ領域のシリコン窒化膜１０６ｂの内部、及び、下層のシリコン酸化膜１０５との界面に存在する電荷トラップに蓄積された電荷が、電荷トラップ間の移動により、メモリとして機能しない縦方向部分に移動してメモリトランジスタＭＴの閾値電圧Ｖｔが経時的に変化することを防止できる。即ち、メモリトランジスタＭＴの閾値電圧Ｖｔが経時的に変化して、読み取り電流（セル電流）が経時的に変化することを防止できる。
また、シリコン窒化膜１０６ｂが、素子分離絶縁膜１０２の境界において、アクティブ領域上の部分と、フィールド領域上の部分とに分離されているため、アクティブ領域上においてシリコン窒化膜１０６ｂの電荷トラップに蓄積された電荷が、電荷トラップ間の移動により、フィールド領域上の部分に移動することを防止することができる。この結果、アクティブ領域上のシリコン窒化膜１０６ｂに蓄積された電荷がフィールド領域上の部分に移動して、セル電流が経時的に変化することを防止することができる。
また、本実施形態に係る製造方法によれば、アクティブ領域とフィールド領域との境界に段差部１０２ａを設け、ＬＰＣＶＤ法において、反応ガスの流れる方向を半導体基板の上方から下方に向かって略鉛直になるように且つチャンバ内圧力を低圧に制御することにより、ゲート電極１０４の側壁、アクティブ領域とフィールド領域との境界の段差部１０２ａの側壁１０２ｂにおいて、他の部分よりも薄くなるようにシリコン窒化膜１０６を形成する。そして、ゲート電極１０４の側壁、アクティブ領域とフィールド領域との境界に段差部１０２ａの側壁１０２ｂにおいて、シリコン窒化膜１０６の薄膜部分を完全に酸化する。この結果、ゲート電極１０４の側壁部において、シリコン窒化膜１０６の縦方向部分を完全に酸化して、側壁部下部にのみシリコン窒化膜１０６ｂを形成することができるとともに、段差部１０２ａの側壁１０２ｂでシリコン窒化膜１０６を完全に酸化することにより、シリコン窒化膜１０６をアクティブ領域とフィールド領域とで完全に分離することができる。このように、シリコン窒化膜１０６をセルフアライメントで酸化して、ゲート電極１０４の側壁部の下部のみに形成するとともに、フィールド領域上の部分と分離されたシリコン窒化膜１０６ｂを形成することができるので、シリコン窒化膜１０６の酸化にマスクを別途使用する必要がなく、製造工程が簡易であり且つコストアップを防止できる。
（４）他の実施形態
なお、上記実施形態では、シリコン窒化膜１０６をアクティブ領域及びフィールド領域に形成した後に、アクティブ領域上の部分とフィールド領域上の部分とに分離したが、シリコン窒化膜をアクティブ領域及びフィールド領域に形成した後、アクティブ領域上のシリコン窒化膜をマスクして、フィールド領域上のシリコン窒化膜を除去しても良い。メモリとして機能するアクティブ領域上にのみシリコン窒化膜を形成するので、シリコン窒化膜に蓄積される電荷がアクティブ領域以外に移動することを防止し、セル電流が経時的に変化することを抑制できる。
なお、上記実施形態では、シリコン窒化膜１０６をアクティブ領域及びフィールド領域に形成した後に、アクティブ領域上の部分とフィールド領域上の部分とに分離したが、シリコン窒化膜をアクティブ領域及びフィールド領域に形成した後、アクティブ領域上のシリコン窒化膜をマスクして、フィールド領域上のシリコン窒化膜を除去しても良い。メモリとして機能するアクティブ領域上にのみシリコン窒化膜を形成するので、シリコン窒化膜に蓄積される電荷がアクティブ領域以外に移動することを防止し、セル電流が経時的に変化することを抑制できる。
１００ 半導体装置
１０１ 半導体層
１０２ 素子分離絶縁膜（シリコン酸化膜）
１０３ 熱酸化膜
１０４ ゲート電極（ワード線）
１０５ シリコン酸化膜
１０６ シリコン窒化膜
１０７ シリコン酸化膜
１０８ シリコン酸化膜
１０９ シリコン酸化膜
１１０ ソースドレイン領域
１１１ シリコン酸化膜
１１２ コンタクト
１１３ 配線層
１０１ 半導体層
１０２ 素子分離絶縁膜（シリコン酸化膜）
１０３ 熱酸化膜
１０４ ゲート電極（ワード線）
１０５ シリコン酸化膜
１０６ シリコン窒化膜
１０７ シリコン酸化膜
１０８ シリコン酸化膜
１０９ シリコン酸化膜
１１０ ソースドレイン領域
１１１ シリコン酸化膜
１１２ コンタクト
１１３ 配線層
Claims (11)
- 半導体層と、
前記半導体層に形成され、その上面が前記半導体層の表面よりも高く形成された素子分離絶縁膜と、
前記半導体層上及び前記素子分離絶縁膜上に連続して線状に形成された導電体膜と、
前記導電体膜と前記半導体層との間に前記導電体膜に沿って形成された絶縁膜と、
前記導電体膜の側壁に前記導電体膜に沿って形成された側壁部と、
前記導電体膜の両側において前記半導体層の表面に形成された不純物拡散領域と、を備えた半導体装置であって、
前記半導体層上の前記側壁部は、第１酸化膜と、前記第１酸化膜の上層に形成され電荷をトラップする第１窒化膜と、前記第１窒化膜の上層に形成された第２酸化膜とからなり、
前記半導体層と前記素子分離絶縁膜とによって形成される段差部上の前記側壁部は、第１酸化膜と、前記第１酸化膜の上層に前記第１酸化膜に接触して形成された第２酸化膜とからなり、
前記素子分離絶縁膜上の前記側壁部は、第１酸化膜と、前記第１酸化膜の上層に形成された第２窒化膜と、前記第２窒化膜の上層に形成された第２酸化膜とからなることを特徴とする半導体装置。 - 前記第１酸化膜及び前記第２酸化膜は前記導電体膜の延在方向に対して垂直な断面がＬ字状であり、前記第１窒化膜は前記第１酸化膜及び前記第２酸化膜それぞれの平面方向に延びる部分の間に形成されていることを特徴とする請求項１記載の半導体装置。
- 前記第１酸化膜、前記第２酸化膜、および前記第１窒化膜は、前記導電体膜の両側に形成されていることを特徴とする、請求項１又は２に記載の半導体装置。
- 半導体層と、前記半導体層に形成され、その上面が前記半導体層の表面よりも高く形成された素子分離絶縁膜とを備えた半導体基板上方に形成される半導体装置の電荷蓄積膜構造であって、
前記半導体層上及び前記素子分離絶縁膜上に連続して線状に形成された導電体膜と、
前記導電体膜の側壁に前記導電体膜に沿って形成された側壁部と、を備え、
前記半導体層上の前記側壁部は、第１酸化膜と、前記第１酸化膜の上層に形成され電荷をトラップする第１窒化膜と、前記第１窒化膜の上層に形成された第２酸化膜とからなり、
前記半導体層と前記素子分離絶縁膜とによって形成される段差部上の前記側壁部は、第１酸化膜と、前記第１酸化膜の上層に前記第１酸化膜に接触して形成された第２酸化膜とからなり、
前記素子分離絶縁膜上の前記側壁部は、第１酸化膜と、前記第１酸化膜の上層に形成された第２窒化膜と、前記第２窒化膜の上層に形成された第２酸化膜とからなることを特徴とする半導体装置の電荷蓄積構造。 - 前記第１酸化膜、前記第２酸化膜、および前記第１窒化膜は、前記導電体膜の両側に形成されていることを特徴とする、請求項４に記載の半導体装置の電荷蓄積構造。
- 半導体層を有する半導体基板を準備する工程と、
前記半導体層に前記半導体層の表面よりも高く第１絶縁膜を形成する工程と、
前記半導体層上及び前記第１絶縁膜上に線状の導電膜を形成する工程と、
前記半導体層、前記第１絶縁膜及び前記導電膜を第１酸化膜で覆う工程と、
前記半導体層と前記第１絶縁膜との段差部の側壁における窒化膜の膜厚が前記半導体層上及び前記第１絶縁膜上の膜厚よりも薄くなるように、前記第１酸化膜上に電荷をトラップする前記窒化膜を形成する工程と、
前記段差部の側壁における前記窒化膜の膜厚分だけ前記窒化膜を酸化して第２酸化膜を形成し、前記窒化膜を、前記半導体層上方の領域に位置する第１窒化膜と、前記第１絶縁膜上方の領域に位置する第２窒化膜とに分離する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 前記窒化膜を形成する工程では、前記導電膜の側壁の膜厚が前記半導体層上及び前記第１絶縁膜上の膜厚よりも薄くなるように前記窒化膜を形成し、
前記窒化膜を酸化する工程では、前記導電膜の側壁の全膜厚を酸化することを特徴とする請求項６に記載の半導体装置の製造方法。 - 前記窒化膜を形成する工程では、ＬＰＣＶＤ法によって前記窒化膜を形成することを特徴とする、請求項６に記載の半導体装置の製造方法。
- 前記ＬＰＣＶＤ法では、前記半導体基板の上方から下方に略鉛直に向かうように反応ガスの流れを制御し、チャンバ内圧力を０．２５Ｔｏｒｒよりも低圧に制御することを特徴とする、請求項８に記載の半導体装置の製造方法。
- 前記窒化膜を酸化する工程では、前記窒化膜をラジカル酸化することを特徴とする、請求項６に記載の半導体装置の製造方法。
- 前記ラジカル酸化では、チャンバ内温度を９００℃以上１０００℃以下、チャンバ内圧力を１０ｍＴｏｒｒに制御することを特徴とする、請求項９に記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005043200A JP4584736B2 (ja) | 2005-02-18 | 2005-02-18 | 半導体装置及び半導体装置の製造方法 |
| US11/276,185 US7443000B2 (en) | 2005-02-18 | 2006-02-17 | Semiconductor device having sidewall portion with silicon nitride film formed above layer and separated from region above primary insulating film via oxide film, where the portion is formed on sidewall of gate electrode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005043200A JP4584736B2 (ja) | 2005-02-18 | 2005-02-18 | 半導体装置及び半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2006229083A JP2006229083A (ja) | 2006-08-31 |
| JP4584736B2 true JP4584736B2 (ja) | 2010-11-24 |
Family
ID=36911789
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005043200A Expired - Fee Related JP4584736B2 (ja) | 2005-02-18 | 2005-02-18 | 半導体装置及び半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7443000B2 (ja) |
| JP (1) | JP4584736B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI460827B (zh) * | 2010-03-31 | 2014-11-11 | Taiwan Memory Company | 快閃記憶體之製作方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004056134A (ja) * | 2002-07-18 | 2004-02-19 | Hynix Semiconductor Inc | フラッシュメモリセル及びその製造方法とフラッシュメモリセルのプログラム／消去／読出方法 |
| JP2004221546A (ja) * | 2002-12-27 | 2004-08-05 | Sharp Corp | 半導体記憶装置及び携帯電子機器 |
| JP2004349304A (ja) * | 2003-05-20 | 2004-12-09 | Sharp Corp | 半導体記憶装置、半導体装置及びそれらの製造方法、並びに携帯電子機器、並びにｉｃカード |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6251763B1 (en) * | 1997-06-30 | 2001-06-26 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing same |
| JP3425887B2 (ja) * | 1999-03-23 | 2003-07-14 | Ｎｅｃエレクトロニクス株式会社 | 半導体記憶装置及びその製造方法 |
| JP2003078045A (ja) | 2001-09-03 | 2003-03-14 | Sony Corp | 不揮発性半導体記憶装置およびその製造方法 |
| JP4105031B2 (ja) * | 2003-05-16 | 2008-06-18 | シャープ株式会社 | 補聴器 |
| JP4546117B2 (ja) * | 2004-03-10 | 2010-09-15 | ルネサスエレクトロニクス株式会社 | 不揮発性半導体記憶装置 |
-
2005
- 2005-02-18 JP JP2005043200A patent/JP4584736B2/ja not_active Expired - Fee Related
-
2006
- 2006-02-17 US US11/276,185 patent/US7443000B2/en not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004056134A (ja) * | 2002-07-18 | 2004-02-19 | Hynix Semiconductor Inc | フラッシュメモリセル及びその製造方法とフラッシュメモリセルのプログラム／消去／読出方法 |
| JP2004221546A (ja) * | 2002-12-27 | 2004-08-05 | Sharp Corp | 半導体記憶装置及び携帯電子機器 |
| JP2004349304A (ja) * | 2003-05-20 | 2004-12-09 | Sharp Corp | 半導体記憶装置、半導体装置及びそれらの製造方法、並びに携帯電子機器、並びにｉｃカード |
Also Published As
| Publication number | Publication date |
|---|---|
| US20060186486A1 (en) | 2006-08-24 |
| JP2006229083A (ja) | 2006-08-31 |
| US7443000B2 (en) | 2008-10-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN106952920B (zh) | 半导体器件及其制造方法 | |
| US8507340B2 (en) | Method of fabricating a nonvolatile memory | |
| JP4746835B2 (ja) | 不揮発性半導体記憶装置 | |
| TWI591723B (zh) | 半導體裝置及其製造方法 | |
| US7521318B2 (en) | Semiconductor device and method of manufacturing the same | |
| JP2007281092A (ja) | 半導体装置およびその製造方法 | |
| JP2009212218A (ja) | 半導体記憶装置及びその製造方法 | |
| US20080277716A1 (en) | Semiconductor device | |
| JP2006186073A (ja) | 半導体装置およびその製造方法 | |
| CN109256393B (zh) | 存储器结构的形成方法 | |
| EP1898460B1 (en) | Semiconductor device and fabrication method thereof | |
| US8669606B2 (en) | Semiconductor device and method for manufacturing thereof | |
| JP4584736B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
| KR20100080243A (ko) | 반도체 소자 및 그 제조 방법 | |
| JP5319107B2 (ja) | 半導体装置及びその製造方法 | |
| KR100710806B1 (ko) | 비휘발성 메모리 장치 및 그 형성 방법 | |
| US20060205163A1 (en) | Method of fabricating a non-volatile memory | |
| US8110864B2 (en) | Nonvolatile semiconductor memory device | |
| WO2009032678A1 (en) | Semiconductor device and method for manufacturing thereof | |
| US11600709B2 (en) | Memory cell and fabricating method of the same | |
| CN116525543A (zh) | 半导体结构及其制备方法 | |
| JPH10229137A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| KR20070002320A (ko) | 소노스 소자의 제조방법 | |
| JP2001118939A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| JP2016157728A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20070216 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20070206 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070809 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20081203 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20090205 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100308 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100316 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100517 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100608 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100809 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100831 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100902 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130910 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees | ||
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |